DE3023851A1 - Halbleiterspeicher - Google Patents

Halbleiterspeicher

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DE3023851A1
DE3023851A1 DE19803023851 DE3023851A DE3023851A1 DE 3023851 A1 DE3023851 A1 DE 3023851A1 DE 19803023851 DE19803023851 DE 19803023851 DE 3023851 A DE3023851 A DE 3023851A DE 3023851 A1 DE3023851 A1 DE 3023851A1
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Teruo Isobe
Yukio Kato
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Description

Λ-
Beschreibung
Die Erfindung betrifft einen Halbleiterspeicher mit extrem hoher Zuverlässigkeit, insbesondere einen Halbleiterspeicher der aus bipolaren Transistoren aufgebaut ist.
Im allgemeinen wird ein Halbleitersubstrat mit darauf ausgebildeten Schaltungselementen, wie z.B. Transistoren, mit einem Verschlußelement, wie z.B. einem normalen Keramikgehäuse verschlossen, indem man zwei Keramikteile zusammenschmilzt, wobei man Glas, ein durch Kombination einer Metallkappe mit einem Keramikteil· hergeste^tes Keramikgehäuse, ein Kunststoffgehäuse oder dergleichen verwendet. Diese Verpackung liefert dann eine Halbleiteranordnung. Bei den für Halbleiteranordnungen verwendeten Gehäusen enthält das Keramikmaterial für die Keramikgehäuse einige ppm Verunreinigungen, wie z.B. Uran und Thorium.
Außerdem wird feines Aluminiumoxidpuiver oder dergleichen als Füllstoff in dem Material für das Kunststoffgehäuse verwendet, und dieser Fü^stoff enthä^ ebenfalls die oben genannten Verunreinigungen.
Es ist bekannt, daß diese Verunreinigungen α-Teilchen oder Strahlen emittieren, die insbesondere die gespeicherten Daten einer dynamischen Speicherschaltung invertieren, welche aus MOS-Transistoren im Halbleitersubstrat aufgebaut sind, wobei "weiche" Fehler hervorgerufen werden, wie es beispielsweise in "NIKKEI ELECTRONICS", 27. November 1978, Seiten 123 bis 139, Japan, beschrieben ist.
Nachforschungen und Versuche der Anmelderin haben außerdem ergeben, daß derartige "weiche" Fehler aufgrund von α-Strahlen auch in einer Halbl·eiteranordnung einer statischen bipolaren Speicherschaltung auftreten, was nachstehend näher erläutert werden soll·.
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Wie in Figur 1 dargestellt, besteht eine herkömmliche bipolare Speicherzelle aus Widerständen R21 und R22, Dioden D21 und D22 und Mehremitter-Transistoren Q21 und Q22. Die gemeinsame Verbindungsleitung der Dioden D21, D22 und der Widerstände R21, R22 ist an eine Wortleitung +W angeschlossen. Einer der Emitter des Transistors Q21 ist an eine Bit-Leitung Bo angeschlossen, während der Emitter des Transistors Q22 ebenfalls an eine Bit-Leitung B1 angeschlossen ist. Die anderen Emitter der beiden Transistoren Q21 und Q22 sind gemeinsam an eine Konstantstromquelle Ic zum Festhalten der Daten angeschlossen.
Die oben angegebene bipolare Speicherzelle ist beispielsweise aus der US-PS 3 537 078 bekannt. Das Festhalten der Daten erfolgt durch eine bistabile Schaltung, d.h. mittels eines stabilen Zustandes einer Flip-Flop-Schaltung. Mit anderen Worten, wenn eine Potentialdifferenz zwischen den Basen der Transistoren Q21 und Q22 auftritt, wird eine positive Rückkopplung an den Eingang angelegt und zwar wegen der kreuzweisen Kopplung von Kollektor und Basis, so daß einer der Transistoren Q21 und Q22 mit einem höheren Basispotential eingeschaltet wird, während der andere abgeschaltet wird, so daß ein stabiler Zustand ausgebildet wird.
Dieses DatenhaltevermÖgen ist gleichspannungsmäßig durch die Potentialdifferenz zwischen den Basen der Transistoren Q21 und Q22 im stabilen Zustand bestimmt. Es ist auch wechselspannungsmäßig bestimmt durch Hochfrequenz-Eigenschaften der Transistoren, wie z.B. den Stromverstärkungsfaktor, das Hochfrequenzverstärkungs-Bandbreitenprodukt, den Basiswiderstand, die Streukapazität usw. und durch Hochfrequenzeigenschäften der Widerstände R21, R22 sowie der Dioden D21 und D22, die als Last an die Kollektoren der Transistoren angeschlossen sind, unter dem Gesichtspunkt, daß die Flip-Flop-Schaltung leichter umzukehren ist.
Um das DatenhaltevermÖgen zu steigern, können die Hochfrequenzexgenschaften durch diese Schaltungelemente verschlechtert werden. Um jedoch die Geschwindigkeit des bipola-
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ren Speichers zu erhöhen, müssen diese Eigenschaften verbessert werden. Bei einem bipolaren Speicher mit sehr hoher Geschwindigkeit nimmt daher das Datenhaltevermögen unvermeidlicherweise bei einer Zunahme der Geschwindigkeit ab. Die unerwünschte Datenumkehr des bipolaren Speichers aufgrund der Einwirkung von α-Strahlen soll nachstehend näher erläutert v/erden.
In dem den bipolaren Speicher bildenden Halbleitersubstrat werden, wenn aus dem das Substrat umschließenden Gehäuse emittierte α-Strahlen auf das Substrat auftreffen, Elektronen-Löcher-Paare auf dem Einfallsweg der α-Strahlen aufgrund ihres Energieverlustes erzeugt. Die Elektronen-Löcher-Paare werden durch die Kollektor-Basis-Verarmungsschicht des Transistors und durch die Verarmungsschicht zwischen dem Kollektorbereich und dem Substrat gesammelt und erzeugen einen Rauschstrom. Wenn in Figur 1 der Transistor Q21 eingeschaltet und der Transistor Q22 abgeschaltet werden, ist das Kollektorpotantial Vd des Transistors Q22 höher als das Kollektorpotential VcO des Transistors Q21 während des Normalbetriebes, wie es mit ausgezogener Linie in Figur 2 dargestellt ist. Die Elektronen-Löcher-Paare, die beim Eindringen der α-Strahlen in das Substrat gebildet und von der Kollektor-Basis—Verarmungsschicht gesammelt werden, erzeugen den Rauschstrom In. Dieser Rauschstrom In fließt durch die Streukapazität C22 zwischen den Kollektor-Basis-Bereichen des Transistors Q22 und verringert das Kollektorpotential Vd des Transistors Q22. Infolgedessen beginnt die Umkehr der Flip-Flop-Speicherzelle, und es erfolgt eine Verschiebung zu einem der stabilen Zustände, wie es strichliert bzw. strichpunktiert in Figur 2 dargestellt ist. Somit treten perfekte Datenumkehrungen auf.
Wie oben bereits erwähnt, hat sich herausgestellt, daß weiche Fehler auch in bipolaren Speicherschaltungen auftreten. Aufgabe der Erfindung ist es daher, einen Halbleiterspeicher zu schaffen, der ein gesteigertes Datenhaltevermögen der bipolaren Speicherschaltung gegenüber Rauschen aus
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physikalischen Gründen, wie z.B. α-Strahlen aufweist, ohne das Arbeiten der Speicherschaltung bei hoher Geschwindigkeit zu beeinträchtigen.
Gemäß der Erfindung wird bei einem Flip-Flop-Halbleiterspeicher, der aus bipolaren Transistoren mit seinen jeweiligen Emitter-, Basis- und Kollektorbereichen besteht, ein zusätzlicher Bereich zum Kollektorbereich ausgebildet, um die Kapazität des PN-Überganges zwischen dem Kollektorbereich und dem Basisbereich des die jeweilige Speicherzelle bildenden jeweiligen Transistors zu erhöhen.
Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Die Zeichnung zeigt in Figur 1 ein Schaltbild zur Erläuterung einer herkömmlichen bipolaren Flip-Flop-Speicherzelle; Figur 2 eine schematische Darstellung zur Erläuterung der
Datenumkehr der Speicherzelle nach Figur 1;
Figur 3 ein Schaltbild einer erfindungsgemäßen Ausführungsform des Halbleiterspeichers; Figur 4 einen Teilschnitt zur Erläuterung des Aufbaus des
erfindungsgemäßen Halbleiterspeichers;
Figur 5 eine Kennlinie des erfindungsgemäßen Halbleiterspeichers ;
Figur 6 bis 11 Teilschnitte zur Erläuterung der Herstellungsschritte des erfindungsgemäßen Halbleiterspeichers, wobei der Speicher im jeweiligen Herstellungszustand hergestellt ist;
Figur 12 und 13 Teilschnitte zur Erläuterung einer anderen erfindupgsgemäßen Ausführungsform des Halbleiter-Speichers;
Figur 14 ein Ersatzschaltbild des erfindungsgemäßen Halbleiterspeichers gemäß Figur 4; und in
Figur 15 ein Zeitablaufdiagramm zur Erläuterung der Wirkungsweise des Speichers nach Figur 3.
Die Figur 3 zeigt eine bipolare Speicherschaltung in Form einer integrierten Halbleiterschaltung, auf die die
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Erfindung Anwendung findet. Bei der Anordnung gemäß dar Zeichnung ist der Speicher 100 auf einem Halbleitersubstrat ausgebildet. Das Bezugszeichen 101 bezeichnet ein Speicherfeld mit mehreren Speicherzellen MS11, MS12, MS21, MS22, die längs Zeilen und Spalten in mehreren Wortleitungen (Zeilenleitungen) W11 bis W22 und mehreren Ziffernleitungen (Spaltenleitungen) Bo bis B3 angeordnet sind. Jede Speicherzelle besteht aus einem Paar von Mehremittertransistoren Q1, Q2, einem Paar von Lastwiderständen-R1, R2, einem Paar von Dioden D1, D2 und einem Paar von Kapazitäten C1, C2, wobei letztere erfindungsgemäß zusätzlich angeordnet sind. Haltestromquellen TR1, IR2 sind zwischen die.unteren Wortleitungen W12, W22 und die negative Spannungsversorung-VEE geschaltet.
Das Bezugszeichen 102 bezeichnet einen X-Adressendecodderer, der die Adressensignale Ao bis A4 von mehreren Bits erhält und ein X-Adressen-Wählsignal bildet, um eine Wortleitung aus der Vielzahl von Wortleitungen des Speicherfeldes 101 auszuwählen. Dieser Adressendecodierer enthält mehrere Adressenpuffer BAo bis BA4 und mehrere Decodierbereiche XD1 XD2, wobei jeder Decodiererbereich bipolare Transistoren Q3 bis Q5 aufweist. Im Gegensatz zu den im Speicherfeld 101 ver-' wendeten bipolaren Transistoren Q1, Q2 haben diese bipolaren Transistoren Q3 bis Q5 nicht die oben erwähnte zusätzliche Kapazität (C1, C2) .
Die Symbole BF1 und BF2 stehen für entsprechende Worttreiber, welche das Ausgangssignal des Decodierers 102 den Wortleitungen zuführen. Diese Worttreiber weisen bipolare Transistoren Q6 auf. Dieser Transistor Q6 hat ebenfalls keine bestimmte Kapazität zwischen seinem Kollektor und seiner Basis.
Das Symbol YD bezeichnet einen Y-Adressendecodierer, der die Adressensignale' A5 bis A9 von mehreren Bits erhält und Y-Adressen-Wählsignale Y1 bis Y32 bildet, um die jeweiligen Ziffernleitungen des erwähnten Speicherfeldes auszuwählen.
Die Bezugszeichen 103 und 104 bezeichnen Ziffernwählschaltungen, welche die jeweiligen Ziffenleitungen des Spei-
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cherfeldes mit den oben erwähnten Y-Adressen-Wählsignalen auswählen.
Eine Schreib-Lese-Schaltung 103 enthält Transistoren Q7 bis Q1O, die so angeordnet sind, daß sie den Ziffernleitungen Bo bis B3 entsprechen. Die Emitter der Transistoren Q7 und Q9 sind an ein Paar von Ziffernleitungen Bo, B2 der beiden Paaren Bo - B2 und B1 - B3 und ihre Kollektoren gemeinsam an eine Abtastleitung S1 angeschlossen, während ihre Basen gemeinsam an eine Schreibleitung W1 angeschlossen sind. In gleicher Weise sind die Emitter der Transistoren Q8 und Q10 an das andere Paar von Ziffernleitungen B1 - B3, ihre Kollektoren gemeinsam an eine Abtastleitung S2, die mit der anderen Abtastleitung S1 ein Paar bildet, und ihre Ba.^en gemeinsam an eine Schreibleitung Wo angeschlossen, die iviit der anderen Schreibleitung W1 ein Paar bildet.
Die Wählschaltung 104 enthält Transistoren Q11 bis Q14, die so angeordnet sind, daß sie den oben genannten Ziffernloitungen Bo bis B3 entsprechen. Das Y-Adressen-Wählsignal Y1 des Y-Adressendecodierers YD wird den Basen der Transistoren Q11 und Q12 zugeführt, die so angeordnet sind, daß sie einem Paar von Ziffernleitungen Bo und B1 zugeordnet sind, während das Y-Adressen-Wählsignal Y2 in gleicher Weise den Basen der Transistoren Y13 und Y14 zugeführt wird, die so angeordnet sind, daß sie dem anderen Paar von Ziffernleitungen B2 und B3 zugeordnet sind. Die Ziffernleitungen sind jeweils an Konstantstromquellen IR3 bis IR6 angeschlossen.
Die Wirkungsweise des bipolaren Speichers wird nachstehend näher erläutert.
Wahl und Nichtwahl der Speicherzelle des Speicherfeldes 101 sowie Schreiben und Lesen der Daten zur Zeit des Wählzustandes werden in Abhängigkeit von den Schaltoperationen bestimmt durch den Transistor der Speicherzelle, der an die Ziffernleitung angeschlossen ist, den Transistor der Schreib-Lese-Schaltung 103 und den Transistor der Wählschaltung 104. Das bedeutet, daß die Wortleitung für den Nicht-Wählzustand auf ein relativ niedriges Potential
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gelegt wird, nachstehend mit VL bezeichnet, während die Wortleitung für den Wählzustand auf einen relativ hohen Pegel gelegt wird, nachstehend mit VH bezeichnet, so daß das niedrigere Potential der Kollektorpotentiale der beiden Transistoren Q1 und Q2 der Speicherzelle, die an diese Wortleitung angeschlossen ist, höher ist als das höhere Potential der Kollektorpotentiale der beiden Transistoren Q1 und Q2 der Speicherzelle, die im Nicht-Wählzustand an die Wortleitung angeschlossen ist.
Das Potential der Y-Adressen-Wählleitung für den Nicht-Wählzustand wird auf einen hohen Pegel gelegt, nachstehend mit VYH bezeichnet, der wesentlich höher ist als der oben genannte Pegel VH, und das Potential der Y-Adressen-Wählleitung wird für den Wählzustand auf einen niedrigen Pegel gelegt, nachstehend mit VYL bezeichnet, der niedriger als das niedrigere Kollektorpotential der beiden Transistoren Q1 und Q2 der Speicherzelle ist, die an die gewählte Wortleitung angeschlossen ist.
Zur Zeit des Auslesens werden die Schreibleitungen W1 und Wo auf ein Referenzpotential gelegt, nachstehend mit VR bezeichnet, das einen Zwischenwert zwischen dem Kollektorpotential des Transistors Q1 und dem Kollektorpotential des Transistors Q2 der Speicherzelle ist, die für den Wählzustand an die Wortleitung angeschlossen ist. Zur Zeit des Einschreibens wird andererseits eine von ihnen gemäß den einzuschreibenden Daten gewählt und auf einen niedrigen Pegel gelegt, nachstehend mit LWL bezeichnet, der niedriger ist als das niedrigere Potential der beiden Kollektorpotentiale, während die andere auf das genannte Referenzpotential VR gelegt wird.
Wenn die Y-Adressen-Wählleitung Y1 beispielsweise im Nicht-Wählzustand ist, so schaltet das hohe Potential VYH dieser Y-Adressen-Wählleitung Y1 die beiden Transistoren Q11 und Q12 der Wählschaltung 104 ein, so daß von diesen Transistoren Q11 und Q12 Ströme den Konstantstromquellen IR3 und IR4 zugeführt werden. Somit bleiben die an die Ziffernleitun-
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ORIGINAL INSPECTED
gen in den Speicherzellen MS11 und MSI 2 angeschlossenen Emitter E1 und E3 abgeschaltet. Die Transistoren Q7 und Q8 der Schreib-Lese-Schaltung 103 bleiben ebenfalls abgeschaltet. In diesem Falle wird von den Haltestromquellen IR1 und IR2 dafür gesorgt, daß Datenhalteströme durch die Speicherzellen MS11 und MS21 fließen.
Die Speicherzelle MS11 wird von der Wortleitung W11 und der Y-Adressen-Wählleitung Y1 gewählt. In diesem Falle hält das Basispotential zwischen den Transistoren, deren Emitter an die Ziffernleitungen Bo und B1 angeschlossen sind, die Transistoren Q11 und Q12 der Wählschaltung 104 irr, abgeschalteten Zustand.
Beispielsweise wird dafür gesorgt, daß der Zustand "1" der in der Speicherzelle gespeicherten Daten so vorgesehen wird, daß er dem Fall entspricht, wo der Transistor Q1 sich im eingeschalteten Zustand befindet, während der Transistor Q2 im abgeschalteten Zustand ist, während der Zustand "0" so ausgelegt wird, daß er dem Fall entspricht, wo der Transistor Q1 im abgeschalteten Zustand und der Transistor Q2 im eingeschalteten Zustand sind.
Wenn der Inhalt der gewählten Speicherzelle MS11 den Wert "1" zum Zeitpunkt des Auslesens hat, ist das Basispotential des Transistors Q1 dieser Speicherzelle MS11 höher als das Basispotential VR des Transistors Q7, so daß dafür gesorgt wird, daß ein Strom vom Emitter el dieses Transistors Q1 zur Konstantstromquelle IR3 fließt. Andererseits ist das Basispotential des Transistors Q1 niedriger als das Basispotential VR des Transistors Q8, so daß dafür gesorgt wird, daß ein Strom vom Transistor Q8 zur Konstantstromquelle IR4 fließt. Dieser Strom hat einen Spannungsabfall am Lasttransistor R6 zur Folge, der an die Abtastleitung S2 angeschlossen ist. Mit anderen Worten, in Abhängigkeit vom Zustand "1" der Speicherdaten in der gewählten Speicherzelle MS11 wird die Abtastleitung S1 auf hohen Pegel gelegt, während die Abtastleitung S2 auf niedrigen Pegel gelegt wird.
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Zur Zeit des Einschreibens wird die Schreibleitung W1 auf das niedrige Potential VWL gelegt, während die Schreibleitung Wo beispielsweise auf das Referenzpotential VR glegt wird. In diesem Falle wird dafür gesorgt, daß ein Strom vom Emitter el des Transistors Q1 zur Konstantstromquelle IR3 fließt, und zwar durch den Stromschaltvorgang durch die Transistoren Q1 und Q7 unabhängig vom Einschalt- und Ausschalt-Zustand des Transistors Q1 der Speicherzelle MS11. Infolgedessen wird der Transistor Q1 in den Einschaltzustand gebracht und der Zustand "1" als Datenangabe in die Speicherzelle MS11 eingeschrieben.
Die Arbeitsweise der oben beschriebenen Schaltung ist analog zur Arbeitsweise der bekannten bipolaren Speicherschaltung. Das wesentiche Merkmal der Erfindung besteht darin, daß spezifische Kondensatoren bzw. Kapazitäten C1 und C2 zu den Kollektor-Basis-Strecken der in der Speicherzelle des Speicherfeldes 101 verwendeten Transistoren Q1 und Q2 hinzugefügt werden, während die Transistoren Q3 bis Q14, welche die Peripherieschaltungen des Speicherfeldes bilden, wie z.B. den X-Decodierer 102, die Treiber BF1 und BF2, den Y-Decodierer YD und die Ziffernwählschaltungen 103 und 104, normale Transistoren sind, die keine bestimmten Kapazitäten in ihren Kollektor-Basis-Strecken aufweisen. Figur 4 zeigt genauer den Aufbau des Transistors der Speicherzelle in dem Speicher gemäß Figur 3. Wie sich dem Ersatzschaltbild in Figur 14 entnehmen läßt, werden die Elemente der Speicherzelle, d.h. die Diode D2, der Widerstand R1, der Transistor Q2 und der Kondensator CI in einem Halbleiterbereich, elektrisch voneinander isoliert, ausgebildet. Obwohl in der Zeichnung nicht eigens dargestellt, werden derartige Bauelemente, wie die Diode D1, der Widerstand R2, der Transistor Q1 und die Kapazität C2 in gleicher Weise in anderen Halbleiterbereichen ausgebildet.
Bei der Anordnung nach Figur 4 wird eine eingebettete Schicht 11 hoher N -Konzentration durch Diffusion, Ionenimplantation oder dergleichen im Halbleitersubstrat 10
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ausgebildet. Eine N-leitende Halbleiterschicht 12, die nachstehend kurz als N-leitende Schicht bezeichnet wird, und eine höhere Verunreinigungskonzentration als eine vorher gebildete N -Epitaxialschicht besitzt, wird auf der eingebetteten N- -Schicht 11 hergestellt. In der Zeichnung ist die vorher gebildete N -Epitaxialschicht nicht dargestellt, da die N-leitende Schicht 12 einen PN-Übergang in Kontakt mit einer eindiffundierten P -leitenden Schicht bildet.
Auf der N-leitenden Schicht 12 ist eine eindiffundierte P -Basisschicht 16 ausgebildet, die zu Isolationszwecken .lürch integrale SiO^Schichten 13 und 14 (SiO2-Feldschichten) begrenzt ist. In dieser eindiffundierten P -Basisschicht •erden eine erste eindiffundierte N -leitende Emitterschicht 17 und eine zweite eindiffundierte N -leitende Emitterschicht i8 mit einem bekannten selektiven Diffusionsverfahreruausgebildet.
ELne an die Bit-Leitung B1 in Figur 3 anzuschließende Aluminiumelektrode 19 wird auf der ersten eindiffundierten N -leitenden Emitterschicht 17 und eine an die Wortleitung W11 in Figur 3 anzuschließende Aluminiumelektrode 20 auf der zweiten eindiffundierten N -leitenden Emitterschicht 18 ausgebildet. Eine an den Kollektor des Transistors Q1 in Figur 3 anzuschließende Aluminiumelektrode 21 wird auf der eindiffundierten P -leitenden Basisschicht 16 und eine an die Wortleitung W11 in Figur 3 anzuschließende Aluminiumelektrode 22 außerdem auf dieser eindiffundierten P -leitenden Basisschicht 16 ausgebildet. Andererseits wird eine eindiffundierte N -leitende Schicht 23 so in der N-leiten-
den Epitaxialschicht ausgebildet, daß sie von den integralen SiO2-Feldschichten 14 und 15 eingeschlossen wird, um die eingebettete N+-leitende Schicht 11 zu erreichen. Eine an die Basis des Transistors Q1 in Figur 3 anzuschließende Aluminiumelektrode 24 wird auf dieser eindiffundierten N -
leitenden Schicht 23 ausgebildet.
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Bei der vorstehend, beschriebenen Anordnung bildet die eingebettete N-leitende Schicht 12 eine große Streukapazität oder Übergangskapazität zwischen den Kollektor- und Basisbereichen des Transistors Q2 aus. Wie nachstehend näher erläutert.wird diese eingebettete N-leitende Schicht 12 dadurch gebildet, daß die Verunreinigung Arsen (As), die durch Ionenimplantation vor der Ausbildung der N -leitenden Epitaxialschicht in die eingebettete N -leitende Schicht eingeführt worden ist, durch automatische Dotierung bei der Herstellung der Epitaxialschicht in die N -leitende Epitaxialschicht hinausfließen kann. Dementsprechend ist die Verunreinigungskonzentration der eingebetteten N-leitenden Schicht 12 höher als die der N -leitenden Epitaxialschicht. Außerdem wird die eindiffundierte P -leitende Basisschicht 16 in der Weise ausgebildet, daß sie diese eingebettete N-leitende Schicht 12 erreicht, so daß dann, wenn die Basis-Kollektor-Strecke in Sperrichtung vorgespannt wird, die Verarmungsschicht, die sich vom PN-Übergang zwischen der eindiffundierten P -leitenden Basisschicht 16 und der eingebetteten N-leitenden Schicht 12 erstreckt, durch die Anwesenheit der eingebetteten N-leitenden Schicht 12 begrenzt wird.
Infolgedessen wird die Kapazität C2 im Vergleich zu einem Transistoraufbau vergrößert, der keine eingebettete N-leitende Schicht 12 aufweist. Somit werden die Kollektor-Basis-Übergänge eines Paares von Mehremitter-Transistoren Q1 und Q2 der Speicherzelle vergrößert.
Durch das Hinzufügen der Kapazitäten C1 und C2 der Kollektor-Basis-Übergänge wird es möglich, die Umkehr des Zustandes aufgrund von α-Strahlen bei einer bipolaren Flip-Flop-Speicherzelle zu verhindern, wie sie im Zusammenhang mit Figur 2 erläutert worden ist. Mit anderen Worten, der Betriebsbereich wird bezüglich der Umkehr des Zustandes erweitert. Somit wird es mit der erfindungsgemäßen Anordnung schwierig, daß eine Zustandsumkehr aufgrund eines Rauschsignals, wie z.B. durch Bestrahlung mit aus dem Gehäuse
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emittierter α-Strahlung, auftritt.
Da die Zeitkonstante in Abhängigkeit vom Lastwiderstand (R1, R2) und der Kollektor-Basis-Kapazität (C1 , C2) groß wird, wird die erforderliche Zeit für die Flip-Flop-Schaltung der Speicherzelle langer, um eine Umkehr von dem einen stabilen Zustand in den anderen vorzunehmen, so daß die Umkehrung des Zustandes aufgrund eines momentanen Rauschsignales, bedingt durch α-Strahlen, unmöglich wird.
Bei der erfindungsgemäßen Anordnung übt das Hinzufügen der Kapazität kaum einen schädlichen Einfluß auf die Adressen-Zugriffszeit des Speichers aus. Wie in Figur 5 dargestellt, ändert sich die Adressen-Zugriffszeit Ta des bipolaren Speichers kaum, wenn sich die Kollektor-Basis-Streukapazität ändert, wobei jede der Kapazitäten C1 und
1'5 C2 mit CTC bezeichnet wird.
Außerdem ist, wie in Figur 5 dargestellt, kaum ein Einfluß auf die Adressen-Zugriffszeit Ta der bipolaren Speicherzelle zu verzeichnen, wenn sich die Kollektor-Basis-Streukapazität CTC ändert. Dies liegt daran, daß ein bekanntes Auslese-Schaltungssystem derart verwendet wird, daß die Daten ausgelesen werden, während die Wähl-Wortleitung auf einem höheren Potential gehalten wird als die anderen Leitungen im Nicht-Wählzustand. Wenn in diesem Falle der Nicht-Wählzustand in den Wählzustand geändert wird, ändern sich die Kollektor- und Basispotentiale jedes Transistors Q1 und Q2 gleichzeitig, unabhängig von der Kollektor-Basis-Streukapzität CTC, wie es in Figur 15 dargestellt ist, so daß die Änderung des Potentials der Kollektor-Basis-Streu^- kapazität CTC des Transistors im wesentlichen Null ist. Andererseits wird der Operationsbereich für die Umkehr des Zustands Nm groß, wenn CTC groß wird. Das bedeutet, daß der Betriebs- oder Operationsbereich Nm doppelt bis dreimal so groß wird, wenn CTC sich auf den doppelten Wert erhöht. Hierbei bedeutet der Betriebs- oder Operationsbereich Nm den Betrag der Energiemenge der α-Strahlen, bei dem eine Zustandsumkehr in den Speicherzellen hervorgerufen wird.
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Als nächstes wird .das Herstellungsverfahren der normalen Transistoren Q3 bis Q14 in der Peripherieschaltung und der Transistoren Q1 und Q2 der Speicherzelle bei der oben beschriebenen Ausführungsform anhand der Schnittdar-Stellungen in den Figuren 6 bis 11 näher erläutert. In der Zeichnung bedeutet das Symbol Qn den Bereich, wo die normalen Transistoren für die Peripherieschaltung hergestellt werden, während das Symbol Qa den Bereich bezeichnet, wo die Transistoren der Speicherzelle hergestellt werden.
(1) Wie in Figur 6 dargestellt, wird eine auf einem P-leitenden Siliziumsubstrat 31 ausgebildete SiO2~Schicht 31 einer selektiven Ätzung unterworfen, um die Oberfläche des Substrats 30 freizulegen.
(2) Wie in Figur 7 dargestellt, werden Antimon-Verunreinigungen von den freiliegenden Bereichen 32 und 33 auf der Oberfläche des Substrats 30 selektiv in das Substrat 30 eindiffundiert, wobei die SiO2~Schicht 31 als Diffusionsmaske verwendet wird, so daß eingebettete N -leitende Schichten 34 und 35 im Substrat 30 ausgebildet werden.
(3) Wie in Figur 8 dargestellt, wird der freiliegende Bereich 32 auf der Oberfläche des Substrats 30, auf dem der Transistor Qn der Peripherieschaltung hergestellt werden soll, mit einem Photoresistfilm 36 überzogen. Die Ionen der Arsen-Verunreinigungen werden dann vom freiliegenden Teil 33 auf der Oberfläche des Substrats 30, auf dem der Transistor Qa der Speicherzelle hergestellt werden soll, in das Substrat 30 implantiert und dann durch eine Wärmebehandlung einer Ausdehnungs-Diffusion unterworfen, um eine N -leitende Schicht 37 in der Weise auszubilden, daß die Schicht 37 im Inneren der eingebetteten N -leitenden Schicht 35 angeordnet ist.
Dabei kann diese Ausdehnungs-Diffusion gleichzeitig mit dem anschließenden Schritt der Herstellung der Epitaxialschicht durchgeführtwerden.
(4) Wie in Figur 9 dargestellt, wird nach dem Entfernen des Photoresistfilmes 36 und der SiOp-Schicht 31 eine N -leiten-
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de Epitaxialschicht 38 über der gesamten Oberfläche des Substrats 30 ausgebildet.
Während der Herstellung dieser N~-leitenden Epitaxialschicht 38 tritt ein Ausdiffundieren auf, da die Arsen-Verunreinigung in der N -leitenden Schicht 37 mengenmäßig größer ist als die Antimon-Verunreinigung in der eingebetteten N -leitenden Schicht 35. Somit wird eine Grenzschicht J2 zwischen der eingebetteten N -leitenden Schicht 35 und der N -leitenden Epitaxialschicht 38 an einer Stelle ausgebildet, die dichter an der Oberfläche der N -leitenden Epitaxialschicht 38 liegt als zu einer Grenzschicht J1 zwischen der eingebetteten N -leitenden Schicht 34 und der N -leitenden Epitaxialschicht 38. Mit anderen Worten, da die N -leitende Schicht 37 hinzugefügt wird, liegt die Grenzschicht J2 wesentlich dichter an der Oberfläche der N~-leitenden Epitaxialschicht 38. Diese N -leitende Schicht 37 fungiert als zusätzlicher Kapazitätsbereich zur Erhöhung des Wertes von CTC.
(5) Wie in Figur 10 dargestellt, wird eine isolierende Oxidschicht 39, z.B. eine SiO^-Schicht^ mit einem üblichen selektiven Oxidationsverfahren hergestellt. Wenn erforderlich, kann eine Bremsschicht für einen P -leitenden Kanal unterhalb dieser Oxidschicht ausgebildet werden, um die Bildung eines parasitären Kanals zu verhindern.
Anschließend werden-N -leitende Kollektorkontakt-Ausdehnungsbereiche 40 und 41 für den Transistor Qn der Peripherieschaltung und für den Transistor Qa der Speicherzelle, P-leitende Basisbereiche 42 und 43 sowie N -leitende Emitterbereiche 44, 45 und 46 jeweils nacheinander durch selektive Diffusion hergestellt.
Obwohl der P-leitende Basisbereich 42 nicht die Grenzschicht J2 erreicht, erreicht dabei der P-leitende Basisbereich 43 die Grenzschicht J2, wie es in Figur 9 dargestellt ist. Dementsprechend bildet der P-leitende Basisbereich 43 zusammen mit der N -leite] PN-Übergang als Kollektorübergang.
reich 43 zusammen mit der N -leitenden Schicht 37 einen
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- 1/T-
(6) Wie in Figur 11 dargestellt, wird die gesamte Oberfläche des Substrats mit einem Phosphosilikatglasfilm 47 durch ein chemisches Aufdampfverfahren überzogen. Dieser Phosphosilikatglasfilm 47 wird durch Ätzen selektiv entfernt, um die Oberfläche des Substrats freizulegen. Anschließend werden Kollektorelektroden 48 und 49, Basiselektroden 50 und 51, eine Anodenelektrode 52 einer Diode sowie Emitterelektroden 53, 54 und 55, jeweils aus Aluminium hergestellt.
Beim Transistor Qa der Speicherzelle werden die P -leitende Basisschicht 43 und die N -leitende Schicht 37 in Kontakt miteinander gebracht, um die Übergangskapazität CTC durch das anhand der Figur 11 beschriebene Herstellungsv^er'Jahren zu erhöhen. Beim Transistor Qn der Peripherieschal Lung wird andererseits die P -leitende Basisschicht außer Kontakt mit der eingebetteten N -leitenden Schicht gebracht, um die Zunahme der Kollektor-Basis-Übergangskapazität CJ zu begrenzen, wie es in Figur 11 dargestellt ist. Mit anderen Worten, es gilt die Relation CTC » CJ.
Die Übergangskapzität C1, C2 der bipolaren Flip-Flop-Speicherzelle nach Figur 3 wird durch die Verwendung des Transistors Qa mit erhöhter Basis-Kollektor-Übergangskapazität der oben beschriebenen Art für die Speicherzelle erhöht, so daß es schwierig ist, daß eine Datenumkehr durch natürliche Bestrahlung mit α-Strahlen stattfindet. Das bedeutet, daß es schwierig wird, daß eine Umkehr der Kollektorpotentiale der beiden Transistoren Q1 und Q2 auftritt. Da andererseits der in der Peripherieschaltung verwendete Transistor Qn keinen Transistoraufbau wie die Speicherzelle selbst verwendet, tritt keine Erhöhung der Verzögerungszeit bei der Signalausbreitung aufgrund einer Zunahme der Kapazität auf.
Bei einer weiteren erfindungsgemäßen Ausführungsform kann eine Halbleiterschicht 56 im wesentlichen ähnlich einem eigenleitenden Halbleiter nur im Transistor Qa der Speicherzelle anstelle des zusätzlichen Kapazitätsbereiches
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ausgebildet werden, wie z.B. die N-leitende Schicht 12 oder die N -leitende Schicht 37, wie es in Figur 12 dargestellt ist. Bei der Herstellung des Halbleiterspeichers gemäß Figur 12 nehmen die Herstellungsschritte verglichen mit der vorstehend beschriebenen Ausführungsform überhaupt nicht zu. Anstelle der N+-leitenden Schicht 37 gemäß Figur 8 wird eine P -leitende Schicht mit einer relativ geringeren Verunreinigungskonzentration als die eingebettete N -leitende Schicht 35 durch Ionenimplantation mit Bor-Verunreinigungen ausgebildet.
Insbesondere bei einer derartigen Ausführungsform kompensiert die Verunreinigung der eingebetteten N -leitenden Schicht 35 der oben beschriebenen Ausführungsform die der P -leitenden Schicht und bildet die Halbleiterschicht 56, die im wesentlichen einem eigenleitenden Halbleiter angenähert ist, so daß dadurch der Zustand ausgebildet wird, wo eine Isolationsschicht zwischen ihnen dazwischengeschaltet ist. Aus diesem Grunde wird es möglich, die Kapazität CTC bzw. C1, C2 weiter zu erhöhen. Dabei wird es schwieriger, daß eine Datenumkehr aufgrund natürlicher Bestrahlung stattfindet.
Bei der Anordnung gemäß Figur 12 sind die Bezugszeichen für die anderen Elemente als den eigenleitenden Halbleiter 5 6 die gleichen wie bei der Anordnung nach Figur 4. Somit haben die Bereiche mit den gleichen Bezugszeichen wie in Figur 4 die gleiche Bedeutung wie dort. Bei einer .weiteren erfindungsgemäßen Ausführungsform kann ein Halbleiterspeicher ausgebildet werden, bei dem die N-leitende Schicht 12 oder die Halbleiterschicht 56 in Figur 4 bzw. 12 selektiv nur unmittelbar unterhalb der Elektrode 22 ausgebildet werden.
Figur 13 zeigt eine weitere erfindungsgemäße Ausführungsform. Die Teile, die denen in Figur 6 bis 11 entsprechen, sind mit den gleichen Bezugszeichen bezeichnet und haben die gleiche Bedeutung. Bei dieser Ausführungsform nach Figur 13 wird ein N+-leitender Bereich 57 mit einer hohen Verunreinigungskonzentration im Kollektorbereich unmittelbar
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unterhalb des Basisbereiches 43 des Speicherzellen-Transistors Qa durch Ionenimplantation mit N-leitenden Verunreinigungen nach der Herstellung des Basisbereiches 43 ausgebildet. In diesem Falle wird die Herstellung der N leitenden Schicht 37 in der eingebetteten Schicht 35, wie es in Figur 8 dargestellt ist, nicht erforderlich.
Wie oben erläutert, wird mit der neuartigen Anordnung die Kapazität pro Flächeneinheit des PN-Überganges zwischen dem Kollektorbereich und dem Basisbereich des Transistors der Speicherzelle größer als die des Transistors für die Peripherieschaltung.
Obwohl vorstehend bevorzugte Ausführungsbeispiele erläutert worden sind, sind diese lediglich beispielhaft und nicht einschränkend aufzufassen, da verschiedene Modifikationen möglich sind; obwohl beispielsweise eine N-leitende Epitaxialschicht angegeben worden ist, die auf dem P-leitenden Halbleitersubstrat angeordnet ist, der bei der vorstehenden Beschreibung eine eingebettete N -leitende Schicht aufweist, kann auch eine P-leitende Epitaxialschicht verwendet werden.
Außerdem können die oben beschriebenen Anordnungen auch bei Speicherschaltungen zum Einsatz gelangen, bei denen die Lasten ausschließlich aus Lastwiderständen R1, R2 aufgebaut sind, jedoch nicht mit Klemmdioden D1, D2 versehen sind.
Zusammenfassend wird somit ein Halbleiterspeicher mit Flip-Flop-Speicherzellen angegeben, wobei jede Speicherzelle ein Paar von über Kreuz gekoppelten Mehremitter-Transistören aufweist. Der Halbleiterspeicher zeichnet sich dadurch aus, daß eine zusätzliche Kapazität zwischen dem Kollektorbereich und dem Basisbereich des jeweiligen Transistorpaares jeder Speicherzelle hinzugefügt ist, um einen irrtümlichen Betrieb der Speicherzelle durch α-Strahlen zu verhindern.
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L e e r s e

Claims (3)

  1. SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBBINGHAUS FINCK
    MARIAHILFPLATZ 2 & 3, MÖNCHEN POSTADRESSE: POSTFACH 95 O1 6O, D-8OOO MÖNCHEN
    HITACHI, LTD. 25. Juni 19
    DEA-25 204
    HALBLEITE RS PEICHE R Patentansprüche
    1 Λ Halbleiterspeicher, mit einer Matrix von in Zeilen und Spalten angeordneten Speicherzellen, wobei jede Speicherzelle ein Paar von Mehremitter-Transistoren aufweist, jeder des Paares von Mehremitter-Transistoren zwei Emitter, einen Kollektor und eine Basis aufweist, die Basis und der Kollektor von dem einen Mehremitter-Transistor über Kreuz mit den entsprechenden Anschlüssen des anderen Mehremitter-Transistors verbunden ist, jeweils einer der Emitter des Paares von Mehremitter-Transistoren gemeinsam an eine Stromquelle angeschlossen ist, während der jeweils andere Emitter des Paares von Mehremitter-Transistoren an ein Paar von Spaltenleitungen angeschlossen ist und
    die Kollektoren des Paares von Mehremitter-Transistoren über jeweilige Lasten an Zeilenleitungen angeschlossen sind, und mit einer Peripherieschaltung aus einer Vielzahl von
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    Transistoren, die jeweils einen Emitter, einen Kollektor und eine Basis aufweisen und an die Zeilen- und Spaltenleitungen angeschlossen sind, dadurch gekennzeichnet, daß zusätzliche Kapazitäten (Cl, C2) dem Paar von ·. Mehremitter-Transistoren (Q1 , Q2) der jeweiligen Speicherzelle (MS11, MS12, MS21, MS22) hinzugefügt sind, um die Kollektor-Basis-Kapazität (CTC) zu erhöhen.
  2. 2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die zwischen den Kollektor und die Basis des jeweiligen Mehremitter-Transistors des Paares von Mehremitter-Transistoren (Q1, Q2) der jeweiligen Speicherzellen (MS11, MS12, MS21, MS22) geschaltete Kapazität (C1, C2) einen höheren Wert als die jeweilige Streukapazität zwischen dem Kollektor und der Basis der Vielzahl von die Peripherieschaltung bildenden Transistoren (Q3 bis Ql4) aufweist.
  3. 3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Paar von die Speicherzellen (MSH, MSl 2, MS21, MS22) bildenden Mehremitter-Transistoren (Q1, Q2) und die Vielzahl von die Peripherieschaltung bildenden Transistoren (Q3 bis Q14) auf einem Halbleitersubstrat (10) ausgebildet sind, wobei die Verunreinigungskonzentrationen der Emitterhalbleiter- und Basishalbleiter-Bereiche im wesentlichen gleich denen der Emitterhalbleiterund Basishalbleiter-Bereiche der Vielzahl von Transistoren (Q3 bis Ql4) der Peripherieschaltung sind und der Kollektor-
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    . 3·
    halbleiterbereich des jeweiligen Mehremitter-Transistors des Paares von Mehremitter-Transistoren (Q1, Q2) zumindest einen Teil in einem Verunreinigungsbereich hoher Konzentration mit einer wesentlich höheren Verunreinigungskonzentration als der Kollektorhalbleiterbereich der Vielzahl von Transistoren (Q3 bis Q14) der Peripherieschaltung aufweist, so daß dieser Verunreinigungsbereich hoher Konzentration die zusätzliche Kapazität bildet.
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