DE3015887A1

DE3015887A1 - Serien-parallel-signalumsetzer

Info

Publication number: DE3015887A1
Application number: DE19803015887
Authority: DE
Inventors: Hisao Hanmura
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-04-25
Filing date: 1980-04-24
Publication date: 1980-11-06
Also published as: GB2051443B; JPS6326897B2; DE3015887C2; JPS55143652A; US4369504A; GB2051443A

Description

Da/

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Die Erfindung bezieht sich auf einen Serien-Parallel-Signalumsetzer, der es ermöglicht, seriell eingegebene digitale Daten von vorbestiramter Länge in einer vorbestimmten Anzahl von Speicherzellen zu speichern und dann die gesamten gespeicherten Daten gleichzeitig als paralleles digitales Ausgangssignal so auszugeben, daß sie parallel einer Ausgabeeinrichtung, z.B. einem Sichtgerät, zugeführt werden.

Bei einem solchen Sichtgerät dient gewöhnlich ein Zeilenspeicher dazu, jeweils eine darzustellende Datenzeile zu speichern. Bei einem solchen Zeilenspeicher benötigt man einen Serien-Parallel-Umsetzer, der dazu dient, ein ihm seriell zugeführtes digitales Eingangssignal als Ganzes in ein entsprechendes digitales Ausgangssignal zu verwandeln, das in paralleler Form ausgegeben wird.

Als Serien-Parallel-Umsetzer wird z.B. ein Schieberegister verwendet, wie es z.B. in Fig. 6 der US-PS 3 886 403 dargestellt ist. In einem solchen Schieberegister wird ein seriell eingegebenes digitales Signal durch wiederholtes Verschieben des Eingangssignals gespeichert. Nachdem in dem Schieberegister ein digitales Signal von vorbestimmter Länge gespeichert worden ist, wird jeweils der gesamte gespeicherte Inhalt in einem Zeitpunkt in einen Zwischenspeicher überführt, der Bitstellen aufweist, die denen des Schieberegisters entsprechen. Der dem Zwischenspeicher eingegebene Inhalt bildet somit ein parallel auszugebendes digitales Signal, das aus einem seriell eingegebenen digitalen Signal abgeleitet worden ist.

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Das Schieberegister und der Zwischenspeicher werden gewöhlich als CMOS-IC, d.h. als komplementärer integrierter Metalloxid-Halbleiterschaltkreis, ausgebildet, da der Stromverbrauch bei solchen Schaltkreisen relativ gering ist. Tatsächlich ist der Stromverbrauch eines CMOS-IC außerordentlich gering, solange keine Schaltvorgänge durchgeführt werden. Andererseits verbrauchen CMOS-ICs natürlich eine gewisse Menge an elektrischer Energie, sobald sich ein Schaltvorgang abspielt. Bei dem Schieberegister, bei dem die Signale oder Daten nacheinander verschoben werden, muß der Schaltvorgang natürlich mit einer relativ hohen Frequenz durchgeführt werden. Wenn ein aus CMOS-ICs aufgebautes Schieberegister eine große Speicherkapazität erhalten soll, können sich aus dem Energieverbrauch Schwierigkeiten ergeben.

Beispielsweise kann man eine Flüssigkristall-Darstellungseinrichtung mit kleinen Abmessungen herstellen, bei der der Stromverbrauch weniger als nur einige Milliwatt beträgt, wenn man CMOS-ICs verwendet, denn der Flüssigkristall selbst verbraucht kaum elektrische Energie. Bei einem Sichtgerät mit einer großen Zahl von Bildelementen, z.B. einem Bildschirm für ein Fernsehbild, nimmt der Stromverbrauch des Schieberegisterteils der Schaltung einen erheblichen Wert an. Selbst wenn eine Flüssigkristallfläche verwendet wird, überschreitet der Energiebedarf des gesamten Sichtgeräts häufig mehrere Watt, woraus sich Schwierigkeiten ergeben können.

Der Erfindung liegt die Aufgabe zugrunde, einen Serien-Parallel-Umsetzer zu schaffen, bei dem der Energiebedarf erheblich geringer ist als bei bekannten Umsetzern.

Erfindungsgeraäß ist diese Aufgabe durch die Schaffung eines Umsetzers gelöst, bei dem ein Speicher verwendet wird, der sich aus mehreren Speicherzellen zusammensetzt, wobei das

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Eingeben der Daten jeweils nur bei einer durch ein Adressensignal bezeichneten Speicherzelle erfolgt, während sich alle übrigen Speicherzellen im Ruhezustand befinden« Das Adressensignal zum Bezeichnen der Speicherzelle, bei der die Eingabe der Daten erfolgen soll, wird dadurch erzeugt, daß die Taktimpulse für den Eingabevorgang gezählt werden.

Gemäß einem weiteren Merkmal der Erfindung bilden die Speicherzellen eine Matrix« Einige wenige niedrigstwertige Bits eines Adressenzählers zum Erzeugen der Adressen der Speicherzellen werden zum Bezeichnen einer Reihennummer (X) der Matrix verwendet, während die höchstwertigen Bits des Adressenzählers dazu dienen, die Spaltennummern der Matrix zu bezeichnen« Die Daten werden den Speicherzellen nacheinander eingegeben, die sich an Punkten befinden, welche den Schnittpunkten zwischen den Zeilen und Spalten entsprechen, die auf diese Weise sequentiell bezeichnet werden«

Gemäß einem weiteren Merkmal der Erfindung werden den einzelnen Speicherzellen entsprechende Verriegelungskippglieder verwendet. Sobald die Eingabe der Daten bei sämtlichen Speicherzellen abgeschlossen ist, werden die in den Speicherzellen festgehaltenen Inhalte gleichzeitig den entsprechenden Verriegelungs-Kippgliedern zugeführt„

Ausführungsbeispiele der Erfindung werden im folgenden anhand schematischer Zeichnungen näher erläutert. Es zeigt:

Fig. 1 das Blockschaltbild eines bekannten Sicht- bzw» Darstellungsgeräts der Matrixbauart, bei dem die Erfindung anwendbar ist;

Fig. 2 eine Darstellung von Signalwellenformen zur Veranschaulichung der Wirkungsweise bestimmter Teile der Schaltung nach Fig. 1;

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Fig. 3 das Blockschaltbild einer Ausführungsform eines erfindungsgemäßen Zeilenspeichers;

Fig. 4 in einem Blockschaltbild weitere Einzelheiten des Zeilenspeichers nach Fig. 3;

Fig. 5 in einem Blockschaltbild Einzelheiten einer weiteren Ausführungsform eines erfindungsgemäßen Zeilenspeichers; und

Fig. 6 in einem Blockschaltbild weitere Einzelheiten eines Teils der Anordnung nach Fig. 5.

Zunächst wird im folgenden anhand von Fig. 1 und 2 eine Darstellungseinrichtung der Matrixbauart beschrieben, bei der sich die Erfindung anwenden läßt.

Gemäß Fig. 1 gehören zu der Darstellungseinrichtung der Matrixbauart ein Zeitgeber 1, ein Analog-Digital-Wandler 2, ein Zeilenspeicher 3 mit einem Serien-Parallel-Umsetzer, eine Reihenelektroden-Treiberschaltung 4, eine Spaltenelektroden-Treiberschaltung 5 und ein Bildschirm 6.

Der Eingangsklemme der Darstellungseinrichtung kann ein Videosignal V von einem Fernsehempfänger, einem Videobandaufnahmegerät, einer Fernsehkamera oder dergl. aus (nicht dargestellt) zugeführt werden. Der Zeitgeber 1 dient dazu, aus dem Videosignal V ein Synchronsignal zu gewinnen und Steuersignale zu erzeugen, die für den Betrieb der verschiedenen genannten Teile der Schaltung nach Fig. 1 auf der Basis des Synchronsignals benötigt werden. Zu den Steuersignalen gehören ein Eingabesignal CPSR und ein Verriegelungssignal CPLR, die dem Zeilenspeicher 3 zugeführt werden und deren Wellenform aus Fig. 2 ersichtlich ist.

Das Videosignal V wird ferner einem Analog-Digital-Wandler zugeführt und mit einer vorbestimmten Frequenz von z.B. 8 MHz

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abgefragt, um in ein digitales Videodatensignal DV mit gewöhnlich 4 bis 8 Bits umgewandelt zu werden. Das so gewonnene digitale Videodatensignal DV wird dem Zeilenspeicher 3 zugeführt, in dem Daten bzw» Informationen aus dem Videosignal V, die einer einzigen abgetasteten Zeile entsprechen, gespeichert werden. Hierbei sei angenommen, daß in Fig. 2 eine Periode einer einzelnen abzutastenden Zeile bei der Abtastfrequenz von 8 MHz eine Länge von 63,5 Mikrosekunden hat; eine solche Periode ist in Fig= 2'HiIt IH bezeichnet. Wird die Analog-Digital-Umsetzung mit der genannten Abtastfrequenz von 8 MHz durchgeführt, spielen sich während der Zeitspanne IH insgesamt 508 Abtastvorgänge ab. Mit Ausnahme der Horizontalaustastlücke enthalten somit die darzustellenden Informationen für jede Periode von IH jeweils η Wörter, wobei η gleich 340 ist.

Der Zeilenspeicher 3 hat eine Bitspeicherkapazität entsprechend η χ 1; ihm wird das digitale Videodatensignal DV synchron mit dem Eingabesignal CPSR nach Fig. 2 eingegeben. Die dem Zeilenspeicher 3 entsprechend einer einzigen abgetasteten Zeile eingegebenen Informationen werden während der nächsten Periode IH synchron mit dem Verriegelungssignal CPLR ausgegeben, und sie bilden Bildhelligkeitsregelsignale DYl, DYj usw. DYn, wobei jedes dieser Signale 1 Bits enthält, die dem Spaltenelektrodentreiber 5 zugeführt werden.

Die Spaltenelektroden-Treiberschaltung 5 gewinnt aus dem Eingangssignal DYj mit 1 Bits ein Signal zum Betätigen einer zugehörigen Spaltenelektrode Yj (j = 1 bis n) der Darstellungseinrichtung 6 zum Regeln der Helligkeit eines durch die Einrichtung 6 erzeugten Bildes.

Die Zeilenelektroden-Treiberschaltung 4 entnimmt dem Ausgangssignal des Zeitgebers 1 die Signale, die nach Bedarf Zeilenelektroden Xi (i = 1 bis m) der Darstellungseinrichtung 6 zugeführt werden, so daß jeweils die gewählte Zeilen-

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elektrode elektrisch betätigt wird, während die übrigen Ze^ler, elektroden im abgeschalteten Zustand verbleiben. Die Wahl der Zeilenelektrode wird bei jeder Periode IH geändert, so daß die gesamte Darstellungseinrichtung 6 überstrichen wird.

Fig. 3 zeigt in einem Blockschaltbild eine Ausführungsform · der Erfindung in ihrer Anwendung bei einem Zeilenspeicher der vorstehend behandelten Art.

Gemäß Fig. 3 setzt sich der erfindungsgemäße Zeilenspeicher aus einem Serien-Parallel-Umsetzer 10 und einem Verriegelungsregister 20 zusammen.

Zu dem Serien-Parallel-Umsetzer 10 gehören ein Adressenzähler 11, ein Adressendecodierer 12 mit einem unteren Adressendecodiererteil 14 und einem oberen Adressendecodiererteil 15 sowie ein Speicherzellenteil 13.

Der Adressendecodierer 12 und der Speicherzellenteil 13 sind als Halbleiterspeicher mit Direktzugriff ausgebildet.

Das erwähnte Eingabesignal CPSP wird den Eingängen des Adressenzählers 11 in Form von 9 Bits CNl bis CN9 zugeführt, woraufhin der Adressenzähler Adressensignale Al bis A9 erzeugt, von denen jedes 9 Bits enthält. Die Anzahl der für den Adressenzähler 11 benötigten Bits ist allgemein durch den Ausdruck log₂ η gegeben. Bei dem hier beschriebenen Ausführungsbeispiel werden für den Adressenzähler 11 9 Bits unter der Annahme benötigt, daß, wie erwähnt, n·gleich 340 ist.

Der Speicherzellenteil 13 enthält einzelne Speicherzellen, die eine 1 χ η-Matrix mit der erwähnten Speicherkapazität bilden. Um den verschiedenen Speicherzellen Informationen einzugeben, kann man entsprechende Kombinationen von Spalten-

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treibersignalen DD verwenden, deren Anzahl dem Ausdruck 4l ο η entspricht, wobei die gleiche Anzahl von Signalen bei den Zeilentreibersignalen DH verv/endet wird.

Um die vorstehend beschriebenen Treibersignale zu erhalten, werden dem oberen Adresse'ndecodiererteil 15 des Adres^endecodierers 12 die höherwertigen bzw» oberen Adressensignale A4 bis A9 zugeführt, die decodiert werden, um die Spaltentreibersignale zu erzeugen, deren Anzahl durch den Ausdruck s/l . η gegeben ist, während dem unteren Adressendecodiererteil 14 des Adressendecodierers 12 die niederwertigeren bzw. unteren Adressensignale Al bis A3 zugeführt werden, um die Zeilentreibersignale DD zu gewinnen.

Die Ausgangssignale des Speicherzellenteils 13 mit einer Speicherkapazität von 1 . η Bits werden dem Verriegelungsregister 20 zugeführt, das für die gleiche Bitzahl vorgesehen ist. Das Verriegelungssignal CPLR wird bei dem Verriegelungsregister 20 als Taktsignal verwendet. Die Ausgangssignale des Verriegelungsregisters 20 bilden die Helligkeits-Befehls- oder »Steuersignale DYl bis DVn wob ', jedes Signal DYj, wie erwähnt, 1 Bits enthält.

Fig. 4 zeigt als Ausführungsbeispiel weitere Einzelheiten eines Teils des Zeilenspeichers nach Fig. 3. Um das Verständnis der Erfindung zu erleichtern, sei angenommen, daß 1=4 ist, während η = 64 ist. Somit setzt sich jedes Adressensignal aus 6 Bits Al bis A6 (2 = 64) zusammen, von denen die vier höchstwertigen Bits A3 bis A6 den Eingängen des oberen Adressendecodiererteils 15 zugeführt werden, der dann die Eingangsadressenbitsignale decodierc, um eines der 16 Spaltentreibersignale DHl bis DH16 auf den logischen Wert 1 einzustellen, während die übrigen Spaltentreibersignale auf den logischen Wert 0 eingestellt werden.

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Die beiden niedrigstwertigen Bits Al und A2 des Adressensignals werden dem unteren Adressendecodiererteil 14 zugeführt, der dann eines der vier Zeilentreibersignale DLl bis DL4 auf den logischen Wert 1 einstellt, während alle übrigen Zeilentreibersignale auf den logischen Wert 0 eingestellt werden.

An jedem der Kreuzungs- oder Schnittpunkte zwischen den Spaltentreibersignalen DHi (i = 1 bis 16) und den Zeilentreibersignalen DDj (j = 1 bis 4) sind eine 4-Bit-Speicherzelle MCi,j und ein Verriegelungskippglied LRi,j vorhanden, dem 4 Bits des Verriegelungsregisters 20 zugewiesen sind.

Das Spaltentreibersignal DHl wird den Schreibfreigabegattern WY der Speicherzellen MCl₁I bzw. MCl,2 bzw. MCl,3 bzw. MCl,4 zugeführt, während das Zeilentreibersignal DLl den Schreibfreigabegattern WX der Speicherzellen MCl,1 bzw. MC2,1 usw. bis MC16,1 zugeführt wird.

Das vier Bits enthaltende Datensignal DV wird den Dateneingabeklemmen D sämtlicher Speicherzellen MCi,j zugeführt.

Jeder der Speicherzellen MCi,j können die Daten an der betreffenden Dateneingangsklemme D nur dann eingegeben werden, wenn die Ausgangssignale der beiden zugehörigen Schreibfreigabegatter WY und WX den logischen Wert 1 haben. Anderenfalls wird das Eingeben von Daten gesperrt, so daß der Zustand der Speicherzelle unverändert bleibt. Hat z.B. DHl den logischen Wert 1, während DLl ebenfalls den logischen Wert 1 hat, kann das laufende 4-Bit-Datensignal DV der Speicherzelle MCl,1 eingegeben werden.

Der Adressenzähler 11 dient zum Zählen der Eingabesignale CPSR. Die beiden niedrigstwertigen Bits Al und A2 werden bei jeder Zuführung des Eingabesignals CPSR nacheinander auf 0;0 bzw. l;0 bzw. 0;l bzw. 1;1 aktualisiert, und dieser Aktualisierungszyklus wird wiederholt.

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Die Bitinhalte 0;0 bzw» l;0 bzw, 0;l bzw» 1;1 des unteren Adressendecodiererteils 14 entsprechen den logischen Werten 1 der Spaltentreibersignale DL;, DL2, DL3 und DL4»

Die höherwertigen Bits A3 bis A6 werden jeweils um 1 vergrößert, wenn die Aktualisierung der niederwertigeren Bits wiederholt wird, so daß das Spaltentreibersignal DHl mit dem logischen Wert 1 erzeugt wird, wenn die höherwertigen Bits A3, A4, A5 und A6 sämtlich den logischen Wert 0 haben, während das Spaltentreibersignal DH16 auf den logischen Wert 1 gebracht ist, wenn für die Bits A3, A4, A5 und A6 in jedem Fall die logische 1 gilt» Auf diese Weise wird jedesmal beim Zuführen des Eingabesignals CPSR das 4-Bit-Datensignal DV nacheinander den Speicherzellen MCl,1 bzw. MCl,3 bzw. MCl,4 bzw» MC2,1 usw. bis MC16,1 bzw. MC16,2 bzw. MC16,3 und schließlich MC16,4 eingegeben.

Die Datenausgabeklemmen Q der Speicherzellen MCi,j sind an die Dateneingabeklemmen D der das Verriegelungsregister bildenden Kippglieder LRi,j angeschlossen. Ferner ist es möglich, den Taktsignalklemmen CP sämtlicher Kippglieder das Verriegelungssignal CPLR zuzuführen, wodurch der Inhalt der einzelnen Speicherzellen gleichzeitig dem Verriegelungsregister (LRl,1 bis LR16,4) in Abhängigkeit von der Zuführung dieses Verriegelungssignals zugeführt wird.

Das an der Datenausgangsklemme Q des Kippgliedes LRl,1 des Verriegelungsregisters erscheinende Signal liefert das Helligkeits-Befehls- oder -Steuersignal DYl mit 4 Bits. Entsprechend werden durch die weiteren Kippglieder bis einschließlich des Kippgliedes LR16,4 die 64 Helligkeitssteuersignale DYl, DY2 usw. bis DY64 erzeugt.

In Fig. 4 bezeichnet TP ein Zeitsteuersignal, mit dem das Schreibsignal CPSR synchronisiert ist und das dazu dient, den Zeitpunkt zu bestimmen, in dem das Spaltentreibersignal

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DL und das Zeilentreibersignal DH durch den unteren Adressendeeodierei· 14 bzw. den oberen Adressendecodierer 15 erzeugt werden sollen; gleichzeitig wird hierdurch die Impulsbreite dieser Treibersignale bestimmt.

Gemäß der anhand von Fig. 4 gegebenen Beschreibung werden die Daten den einzelnen 4-Bit-Speicherzellen einzeln nacheinander eingegeben. Sobald dies geschehen ist, werden die gespeicherten Daten mit Hilfe des Verriegelungssignals CPLR gleichzeitig dem Verriegelungsregister CLRl,1 bis LR 16,4) zugeführt.

Fig. 5 zeigt als Blockschaltbild eine weitere Ausführungsform eines erfindungsgemäßen Zeilenspeichers, die sich von derjenigen nach Fig. 4 dadurch unterscheidet, daß ein Demultiplexer 16 vorhanden ist und daß die Speicherzelle HCi,j nur eine Schreibfreigabeklemme W aufweist.

Dem Demultiplexer 16 werden die Zeilentreibersignale DLl bis DL4 und das 4-Bit-Datensignal DV zugeführt, so daß entsprechende 4-Bit-Datensignale DDl bis DD4 für die Zeile erzeugt werden, die einem der Treibersignale DLl bis DL4 entspricht. Hat z.B. das Zeilentreibersignal DLl den logischen Wert 1, wird das Datensignal DV für eine Datensignalleitung DDl erzeugt, während alle übrigen Datensignalleitungen DD2 bis DD4 unbenutzt bleiben bzw. sich im zurückgesetzten Zustand befinden.

Hat das Zeilentreibersignal DL2 den logischen Wert 1, wird das Datensignal DV entsprechend der zugehörigen Datensignalleitung DD2 zugeführt, während sich alle übrigen Datensignalleitungen DDl, DD3 und DD4 im zurückgesetzten Zustand befinden.

Den Speicherzellen MCi,j (i = 1 bis 16, j = 1 bis 4) werden die Daten eingegeben, die in dem Zeitpunkt verfügbar sind,

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in welchem die Datensignalleitung DDj durch das Spaltentreibersignal DHi mit dem logischen Wert 1 gewählt wirdo

Da die Datensignalleitungen DDl bis DD4 nacheinander im Verlauf sich wiederholender Zyklen gewählt werden, werden die Datensignale den'Speicherzellen MCl,1, MCl,2 usw. bis MC16,3 und dann der Speicherzelle MC16_S4 auf ähnliche Weise eingegeben, wie es bezüglich e'er Anordnung nach Fig. 4 beschrieben wurde. Die auf diese Weise den Speicherzellen eingegebenen Daten werden in Abhängigkeit von dem Eingangsverriegelungssignal CPLR sämtlich gleichzeitig den Verriegelungskippgliedern LRl,1 bis LR16,4 eingegeben.

An den Datenausgabeklemmen Q der Kippglieder LRl,1 bis LR16,4 erscheinen 64 Helligkeitsregelsignale DYl bis DY64 mit je 4 Bits.

Fig. 6 zeigt weitere Einzelheiten einer typischen Schaltung der Speicherzelle MCl,1 und des Kippgliedes LRl,1 des Zeilenspeichers nach Fig. 5.

Gemäß Fig. 6 setzt sich die Speicii*. x^zelle l-lC'. ,1 aus bit-Speicherzellen MCl,11 bis MCl,14 zusammen, die den Bitleitungen DDIl bis DD14 entsprechen.

Auf ähnliche Weise setzt sich das Kippglied LRl,1 aus Kippgliedern LRl,11 bis LRl,14 zusammen, die den Speicherzellen MCl,11 bis MCl,14 entsprechen.

Nimmt das Zeilentreibersignal DLl den logischen Wert 1 an, erscheint das Datensignal DV in den Bitleitungen DDIl bis DD14, und es wird in den Speicherzellen MCl,11 bis MCl,14 gespeichert, wenn das Spaltentreibersignal DHl den logischen Wert 1 hat.

Der Inhalt der einzelnen Speicherzellen MCl,11 bis MCl,14 wird durch das Verriegelungssignal CPLR in die entsprechen-

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den Kippglieder.LRl,11 bis LRl,14 überführt, so daß an den zugehörigen Ausgangsklemmen Q das 4-Bit-Helligkeitsregelsignal DYl erscheint.

Im folgenden wird der Energieverbrauch einer Vorrichtung mit der Schaltung nach Fig. 3 mit dem Energieverbrauch eines Schieberegisters bekannter Art verglichen.

Der Energieverbrauch P einer Speicheranordnung, bei der das bekannte Schieberegister verwendet wird, läßt sich wie folgt ausdrücken:

P - EFN/H = Eln²/H (1)

Hierin bezeichnet

E die für eine einmalige Betätigung eines einzelnen

Kippgliedes benötigte Energie,
H die Abtastperiode von 63,5 Mikrosekunden für eine

einzelne Zeile,
F die Anzahl der während einer einzigen Abtastperiode

(IH) = η durchgeführten Eingabevorgänge und N die Bitzahl von Kippgliedern, die bei einem einzelnen Eingabevorgang in Tätigkeit treten.

Bei der erfindungsgemäßen Vorrichtung nach Fig. 3 kann man den Adressenzähler 11 so ausbilden, daß er nur ein Fassungsvermögen von 9 Bits hat, wenn η = 340 (allgemein gesprochen, benötigt man log„ η Bits). Zwar wird das erste Bit-Kippglied CNl während einer einzelnen Abtastperiode IH insgesamt n-mal betätigt, doch wird das Kippglied CN2 für das zweite Bit insgesamt n/2-mal betätigt, das Kippglied CN3 für das dritte Bit wird insgesamt n/4-mal betätigt usw., und schließlich wird das Kippglied CN9 für das letzte Bit nur zweimal betätigt. Somit wird der Energieverbrauch P_CN des Adressenzählers 11 durch die nachstehende Gleichung ausgedrückt:

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P_CN = E (η +1+1+ ... +2)/H~ 2En/H (2)

Der Adressendecodierer 12 setzt sich aus logischen Gattern zusammen, bei denen die Anzahl der Ausgänge durch den Ausdruck 2 \fl '. η gegeben ist, wobei sich während der Periode IH jedes Ausgangssignal η-mal ändert. Somit kann man den Energieverbrauch P_ßC des Adressendecodierers v/ie folgt ausdrücken:

P_DC = 2En vT7n/H (3)

Bei dem Speicherzellenteil 13 werden bei einem einzigen Eingabevorgang nur 1 Bits gehandhabt. Somit läßt sich der Energieverbrauch P.,_c des Speicherzellenteils 13 wie folgt ausdrücken:

P_HC = Eln/H (4)

In dem Verriegelungsregister 20 kommen sämtliche Bits in der Anzahl l.n während der Periode IH einmal zur Wirkung, und daher läßt sich der Energieverbrauch dieses Registers wie folgt ausdrücken:

P_LR = Eln/H (5)

Es sei bemerkt, daß der Energieverbrauch des bekannten Schieberegisters erheblich höher ist als derjenige des Verriegelungsregisters 20j ohne daß es erforderlich wäre, hierfür einen mathematischen Ausdruck anzugeben«

Somit läßt sich der gesamte Energieverbrauch P des Zeilenspeichers nach Fig» 3 wie folgt ausdrücken:

^P - ^PCN ^{+ P}DC ^{+ P}MC ^{+ P}LR ^{= 2En(3}

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Vergleicht man den Energieverbrauch des erfindungsgemäßen Zeilenspeichers entsprechend der Gleichung (6) mit dem Ener gieverbrauch P des bekannten Schieberegisters nach der Gleichung (1) unter der Annahme, das 1=4 und daß η = 340, erhält man die nachstehende Gleichung:

O _ 3 En(3 + VJ.»ll/qj _ ^iVO T VX. H J _ J. / rj \

E.l.n²/H ^lU

Somit ermöglicht es der erfindungsgemäße Aufbau des Zeilenspeichers, den Energieverbrauch um einen Faktor in der Größenordnung von 10 oder mehr im Vergleich zu dem bekannten Schieberegister zu verringern.

♦ n/H) _ 2(3 + vTTn) 1

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Claims

Pat e_n t a n_s g r ü c_h e

1. Serien-Parallel-Signalumsetzer zum Speichern eines seriell eingegebenen digitalen Eingangssignals in einer vorbestimmten Anzahl von Elementen und zum gleichzeitigen Ausgeben der gespeicherten Daten als paralleles digitales Ausgangssignal, gekennzeichnet durch einen Adressenzähler (11) zum Zählen von Zeitsteuerimpulsen für die Steuerung der Eingabevorgänge bezüglich des seriellen digitalen Signals derart, daß Adressensignale (Al bis A9) erzeugt werden, sowie einen Speicher (13) mit mehreren Speicherzellen, die sich durch die Adressensignale bezeichnen lassen, wobei das digitale Signal nacheinander nur den Speicherzellen eingegeben wird, deren Adressen durch die Adressensignale bezeichnet sind, während der Ausgabevorgang so durchgeführt wird, daß der in sämtlichen Speicherzellen gespeicherte Inhalt gleichzeitig parallel ausgegeben wird.

2. Serien-Parallel-Signalumsetzer nach Anspruch 1, dadurch gekennzeichnet, daß sich der Speicher (13) aus eine

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matrixährxliche , .ό: -i: .ung bildenden Speicherzellen zusammeuotzt, daß ein o: *. ■ r Adressendecodierer (15) zum Decodieren der durch den Adressenzähler (11) erzeugten höherwertigen Adressenbits vorhanden ist, daß ein unterer Adressenzähler (14) zum Decodieren der durch den Adressenzähler erzeugten niederwertigeren Adressenbits vorhanden ist und daß die Wahl der Speicherzelle, bei der ein Eingabevorgang durchgeführt werden soll, in Abhängigkeit sowohl von dem oberen als auch von dem unteren Adressenzähler bewirkt wird.

3. Serien-Parallel-Signalumsetzer nach Anspruch 2, dadurch gekennzeichnet, daß jede Speicherzelle (MCl,1 bis MC16,4) eine erste Schreibfreigabe-Gatterklemme (WYQ) aufweist, der das Ausgangssignal des oberen Adressenzählers (15) zugeführt wird, ferner eine zweite Schreibfreigabe-Gatterklemme (WX), der das Ausgangssignal des unteren Adressendecodierers (14) zugeführt wird, eine Dateneingabeklemme, der die zu speichernden Daten eingegeben werden, sowie eine Datenausgabeklemme, wobei Daten, die der Dateneingabeklemme zugeführt werden, der Speicherzelle eingegeben werden können, wenn ein Schreibfreigabesignal sowohl der ersten als auch der zweiten Schreibfreigabe-Gatterklemme zugeführt wird.

4. Serien-Parallel-Signalumsetzer nach Anspruch 1, dadurch gekennzeichnet, daß zu dem Speicher (13) mehrere eine X-Y-Matrixanordnung bildende Speicherzellen gehören, daß ein oberer Adressendecodierer (15) zum Decodieren der durch den Adressenzähler (11) erzeugten höherwertigen Adressenbits zum Wählen jeweils einer Y-Leitung vorhanden ist, ferner ein unterer Adressenzähler (14) zum Decodieren von durch den Adressenzähler erzeugten niederwertigeren Adressenbits sowie ein Demultiplexer (16) zum Bestimmen der X-Leitung, der das serielle digitale Signal in Abhängigkeit vom Ausgangssignal des unteren Adressen-

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decodierers zugeführt werden soll, wobei die Wahl der Speicherzelle, bei der der Eingabevorgang durchgeführt werden soll, in Abhängigkeit von den Ausgangssignalen des oberen Adressendecodierers und des Demultiplexers durchgeführt wird und wobei das Ausgangssignal des Demultiplexers das in dem betreffenden Zeitpunkt einzugebende digitale Signal liefert»

ο Serien-Parallel-Signalums tzer nach Anspruch 4, dadurch gekennzeichnet, daß jede Speicherzelle eine Schreibfreigabe -Gatterklemme (W) aufweist, der das Ausgangssignal des oberen Adressendecodierers (15) zugeführt wird, ferner eine Dateneingabeklemme (D), der das Ausgangssignal des Demultiplexers (16) zugeführt wird, sowie eine Datenausgabeklemme (Q) ο

6„ Serien-Parallel-Signalumsetzer nach Anspruch 5, dadurch gekennzeichnet j daß Datenausgabeklemmen (Q) der einzelnen Speicherzellen an Dateneingabeklemmen (D) von Kippgliedern (LRl,1 bis LR16,4) angeschlossen sind, die den Speicherzellen entsprechen und ein Verriegelungsregister bilden, und daß der Inhalt sämtlicher Speicherzellen in Abhängigkeit von einem Verriegelungssignal gleichzeitig den entsprechenden Kippgliedern zugeführt wird, wobei das parallel ausgegebene digitale Signal von den Ausgangsklemmen (Q) der Kippglieder abgegeben wirdo

7. Zeilenspeicher zum Umsetzen eines seriellen digitalen Videosignals, das seriell einer vorbestimmten Anzahl von Speicherlementen eingegeben wird, in ein Helligkeits-Befehlssignal, das einer einzigen Abtastzeile einer Darstellungseinrichtung entspricht, gekennzeichnet durch einen Adressenzähler zum Zählen von Eingabezeitsteuer-Impulssignalen, die mit dem seriellen digitalen Videosignal synchronisiert sind, sowie einen Speicher mit mehreren Speicherzellen, die sich mit Hilfe des

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Adressenzählers bezeichnen lassen, sowie Kippglieder, die den Speicherzellen entsprechen und ein-Verriegelungsregister bilden, wobei die Eingabe des digitalen Videosignals sequentiell nur bei den Speicherzellen erfolgt, deren Adressen durch den Adressenzähler bezeichnet sind, während nach dem Abschluß des Eingabevorgangs bei allen Speicherzellen der in allen Speicherzellen gespeicherte Inhalt gleichzeitig entsprechenden Kippgliedern zugeführt wird, deren Ausgangssignale das genannte Helligkeitsbefehlssignal bilden.

8. Zeilenspeicher nach Anspruch 7, gekennzeichnet durch einen oberen Adressendecodierer zum Decodieren der höherwertigen Adressenbits des Adressenzählers sowie einen unteren Adressendecodierer zum Decodieren der niederwertigeren Adressenbits des Adressenzählers, wobei die.Wahl der Speicherzelle, bei der der Eingabevorgang durchgeführt werden soll, in Abhängigkeit von den Ausgangssignalen des oberen und des unteren Adressenzählers erfolgt, damit das laufende digitale Videosignal der in dem betreffenden Zeitpunkt gewählten Speicherzelle zugeführt wird.

9. Zeilenspeicher nach Anspruch 7, gekennzeichnet durch einen oberen Adressendecodierer zum Decodieren der höherwertigen Adressenbits des Adressenzählers, um hierdurch eine der Y-Leitungen zu wählen, einen unteren Adressendecodierer zum Decodieren der niederwertigeren Adressenbits des Adressenzählers sowie einen Demultiplexer zum Bestimmen der X-Leitung der Matrixanordnung, der das digitale Videosignal in Abhängigkeit vom Ausgangssignal des unteren Adressendecodierers zugeführt werden soll, so daß die Wahl der in der X-Y-Matrix angeordneten Speicherzelle in Abhängigkeit von den Ausgangssignalen des oberen Adressendecodierers und des Demultiplexers erfolgt, um das digitale Videosignal der der gewählten Speicherzelle entsprechenden X-Leitung zuzuführen.

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