DE3049666C2 - Zeilenspeicher - Google Patents

Description

Die Erfindung bezieht sich auf einen Zeilenspeicher zum Umsetzen eines seriellen digitalen Videosignals, das seriell einer vorbestimmten Anzahl von Speicherelementen eingegeben wird, in ein Helligkeits-Befehlssignal, das einer einzigen Abtastzeile einer Darstellungseinrichtung entspricht.

Zeilenspeicher und Sichtgeräte sind aus den U.S.-PSn 577, 36 27 924, 38 86403 sowie den DE-OSn 10933, 28 43 706. 28 06 227 bekannt.

Bei den bekannten Sichtgeräten dient ein Zeilenspeiche!· zur Speicherung jeweils einer darzustellenden Datenzeile. Für einen solchen Zeilenspeicher benötigt man einen Serien-Parallel-Umsetzer, der dazu dient, ein ihm seriell zugeführtes digitales Eingangssignal als Ganzes in ein entsprechendes digitales Ausgangssignal zu verwandein, das in paralleler Ausführungsform ausgegeben wird.

Als Serien-Parallel-Umsetzer läßt sich bekanntermaßen ein Schieberegister verwenden, in dem ein seriell eingegebenes digitales Signal durch wiederholtes Verschieben des Eingangssignals gespeichert wird. Sobald in dem Schieberegister ein digitales Signal vorbestimmter Länge gespeichert ist, wird jeweils der gesamte gespeicherte Inhalt in einem Zeitpunkt in einen Zwischenspeicher überführt, dessen Bitstellen denen des Schieberegisters entsprechen. Der dem Zwischenspeicher eingegebene Inhalt bildet somit ein parallel auszugebendes digitales Signal, das aus dem seriell eingegebenen digitalen Signal abgeleitet worden ist.

Das Schieberegister und der Zwischenspeicher werden gewöhnlich als CMOS-IC, d. h. als komplementärer integrierter Metalloxid-Halbleiterschaltkreis, ausgebildet, da der Stromverbrauch bei solchen Schaltkreisen relativ gering ist. Tatsächlich ist der Stromverbrauch eines CMOS-IC außerordentlich gering, solange keine Schaltvorgänge durchgeführt werden. Andererseits verbrauchen CMOS-ICs natürlich eine gewisse Menge an elektrischer Energie, sobald sich ein Schaltvorgang abspielt. Bei dem Schieberegister, bei dem die Signale oder Daten nacheinander verschoben werden, muß der Schaltvorgang natürlich mit einer relativ hohen Frequnz durchgeführt werden. Wenn ein aus CMOS-ICs aufgebautes Schieberegister eine große Speicherkapazität erhalten soll, können sich aus dem Energieverbrauch Schwierigkeiten ergeben.

Beispielsweise kann man ein Flüssigkristall-Sichtgerät mit kleinen Abmessungen herstellen, bei dem der Stromverbrauch weniger als nur einige Milliwatt beträgt, wenn man CMOS-ICs verwendet, denn der Flüssigkristall selbst verbraucht kaum elektrische Energie. Bei einem Sichtgerät mit einer großen Zahl von Bildelementen, z. B. einem Bildschirm für ein Fernsehbild, nimmt der Stromverbrauch des Schieberegisterteils der Schaltung einen erheblichen Wert an. Selbst wenn eine Flüssigkristallfläche verwendet wird, überschreitet der Energiebedarf des gesamten Sichtgeräts häufig mehrere Watt, woraus sich Schwierigkeiten ergeben können.

Der im Patentanspruch 1 beschriebenen Erfindung liegt daher die Aufgabe zugrunde, einen Zwischenspeicher mit erheblich vermindertem Energiebedarfzu schaffen.

Da bei dem erfindungsgemäßen Zeilenspeicher die Dateneingabe jeweils nur bei einer durch ein Adressensignal angewählten Speicherzelle erfolgen kann, während sich alle übrigen Speicherzellen im Ruhezustand befinden, läßt sich der Energiebedarf des erfindungsgemäßen Zeilenspeichers erheblich vermindern. Das Adressensignal zum Bezeichnen der Speicherzelle, bei der die Eingabe der Daten erfolgen soll, wird dadurch erzeugt, daß die Taktimpulse für den Eingabevorgang gezählt werden.

Bevorzugte Weiterbildungen und Ausgestaltungen des erfindungsgemäßen Zeilenspeichers sind Gegenstand der Patentansprüche 2 und 3.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher er-

h-i läutert. Es zeigen:

Fig. 1 das Blockschaltbild eines bekannten Sichtgeräts der Matrixbauart, bei dem die Erfindung anwendbar ist.

Fig. 2 im Diagramm Signalverläufe zur Veranschaulichung der Wilcrungsweise bestimmter Teile der Schaltung nach Fig. 1,

Fig. 3 das Blockschaltbild einer Ausführungsform eines erfindungsgemäßen Zeilenspeichers,

Fig. 4 in einem Blockschaltbild weitere Einzelheiten des Zeilenspeichers nach Fig. 3,

Fig. 5 in einem Blockschaltbild Einzelheiten einer weiteren Ausfuhrungsform eines erfindungsgemäßen Zeilenspeichers und

Fig. 6 in einem Blockschaltbild weitere Einzelheiten eines Teils der Anordnung nach Fig. 5.

Zunächst wird im folgenden anhand von Fig. 1 und 2 ein Sichtgerät der Matrixbauart beschrieben, bei dem sich die Erfindung anwenden läßt.

Gemäß Fig. 1 gehören zu dem Sichtgerät der Matrixbauart ein Taktgeber 1, ein Analog-Digital-Wandler 2, ein Zeilenspeicher 3 mit einem Serien-Parallel-Umsetzer, eine Reihenelektroden-Treiberschaltung 4, eine Spaltenelektroden-Treiberschaltung 5 und ein Bildschirm 6.

Der Eingangsklemme des Sichtgeräts kann ein Videosignal V von einen· Fernsehempfänger, einem Videobandaufnahmegerät, einer Fernsehkamera o. dgl. (nicht dargestellt) zugeführt werden. Der Taktgeber I dient dazu, aus dem Videosignal V ein Synchronsignal zu gewinnen und Steuersignale zu erzeugen, die für den Betrieb der verschiedenen genannten Teile der Schaltung nach Fig. 1 auf der Basis des Synchronsignals benötigt werden. Zu den Steuersignalen gehören ein Eingabesignal CPSR und ein Verriegelungssignal CPLR, die dsm Zeilenspeicher 3 zugeführt werden und deren Verlauf aus Fig. 2 ersichtlich ist.

Das Videosignal V wird ferner dem Analog-Digital-Wandler 2 zugeführt und mit einer vorbestimmten Frequenz von z.B. 8MHz abgefragt, um in ein digitales Videodatensignal DV mit gewöhnlich 4 bis 8 Bits umgewandelt zu werden. Das so gewonnene digitale Videodatensignal DV wird dem Zeilenspeicher 3 zugeführt, in dem Daten bzw. Informationen aus dem Videosignal V, die einer einzigen abgetasteten Zeile entsprechen, gespeichert werden. Hierbei sei angenommen, daß in Fig. 2 eine Periode einer einzelnen abzutastenden Zeile bei der Abtastfrequenz von 8 MHz eine Länge von 63,5 Mikrosekunden hat; eine solche Periode ist in Fig. 2 mit 1 H bezeichnet. Wird die Analog-Digital-Umsetzung mit der genannten Abtastfrequenz von 8 MHz durchgeführt, spielen sich während der Zeitspanne 1 H insgesamt 508 Abtastvorgänge ab. Mit Ausnahme der Horizontalaustastlücke enthalten somit die darzustellenden Informationen für jede Periode von I H jeweils η Wörter, wobei η gleich 340 ist.

Der Zeilenspeicher 3 hat eine Bitspeicherkapazität entsprechend η χ 1; ihm wird das digitale Videodatensignal DVsynchron mit dem Eingabesignal CPSR nach Fig. 2 eingegeben. Die dem Zeilenspeicher 3 entsprechend einer einzigen abgetasteten Zeile eingegebenen Informationen werden während der nächsten Periode 1 H synchron mit dem Verriegelungssignal CPLR ausgegeben; sie bilden Bildhelligkeitsregelsignale DY\, DYj usw. DYn, wobei jedes dieser Signale / Bits enthält, die dem Spaltenelektrodentreiber 5 zugeführt werden.

Die Spaltenelektroden-Treiberschaltung 5 gewinnt aus dem Eingangssignal DYj mit / Bits ein Signal zum Betätigen einer zugehörigen Spaltenelektrode Yj (J- 1 bis n) der Darstellungseinrichtung 6 zum Regeln der Helligkeit eines durch die Einrichtung f erzeugten Bildes.

Die Zeilenelektroden-Treiberschaltung 4 entnimmt dem Ausgangssignal des Taktgebers 1 die Signale, die nach Bedarf Zeilenelektroden A7{/= 1 bis m) dem Sichtgerät 6 zugeführt werden, so daß jeweils die gewählte Zeilenelektrode elektrisch betätigt wird, während die übrigen Zeiienelektroden im abgeschalteten Zustand verbleiben. Die Wahl der Zeilenelektrode wird bei jeder Periode 1H geändert, so daß die gesamte Darstellungseinrichtung 6 überstrichen wird.

Fig. 3 zeigt in einem Blockschaltbild eine Ausfuhrungsform der Erfindung in ihrer Anwendung bei einem

ίο Zeilenspeicher der vorstehend behandelten Art.

Gemäß Fig. 3 setzt sich der Zeilenspeicher aus einem Serien-Parallel-Umsetzer 10 und einem Verriegelungsregister 20 zusammen.

Zum dem Serien-Parallel-Umsetzer 10 gehören ein Adressenzähler 11, ein Adressendecodierer 12 mit einem unteren Adressendecodiererteil 14 und einem oberen Adressendecodiererteil 15 sowie ein Speicherzellenteil 13.

Der Adressendecodierer 12 und der Speicherzellen teil 13 sind als Halbleiterspeicher mit Direktzugriff ausgebildet.

Das Eingabesignal CPSR wird den Eingängen des Adressenzählers 11 in Form von 9 Bits CN\ bis CN9 zugeführt, woraufhin der Adressenzähler Adressensignale Al bis A9 erzeugt, von denen jedes 9 Bits enthält. Die Anzahl der für den Adressenzähler 11 benötigten Bits ist allgemein durch den Ausdruck log₂ η gegeben. Bei dem hier beschriebenen Ausfuhrungsbeispiel werden für den Adressenzähler 119 Bits unter der Annahme benötigt, daß, wie erwähnt, η gleich 340 ist.

Der Speicherzellenteil 13 enthält einzelne Speicherzellen, die eine (/ χ n)-Matrix mit der erwähnten Speicherkapazität bilden. Um den verschiedenen Speicherzellen Informationen einzugeben, kann man entsprechende Kom-

binationen von Spaltentreibersignalen DD verwenden,

deren Anzahl dem Ausdruck \fT~n entspricht, wobei die

gleiche Anzahl von Signalen bei den Zeilentreibersignalen DH verwendet wird.

Um die vorstehend beschriebenen Treibersignale zu erhalten, werden dem oberen Adressendecodiererteil IS des Adressendecodierers 12 die höherwertigen bzw. oberen Adressensignale A 4 bis A 9 zugeführt, die decodiert werden, um die Spaltentreibersignale zu erzeugen, deren

Anzahl durch den Ausdruck [//· η gegeben ist, während

dem unteren Adressendecodiererteil 14 des Adressendecodierers 12 die niederwertigeren bzw. unteren Adressensignale A\ bis Λ3 zugeführt werden, um die Zeilentreibersignale DD zu gewinnen.

Die Ausgangssignale des Speicherzellenteils 13 mit einer Speicherkapazität von / · η Bits werden dem Verriegelungsregister 20 zugeführt, das für die gleiche Bitzahl vorgesehen ist. Das Verriegelungssignal CPLR wird bei dem Verriegelungsregister 20 als Taktsignal verwendet. Die Ausgangssignale des Verriegelungsregisters 20 bilden die Helligkeits-Steuersignale DY\ bis DYn, wobei jedes Signal DYj, wie erwähnt, / Bits enthält.

Fig. 4 zeigt als Ausführungsbeispiel weitere Einzelheiten eines Teils des Zeilenspeichers nach Fig. 3. Um das Verständnis der Erfindung zu erleichtern, sei angenomme.:, daß 1=4 und η = 64 ist. Somit setzt sich jedes Adressensignal aus6 Bits A\ bis^46 (2⁶ = 64)zusammen, von denen die vier höchstwertigen Bits A 3 bis A 6 den Eingängen des oberen Adressendecodiererteils 15 zugeführt werden, der dann die Eingangsadressenbitsignale decodiert, um eines der 16 Spaltentreibersignale DH1 bis DH16 auf den logischen Wert 1 einzustellen, während die

übrigen Spaltentreibersignale auf den logischen Wert 0 eingestellt werden.

Die beiden niedrigstwertigen Bits A1 und A 2 des Adressensignals werden dem unteren Adressendecodiererteil 14 zugeführt, der dann eines der vier Zeilentreibersignale DLl bis DL4aufden logischen Wert 1 einstellt, während alle übrigen Zeilentreibersignale auf den logischen Wert 0 eingestellt werden.

An jedem der Schnittpunkte zwischen den Spaltentreibersignalen DHi (i = l bis 16) und den Zeilentreibersignalen DDj (J= 1 bis 4) sind eine 4-Bit-Speicherzelle MCiJ und ein Verriegelungskippglied LRiJ vorhanden, dem 4 Bits des Verriegeiungsregisiers 20 zugewissen sind.

Das Spaltentreibersignal DWl wird den Schreibfreigabegattern WY der Speicherzellen MCI,1 bzw. MC^-1,2 bzw. MC 1,3 bzw. MC 1,4 zugeführt, während das Zeilentreibersignal DL\ den Schreibfreigabegattern WX der Speicherzellen MCI, 1 bzw. MC2,1 usw. bis MC 16,1 zugeführt wird.

Das vier Bits enthaltende Datensignal DV wird den Dateneingabeklemmen D sämtlicher Speicherzellen MCiJ zugeführt.

Jeder der Speicherzellen MCiJ können die Daten an der betreffenden Dateneingangsklemme D nur dann eingegeben werden, wenn die Ausgangssignale der beiden zugehörigen Schreibfreigabegatter WY und W'A'den logischen Wert 1 haben. Anderenfalls wird das Eingeben von Daten gesperrt, so daß der Zustand der Speicherzelle unverändert bleibt. Hat z.B. DWl den logischen Wert 1, während DL\ ebenfalls den logischen Wert 1 hat, kann das laufende 4-Bit-Datensignal DV der Speicherzelle MC 1,1 eingegeben werden.

Der Adressenzähler 11 dient zum Zählen der Eingabesignale CPSR. Die beiden niedrigstwertigen Bits A1 und A2 werden bei jeder Zuführung des Eingabesignals CPSR nacheinander auf 0; 0 bzw. 1 ; 0 bzw. 0; 1 bzw. 1; 1 aktualisiert, und dieser Aktualisierungszyklus wird wiederholt.

Die Bitinhalte 0;0 bzw. 1 ;0 bzw. 0; 1 bzw. 1; 1 des unteren Adressendecodiererteüs 14 entsprechen den logischen Werten 1 der Spaltentreibersignale DL;. DL2, DLh und DiA

Die höherwertigen Bits A 3 bis A 6 werden jeweils um 1 vergrößert, wenn die Aktualisierung der niederwertigeren Bits wiederholt wird, so daß das Spaltentreibersignal DWl mit dem logischen Wert 1 erzeugt wird, wenn die höherwertigen Bits /13, A4, AS und A6 sämtlich den logischen Wert 0 haben, während das Spaltentreibersignal DW16 auf den logischen Wert 1 gebracht ist, wenn für die Bits A 3, A 4, A 5 und A 6 in jedem Fall die logische 1 gilt. Auf diese Weise wird jedesmal beim Zuführen des Eingabesignals CPSR das 4-Bit-Datensignal DV nacheinander den Speicherzellen AiCl,l bzw. MCl,3 bzw. MC 1,4 bzw. MC2,1 usw. bis MC 16,1 bzw. MC 16,2 bzw. MC 16,3 und schließlich MC 16,4 eingegeben.

Die Datenausgabeklemmen Q der Speicherzellen MCiJ sind an die Dateneingabeklemmen D der das Verriegelungsregister 20 bildenden Kippglieder LRiJ angeschlossen. Ferner ist es möglich, den Taktsignalklemmen CP sämtlicher Kippglieder das Verriegelungssignal CPLR zuzuführen, wodurch der Inhalt der einzelnen -Speicherzellen gleichzeitig dem Verriegelungsregister (LA 1,1 bis LR16,4) in Abhängigkeit von der Zuführung dieses Verriegelungssignals zugeführt wird.

Das an der Datenausgangsklemme Q des Kippgliedes LRi,\ des Verriegelungsregisters erscheinende Signal liefert das Helligkeits-Befehls- oder -Steuersignal DYX mit 4 Bits. Entsprechend werden durch die weiteren Kippglieder bis einschließlich des Kippgliedes L/? 16,4 die 64 Helligkeitssteuersignale D Y1, D Y2 usw. bis D Y64 erzeugt.

In Fig. 4 bezeichnet TP ein Zeitsteuersignal, mit dem das Schreibsignal CPSR synchronisiert ist und das dazu dient, den Zeitpunkt zu bestimmen, in dem das Spaltentreibersignal DL und das Zeilentreibersignal DH durch den unteren Adressendecodierer 14 bzw. den oberen Adressendecodierer 15 erzeugt werden sollen; gleichzeitig wird hierdurch die Impulsbreite dieser Treibersignale bestimmt.

Gemäß der anhand von Fig. 4 gegebenen Beschreibung werden die Daten den einzelnen 4-Bit-Speicherzel-

len einzeln nacheinander eingegeben. Sobald dies geschehen ist, werden die gespeicherten Daten mit Hilfe des Verriegelungssignals CPLR gleichzeitig dem Verriegelungsregister (LA 1,1 bis LR 16,4) zugeführt.

Fig. 5 zeigt als Blockschaltbild eine weitere Ausfüh-

rungsform eines erfindungsgemäßen Zeilenspeichers, die sich von derjenigen nach Fig. 4 dadurch unterscheidet, daß ein Demultiplexer 16 vorhanden ist und daß die Speicherzelle MCiJ nur eine Schreibfreigabeklemme W aufweist.

Dem Demultiplexer 16 werden die Zeilentreibersignale DL1 bis DL4 und das 4-Bit-Datensignal DI⁷ zugeführt, so daß entsprechende 4-Bit-Datensignale DDI bis DD4 für die Zeile erzeugt werden, die einem der Treibersignale DLl bis DL4 entspricht. Hat z. B. das Zeilentreibersignal

DLl den logischen Wert 1, wird das Datensignal DV für eine Datensignalleitung DD1 erzeugt, während alle übrigen Datensignalleitungen DD 2 bis DD4 unbenutzt bleiben bzw. sich im zurückgesetzten Zustand befinden. Hat das Zeilentreibersignal DL2 den logischen Wert 1,

wird das Datensignal D V entsprechend der zugehörigen Datensignalleitung DD 2 zugeführt, während sich alle

' übrigen Datensignalleitungen DDl, DD 3 und DD 4 im zurückgesetzten Zustand befinden.

Den Speicherzellen MCiJ (i=\ bis 16, J=I bis 4)

werden die Daten eingegeben, die in dem Zeitpunkt verfüebar sind, in welchem die Datensignalleitung DDj durch das Spaltentreibersignal DW/ mit dem logischen Wert 1 gewählt wird.

Da die Datensignalleitungen DDl bis DD4 nachein-

ander im Verlauf sich wiederholender Zyklen gewählt werden, werden die Datensignale den Speicherzellen MCl, 1, MC 1,2 usw. bis MC 16,3 und dann der Speicherzelle MC 16,4 auf ähnliche Weise eingegeben, wie es bezüglich der Anordnung nach Fig. 4 beschrieben wur-

de Die auf diese Weise den Speicherzellen eingegebenen Daten werden in Abhängigkeit von dem Eingangsverriegeiungssigtial CFLR sämtlich gleichzeitig den Verriegelungskippgliedern LR1,1 bis LA 16,4 emge-

An den Datenausgabeklemmen Q der Kippglieder LA 1,1 bis LR 16,4 erscheinen 64 Helligkeitsregelsignale Dyi'bis£>y64mitje4Bits.

F i g 6 zeigt weitere Einzelheiten einer typischen Schaltung der Speicherzelle MCl, 1 und des Kippgliedes

ω LA 1 1 des Zeilenspeichers nach Fig. 5. Gemäß Fig. 6 setzt sich die Speicherzelle MCl, 1 aus Einzelbit-Speicherzellen MC 1,11 bis MC 1,14 zusammen, die den Bitleitungen DDW bis DD14 entsprechen. Auf ähnliche Weise setzt sich das Kippglied LA 1,1 aus Kippgliedern

LA 1,11 bis LA 1,14 zusammen, die den Speicherzellen MClJl bis MCl, 14 entsprechen.

Nimmt das Zeilentreibersignal ÖL1 den logischen Wert 1 an, erscheint das Datensignal D V in den Bitleitun-

gen DD11 bis DD14, und es wird in den Speicherzellen AiCl₁Il bis MCl, 14 gespeichert, wenn das Spaltentreibersignal DH \ den logischen Wert 1 hat.

Der Inhalt der einzelnen Speicherzellen A/Cl,ll bis A/Cl,14 wird durch das Verriegelungssignal CPLR in die entsprechenden Kippglieder LR 1,11 bis L/? 1,14 überführt, so daß an den zugehörigen Ausgangsklemmen Q das 4-Bit-Helligkeitsregelsignal DY\erscheint.

Im folgenden wird der Energieverbrauch eines Zeilenspeichers nach Fig. 3 mit dem Energieverbrauch eines Schieberegisters bekannter Art verglichen.

Der Energieverbrauch feiner Speicheranordnung, bei der das bekannte Schieberegister verwendet wird, läßt sich wie folgt ausdrücken:

P — CCKlIIJ — CIn²IU

+2j/Hx2En/H

Der Adressendecodierer 12 setzt sich aus logischen Gattern zusammen, bei denen die Anzahl der Ausgänge

durch den Ausdruck 2 YUn gegeben ist, wobei sich während der Periode 1 //jedes Ausgangsignal «-mal ändert. Somit kann man den Energieverbrauch P_DC des Adressendecodierers wie folgt ausdrücken:

P_DC + 2En\/Un~/H (3)

Bei dein Speicherzellenteil 13 werden bei einem einzigen Eingabevorgang nur 1 Bits gehandhabt. Somit läßt sich der Energieverbrauch P_MC des Speicherzellenteils 13 wie folgt ausdrücken:

+ Eln/H

Hierin bezeichnet
E die für eine einmalige Betätigung eines einzelnen

Kippgliedes benötigte Energie,
H die Abtastperiode von 63,5 Mikrosekunden für eine

einzelne Zeile,
F die Anzahl der während einer einzigen Abtastperiode

(1 H) = η durchgeführten Eingabevorgänge und
N die Bitzahl von Kippgliedern, die bei einem einzelnen Eingabevorgang in Tätigkeit treten.

Bei dem Zeilenspeicher nach Fig. 3 kann man den Adressenzähler 11 so ausbilden, daß er nur ein Fassungsvermögen von 9 Bits hat, wenn « = 340 (allgemein gesprochen, benötigt man log₂ « Bits). Zwar wird das erste Bit-Kippglied CN\ während einer einzelnen Abtastperiode 1 H insgesamt «-mal betätigt, doch wird das Kippglied CN2 für das zweite Bit insgesamt n/2-mal betätigt, das Kippglied C/V3 für das dritte Bit wird insgesamt /i/4-mal betätigt usw., und schließlich wird das Kippglied CN9 für das letzte Bit nur zweimal betätigt. Somit wird der Energieverbrauch P_CN des Adressenzählers 11 durch die nachstehende Gleichung ausgedrückt:

In dem Verriegelungsregister 20 kommen sämtliche Bits in der Anzahl / ■ η während der Periode 1 H einmal zur Wirkung, und daher läßt sich der Energieverbrauch dieses Registers wie folgt ausdrücken:

P',.„ = Ein/Ή

Es sei bemerkt, daß der Energieverbrauch des bekannten Schieberegisters erheblich höher ist als derjenige des Verriegelungsregisters 20, ohne daß es erforderlich wäre, hierfür einen mathematischen Ausdruck anzugeben.

Somit läßt sich der gesamte Energieverbrauch P₀ des Zeilenspeichers nach Fig. 3 wie folgt ausdrücken:

P=E- η (2 + 1+2 \/l- «)/// (6)

Vergleicht man den Energieverbrauch des erfindungsgemäßen Zeilenspeichers entsprechend der Gleichung (6) mit dem Energieverbrauch P₀ des bekannten Schieberegisters nach der Gleichung (1) unter der Annahme, das / = 4 und daß « = 340, erhält man die nachstehende Gleichung:

— = -

En (2 + 1+2

Eln²/H

In

Somit ermöglicht es der erfindungsgemäße Aufbau des Zeilenspeichers, den Energieverbrauch um einen Faktor in der Größenordnung von 10 oder mehr im Vergleich zu dem bekannten Schieberegister zu verringern.

Hierzu 5 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. .Zeilenspeicher zum Umsetzen eines seriellen digitalen Videosignals, das seriell einer vorbestimmten Anzahl von Speicherelementen eingegeben wird, in ein Helligkeits-Befehlssignal, das einer einzigen Abtastzeile eines Sichtgeräts entspricht, gekennzeichnet durch einen Adressenzähler (11) zum Zählen von Eingabezeitsteuer-Impulssignälen, die mit dem seriellen digitalen Videosigna' synchronisiert sind, sowie einen Speicher (13) mit mehreren Speicherzellen, die sich mit Hilfe des Adressenzählers (11) bezeichnen lassen, sowie Kippglieder (LR₁ j), die den Speicherzellen entsprechen und ein Verriegelungsregister (20) bilden, wobei die Eingabe des digitalen Videosignals sequentiell nur bei den Speicherzeilen erfolgt, deren Adressen durch den Adressenzähler (11) bezeichnet sind, während nach dem Abschluß des Eingabevorgangs bei alien Speicherzellen der in allen Speicherzellen gespeicherte Inhalt gleichzeitig entsprechenden Kippgliedern zugeführt wird, deren Ausgangssignale das genannte Helligkeitsbefehlssignal bilden.

2. Zeilenspeicher nach Anspruch 1, gekennzeichnet durch einen oberen Adressendecodierer (15) zum Decodieren der höherwertigen Adressenbits des Adressenzählers (11) sowie einen unteren Adressendecodierer (14) zum Decodieren der niederwertigeren Adressenbits des Adressenzählers (11), wobei die Wahl der Speicherzelle, bei der der Eingabevorgang durchgeführt werden soll, in Abhängigkeit von den Ausgangssignalen des oberer, und des unteren Adressenzählers erfolgt, damit das laufende digitale Videosignal der in dem betreffenden Zeitpunkt gewählten Speicherzelle zugeführt wird.

3. Zeilenspeicher nach Anspruch 1, gekennzeichnet durch einen oberen Adress,endecodierer (15) zum Decodieren der höherwertigen Adressenbits des Adressenzählers (11), um hierdurch eine der K-Leitungen einer Matrixanordnung zu wählen, einen unteren Adressendecodierer (14) zum Decodieren der niederwertigeren Adressenbits des Adressenzählers (11) sowie einen Demultiplexer (16) zum Bestimmen der ^-Leitung der Matrixanordnung, der das digitale Videosignal in Abhängigkeit vom Ausgangssignal des unteren Adressendecodierers (14) zugeführt werden soll, so daß die Wahl der in der A'-K-Matrix angeordneten Speicherzelle in Abhängigkeit von den Ausgangssignalen des oberen Adressendecodierers (15) und des Demultiplexers (16) erfolgt, um das digitale Videosignal der der gewählten Speicherzelle entsprechenden ,Y-Leitung zuzuführen.