DE2554707A1 - Direktzugriffsspeicher - Google Patents

Direktzugriffsspeicher

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DE2554707A1 DE19752554707 DE2554707A DE2554707A1 DE 2554707 A1 DE2554707 A1 DE 2554707A1 DE 19752554707 DE19752554707 DE 19752554707 DE 2554707 A DE2554707 A DE 2554707A DE 2554707 A1 DE2554707 A1 DE 2554707A1
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Description

52-02496 Ge j j 3. Dezember 1975
HONEYWEIiL INFOILMATION SYSTEMS IKC.
200 Smith Street
Waltham, Mass., USA
Direktzugriffsspeicher
In Computer sy steinen gelangen verschiedene Speichereinrichtungen für die Programm- und Datenspeicherung zur Zuwendung. So gibt es beispielsweise Großraumspeicher wie Magnetbänder und Magnetplatten, die sich durch große Speicherkapazität und relativ geringe Zugriffsgeschwindigkeit auszeichnen und es gibt auf der anderen Seite die Arbeitsspeicher in der Zentraleinheit des Computersystems für die insbesondere eine kurze Zugriffszeit gefordert wird. In der Vergangenheit bildeten hauptsächlich Ferritkernspeicher den Arbeitsspeicher, jedoch wurden diese in der jüngsten Zeit durch Halbleiterspeicher ersetzt, welche schneller und wirtschaftlicher arbeiten. Die Geschwindigkeit eines Halbleiterspeichers ist durch die Schaltkreisdichte und das dynamische Verhalten der Halbleiter begrenzt. Der letzte Paktor ist in erster Linie durch die Kapazität der Transistoren bestimmt, deren Aufladung und Entladung die erforderliche Zeit beim Einschreiben und Auslesen von Daten festlegt. Beispielsweise werden bei vielen Halbleiterspeichern die Transistoren bei der Speicherung von Daten in die Sättigung getrieben, wodurch die elektrische Ladung der dem System anhaftenden Kapazitäten und dementsprechend die erforderliche Umschaltzeit für die Transistoren vergrößert wird.
609824/ÜV94
2 55 4 70?
Es ist die Aufgabe der vorliegenden Erfindung, einen Direktzugriffsspeicher anzugeben, dessen Zugriffszeit im Hinblick auf bekannte Direktzugriffsspeicher verbessert ist. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.
Anhand eines in den Figuren der beiliegenden Zeichnungen dargestellten Ausführungsbeispieles wird die Erfindung im folgenden näher beschrieben. Es zeigen:
Figur 1 ein Blockdiagramm eines Direktzugriffsspeichers gemäß der vorliegenden Erfindung,
Figur 2 die Schaltungsanordnung einer Speicherzelle eines Direktzugriffsspeichers gemäß der vorliegenden Erfindung, Figur 3 ein Schaltbild eines Trennschaltkreises gemäß der vorliegenden Erfindung,
Figur 4 ein Schaltbild eines Phasenteilers zur Verwendung im Zusammenhang mit einem Direktzugriffsspeicher gemäß Figur 1, Figur 5 ein Schaltbild einer Decodiereinrichtung für einen Direktzugriffsspeicher gemäß Figur 1,
Figur 6 ein Schaltbild eines Lese/Schreib-Logikschaltkreises zur Verwendung in Zusammenarbeit mit dem Direktzugriffsspeicher gemäß Figur 1 und
Figur 7 ein Schaltbild eines Ausgangs/Pufferschaltkreises zur Verwendung in Zusammenhang mit dem Direktzugriffsspeicher gemäß Figur 1.
Ein Direktzugriffsspeicher (RAM) ist üblicherweise in der Lage, Daten, die typischerweise in einer Vielzahl von Worten angeordnet sind,- zu schreiben, zu speichern und zu lesen. Der Direktzugriffsspeicher kann eine Vielzahl von Speicherfeldern aufweisen, wobei jedes Bit eines Wortes in einem getrennten Speicherfeld gespeichert ist. Bei der Adressierung des Direktzugriffsspeichers werden die einzelnen Zellen innerhalb eines jeden
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Speicherfeldes, welche die Bits des Datenwortes speichern, selektiv adressiert und durch Trennschaltkreise und einen Ausgangs-Pufferschaltkreis ausgelesen bzw. die Einspeicherung eines Datenwortes wird durch die Trennschaltkreise unter selektiver Adressierung der Speicherzellen bewirkt, die ihrerseits sodann vorbereitet sind, Daten zwecks Speicherung zu empfangen.
Figur 1 zeigt ein Blockdiagramm eines Direktzugriffsspeichers, der Speicherfeider verwendet, von denen zwei auf einmal adressiert werden können' und bei dem die vorliegende Erfindung zur Anwendung gelangt. Die Speicherzellen 10 und 12 können jeweils 16 Reihen von Speicherzellen umfassen, die in 8 Spalten angeordnet sind und in der Lage sind, 128 Daten-Bits zu speichern. Jede der 128 Zellen besitzt eine einzige Adresse für Lese/Schreib-Operationen. Sieben Adressenleitungen A~ - Afi erzeugen über Phasenteiler 14 und 16 Eingangssignale für eine X-Decodiereinrichtung 18 und Y-Decodiereinrichtungen 20 und 22. Auf diese Weise wird eine bestimmte Speicherzelle, die durch die Zeilen und Spaltennummer definiert ist, durch den Code auf den Adressenleitungen A0 - A bestimmt.
Zur Steuerung einer Lese- oder Schreiboperation ist ein Lese/ Schreib-Schaltkreis 24 vorgesehen, der einerseits Trennschaltkreise 26 und 28 steuert, durch welche auf die gespeicherten Daten Zugriff genommen wird und andererseits Ausgangs-Pufferschaltkreise 30 und 32 steuert, durch welche Daten ausgelesen werden. Der Lese/Schreib-Schaltkreis 24 empfängt Vorbereitungssignale Cn - C?, durch welche selektive;-,Speicherfeider vorbereitet werden. Im dargestellten Ausführungsbeispiel kann auf die beiden Speicherzellen 10 und 12 simultan zugegriffen werden und es sind zwei Daten-Eingangsleitungen D_ und D, vorgesehen, über die unter Zwischenschaltung des Lese/Schreib-Schaltkreises 24 Daten den beiden Speicherzellen eingegeben werden können. Zusatzlich ist eine Lese/Schreib-Steuerleitung R/W am
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-A-
Eingang des Lese/Schreib-Schaltkreises 24 vorgesehen, durch welche entweder eine Lese- oder eine Schreiboperation gesteuert wird.
Gemäß Figur 2 ist eine Speicherzelle, wie sie bei dem Direktzugriffsspeicher gemäß der vorliegenden Erfindung verwendet wird,dargestellt. Die Speicherzelle umfaßt zwei bipolare Mehrfachemitter-Transistoren 40 und 42, die nach Art eines bistabilen Flip-Flops miteinander verbunden sind, wobei der Kollektor des Transistors 40 mit der Basis des Transistors 42 und der Kollektor des Transistors 42 mit der Basis des Transistors 40 verbunden ist. Eine solche Verbindung der beiden Transistoren gestattet die Speicherung einer "1" bzw. einer "0" in den beiden Transistoren. In den dargestellten Ausführungsbeispielen gelangen npn-Transistoren zur Anwendung, so daß dem "1"-Zustand eine Spannung von 0 Volt und dem "O"-Zustand eine Spannung von -1 Volt entspricht. Widerstände 44 und 46 verbinden die Kollektoren der Transistoren 40 und 42 über einen gemeinsamen Widerstand 48 mit einer ersten Betriebsspannung, im vorliegenden Fall dem Massepotential. Ein Emitter eines jeden Transistors 40 und 42 ist parallel an eine Klemme 50 einer Y-Decodiereinrichtung angeschlossen und ein weiterer Emitter eines jeden Transistors 40 und 42 ist parallel an eine Klemme 52 einer X-Decodiereinrichtung angeschlossen. Zwei Emitter eines jeden Transistors sind für eine Bit- oder Zellenadressierung erforderlich. Für eine Wortadressierung ist jedoch nur ein Emitter eines jeden Transistors erforderlich. Ein dritter Emitter des Transistors 40 ist an eine Trennklemme 54 (D) angeschlossen und ein dritter Emitter des Transistors 42 ist mit einer Trennklemme 56 (D) verbunden.
Bei einem Mehrfachemitter-Transistor des dargestellten npn-Typs bestimmt der am meisten negative Emitter den Schaltzustand des Transistors. Im dargestellten Ausführungsbeispiel gehen die Adressenleitungen zu einer ausgewählten Speicherzelle zum
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Adressieren an -0,8 Volt und ein "!"-Bit wird an der Trennklemme mit -1,05 Volt gelesen, v/ährend ein "0"~Bit als -1,3 Volt gelesen wird. Wenn demnach die Speicherzelle gemäß Figur 2 gelesen wird, so zeigen die Klemmen 54 und 56 eine Spannung von -0,25 Volt und -0,5 Volt in Abhängigkeit von dem Zustand des Flip-Flops* Bei .einer Schreiboperation wird ein "!"-Bit in die Zelle durch Reduzierung der Leitfähigkeit eines der Transistoren 40 oder 42 eingeschrieben. Dies wird bewerkstelligt durch Anlegung einer höheren Spannung (z.B. -0,8 Volt) an die Trennklemme desjenigen Transistors, dessen Leitfähigkeit verringert werden soll und durch Anlegung einer niedrigeren Spannung (z.B. -1,05 Volt) an die Trennklemme desjenigen Transistors, der eingeschaltet werden soll, wodurch entweder ein Signal D oder D aufgezeichnet wird.
Das Lesen und Schreiben der Speicherzelle wird durch das Trennnetzwerk gemäß Figur 3 bewirkt. Jeder Transistor einer Speicherzelle ist an ein Trenn-Netzwerk angeschlossen, in welchem ein erster bipolarer Transistor 60 einen Strompfad parallel zu einem Transistor der Speicherzelle bildet. In Abhängigkeit von dem Leitfähigkeitszustand des Transistors der Speicherzelle verändert sich der Strom durch den Transistor 60, wodurch die Basisvorspannung eines zweiten bipolaren Transistors 62 beeinflußt wird, an welchem das Ausgangssignal ansteht.
Ein dritter bipolarer Transistor 64 ist vorgesehen, um das Einschreiben von Daten-Bits in die Speicherzelle zu bewirken. Der Kollektor des Transistors 64 ist mit dem Massepotential verbunden und der Emitter ist mit dem Emitter des Transistors 60 und mit der Speicherzelle verbunden. Ein gemeinsamer Widerstand 66 verbindet die Emitter der Transistoren 60 und 64 mit einer negativen Betriebsspannung -V. Ein Schreibsignal Wn wird an den Kollektoranschluß 68 des Transistors 64 angelegt und ein Bezugspotential V wird dem Kollektoranschluß 70 des Transistors 60
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aufgeprägt. Um ein "1"-Bit in den Transistor der Speicherzelle zu schreiben, muß die Spannung an der Klemme 68 höher als die Bezugsspannung V an der Klemme 70 sein, wodurch eine hohe Spannung (z. B. 0 Volt) an den Emitter des angesteuerten Transistors der Speicherzelle gelangt und dieser Transistor ausgeschaltet wird. Als Folge hiervon nimmt der andere Transistor des Speicherzellen-Flip-Flops notwendigerweise den leitenden Zustand ein,entsprechend einem gespeicherten "O"-Bit.
Während eines Lesezyklus ist der Transistor 64 ausgeschaltet und der Transistor 60 befindet sich im leitenden Zustand, falls die Basisspannung des Transistors der Speicherzelle geringer als die Bezugsspannung V am Kollektor des Transistors 60 ist, wodurch die Basisvorspannung am Transistor 62 angehoben wird und durch die reduzierte Leitfähigkeit des Transistors 62 der Ausgangsstroia durch den Transistor 62 vermindert wird. Umgekehrt wird der Strom durch den Widerstand 66 durch den Transistor 6O und den Transistor der Speicherzelle gemeinsam gezogen, falls der Transistor der Speicherzelle ein "1"-Bit speichert. Die Basisvorspannung des Transistors 62 wird dadurch erhöht, wodurch der Transistor 62 in erhöhtem Maße leitfähig wird und der höhere Strom durch den Transistor 62 ein "1"-Ausgangssignal bewirkt.
Figur 4 zeigt ein Schaltbild eines Phasenteilers, welcher bei dem Direktzugriffsspeicher gemäß Figur 1 Verwendung findet und hinsichtlich eines Eingangssignales Ain eine Aufspaltung in einen Realteil A und einen Komplementteil Ä vornimmt. Die Emitter zweier npn-Transistoren 80 und 82 sind miteinander verbunden und über einen Widerstand 84 an eine negative Betriebsspannung -V gelegt. Widerstände 86 und 88 verbinden die Kollektoren der Transistoren 80 und 82 mit Massepotential. Eine Bezugsspannung V (z.B. -0,26 Volt) wird der Basis des Transistors 82 aufgeprägt und das Eingangssignal A. wird der Basis des Transistors 80 aufgeschaltet. Wenn das Eingangssignal A. ein "O"-Bit
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repräsentiert (ζ. B. -1,0 Volt), go ist der Transistor 80 ausgeschaltet und es ergibt sich am Ausgang A, d. h. am Kollektor des Transistors 80 eine hohe Spannung (z. B. 0 Volt). Der Transistor 82 befindet sich im leitenden Zustand und der Ausgang A am Kollektor des Transistors 82 zeigt eine niedrige Spannung (z.B. -0,8 Volt)/ was dem "0"-Zustand entspricht. Umgekehrt ergibt sich bei einem dem "1"-Zustand entsprechenden Eingangssignal A. eine Leitfähigkeit des Transistors 80 und eine Sperrung des Transistors 82, so daß die Ausgänge A bzw. A den "O11- bzw. "!"-Zustand auf v/eis en (-0,8 Volt bzw. 0 Volt).
Eine Decodiereinrichtung für einen Direktzugriffsspeicher gemäß Figur 1 ist in Figur 5 dargestellt, wobei Transistoren 90 bis 94 parallel geschaltet sind und als NOR-Gatter arbeiten. Durch Anlegung des Komplements des Adressencodes für eine bestimmte Speicherzelle an die Eingänge der Transistoren 90 bis
94 gelangt ein Transistor 96 in den leitenden Zustand und der Ausgang des durch den Transistor 96 und einen Widerstand 98 gebildeten Emitterfolgers wird positiv (z.B. 0 Volt). Weist irgendein Eingang an den Basen der Transistoren 90 bis 94 ein "1"-Bit auf, so gelangt der Transistor 96 in den nicht leitenden Zustand und sein Ausgang gibt ein "O"-Bit ab. Ein Transistor
95 dessen Basis an eine Eezugsspannung V (z.B. -0,26 Volt) gelegt ist, ist zwischen Masse und die Emitter der Transistoren 90 bis 94 geschaltet, um sicherzustellen, daß alle Transistoren bei Abwesenheit eines "1"-Eingangssignales sich im nicht leitenden Zustand befinden. Der Transistor 96 wird daher in den leitenden Zustand und zur Erzeugung eines "1"-Ausgangssignales solange gezwungen, wie jeder der Transistoren 90 bis 94 sich im nicht leitenden Zustand befindet.
Figur 6 z-eigt den logischen Schaltkreis für die Lese/Schreibsteuerung bei einem Direktzugriffsspeicher gemäß Figur 1. Das spezielle hinsichtlich einer Leseoperation zu adressierende Feld wird durch das Gatter 100 ausgewählt (im vorliegenden Beispiel ein ODER-Gatter), an welches codierte Eingangssignale C0,
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C, und C? angelegt werden. Hinsichtlich einer Schreiboperation v/erden Daten für die Speicherzelle 10 über eine Leitung D0 einem Gatter 1.02 und hinsichtlich der Speicherzelle 12 über eine Leitung D, einem Gatter 104- zugeführt. Ein Lese/Schreibbefehl wird einem Gatter 106 zugeführt. Die Ausgänge der Gatter 100, 102, 104 und 106 sind an NOR-Gatter 108, 110, 112 und 114 angeschlossen zur Erzeugung eines Schreibbefehls für eine Null (W0') bzw. eine Eins (W1') hinsichtlich der Speicherzelle 10 oder für eine Null (W0'') bzw. eine Eins (W,1') hinsichtlich der Speicherzelle 12, wobei die Bildung dieser Schreibbefehle in Übereinstimmung mit den folgenden logischen Gleichungen erfolgt:
Freigabe = -C-Q + C1 + Q
1 = R/W +
1; = R/W +(C0 + C1 + C2) + D0 = R/W 'C0-C1 · C2
0" = R/W + (C0 + C1 + C2) + D^ = !TW - C0" · C^ · Cj · D
W1" = R/W + (C0 + C1 + C2) + DJ = R/W · C0 · C1 · C2
Im vorliegenden Ausführungsbeispiel wird ein Speicherfeld aktiviert, wenn die Signale CQ, C. und C0 sich auf dem niedrigen Spannungspegel (-0,5 Volt) befinden. Wenn der Baustein gemäß Figur 6 infolge fehlenden Freigabesignals gesperrt wird, so weist der zutreffende Datenausgang den niedrigen Spannungspegel (-0,5 Volt) auf. Wenn der Baustein freigegeben ist und der Lese/Schreib-Befehl den hohen Spannungspegel aufweist, so werden die Daten aus den selektiven Speicherzellen ausgelesen. Befindet sich der Lese/Schreib-Eingang auf dem niedrigen Spannungspegel, so werden Daten in die ausgewählten Speicherzellen eingeschrieben.
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Figur 7 zeigt ein Schaltbild des Ausgangs~Pufferschaltkreises, wie er bei dem Direktzugriffsspeicher gemäß Figur 1 Verwendung findet. Die Ausgänge D und D des Pufferschaltkreises v/erden den Kollektoren von Transistoren 120 und 122 entnommen. Eine Bezugsspannung V (z.B. -0,25 Volt) wird der Basis des Transistors .122 aufgeschaltet und das Freigabesignal des Lese/ Schreib-Logikschaltkreises gemäß Figur 6 wird der Basis des Transistors 120 aufgeprägt. Widerstände 124 und 126.verbinden die Kollektoren der Transistoren 120 und 122 mit Massepotential.
Die Emitter der Transistoren 120 und 122 sind mit dem Kollektor eines Transistors 128 verbunden und die Basis des Transistors 128 ist über einen Trennschaltkreis an den Ausgang D der Speicherzelle angeschlossen. Der Kollektor eines weiteren Transistors 130 ist mit dem Kollektor des Transistors 120 verbunden, der zugleich den Ausgang D, bildet. Die Basis des Transistors 130 ist über einen Trennschaltkreis mit dem Ausgang D der Speicherzelle verbunden.
Die gemeinsamen Emitter der Transistoren 128 und 130 sind über einen Transistor 132 und einen hierzu in Reihe geschalteten Widerstand 134 an eine negative Spannung -V gelegt. Eine den Transistor 132 in den leitenden Zustand schaltende Basisvorspannung wird durch einen Serienschaltkreis, bestehend aus einem Widerstand 136, einem Transistor 138 und einem Widerstand 140 erzeugt, so daß der Transistor 132 einen konstanten Strom zieht. Widerstände 142 und 144 verbinden die Basen der Transistoren 130 und 128 mit der negativen Spannung -V.
Im gesperrten Zustand befindet sich der Freigabeeingang an der Basis des Transistors 120 auf dem hohen Spannungspegel (0 Volt), wodurch der Transistor 120 in den leitenden Zustand geschaltet wird und der Ausgang D^ auf einer niedrigen Spannung festgehalten wird. Der Transistor 122 kommt hierbei in den nicht leitenden Zustand und der Ausgang D nimmt das dem Massepotential·
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entsprechende höhere Potential ein, so daß durch den Pufferschaltkreis kein Ausgangssignal angezeigt wird. Andererseits befindet sich bei einer Aktivierung des Speicherfeldes der Freigabeeingang an der Basis des Trttnsistors 120 auf dem niedrigen Spannungspegel, so daß dieser Transistor 120 gesperrt wird und der Transistor 122 in den leitenden Zustand gelangt.
Befindet sich der Transistor 120 im nicht leitenden Zustand infolge eines Freigabesignales an seinem Eingang, so wird der Ausgang DA aktiviert und spricht auf die Eingangssignale von dem Trennschaltkreis an. Wenn das Ausgangssignal D von einer Speicherzelle vorliegt, so gelangt der Transistor 130 in den leitenden Zustand und es fließt ein Strom über den Transistor 130 zu der Ausgangsklemme D.. Liefert andererseits der Ausgang des Trennschaltkreises das Komplement D von einer Speicherzelle, so gelangt der Transistor 128 in den leitenden Zustand und es fließt ein Strom über den Transistor 128 und den Transistor zu der Ausgangsklemme D7. .
Bei den in den Figuren 2 bis 5 und 7 dargestellten Schaltkreisen wurden folgende Spannungs- und Widerstandswerte verwendet:
99 - 2,O6kß 124 - 56 2 126 - 56 Q 134 - 51 Sl 136 - 4O8£L 140 - 102Ä 142 - 67OSZ 144 - 67Oß
Vr = -0,26V -V = -3,3V
Der vorstehend beschriebene Direktzugriffsspeicher weist bei Verwendung der Speicherzellen und Trennschaltkreise gemäß der vorliegenden Erfindung eine verbesserte Arbeitsgeschwindigkeit
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44 _ 1,5 kft
46 - 1,5 kß
48 - 1,5 kS2
66 - 6,5 kS2
67 - 1,7
84 - 770 a
86 - 152 Su
88 - 168 52
97 - 430 9.
98 - 600 Q
- li -
auf, da bei einer Veränderung des Speicherzustandcs bzw. bei der Ausführung von Lese- oder Schreiboperationen die erforderlichen Spannungsschwankungen begrenzt werden. Die Leistungsaufnähme des Direktzugriffsspeichers wird begrenzt und ein Sättigungsbetrieb der Speicherelemente wird vermieden ohne daß hierzu von den üblichen Dioden-Kleranschaltungen Gebrauch gemacht werden muß. Der Trennschaltkreis arbeitet als Tastverstärker während eines Lesezyklus und bewirkt während eines Schreibzyklus das Einschreiben von Daten-Bits in eine ausgewählte Speicherzelle. Durch den Trennschaltkreis wird ein paralleler Strompfad zu dem Transistor der Speicherzelle erzeugt. In Abhängigkeit von dem Zustand des Transistors der Speicherzelle wird der Strom durch einen ersten bipolaren Transistor innerhalb des Trennschaltkreises verändert, wodurch die Basisvorspannung eines zweiten bipolaren Transistors innerhalb des Trennschaltkreises beeinflußt wird und von diesem zweiten Transistor das Ausgangssignal abgenommen wird. Durch diese Maßnahmen ergeben sich SpannungsSchwankungen innerhalb der Speicherzellen zwischen den beiden Speicherzuständen, die nur etwa ein Viertel Volt betragen.
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Claims (6)

  1. Patentansprüche
    Direktzugriffsspeicher, gekennzeichnet durch
    A. mehrere in Reihen und Spalten angeordnete und für Lese- und Schreiboperationen selektiv adressierbare Speicherzellen aus einem Paar bipolarer Mehrfachemitter-Transistoren (40, 42) , deren Basen mit dem Kollektor des jeweils anderen Transistors verbunden sind, mit Widerständen (44, 46, 48) zwischen den Kollektoren und einer Bezugsspannung, mit einer ersten an einen ersten Emitter eines jeden Transistors des Transistorpaares angeschlossenen Adressiereinrichtung, einem an einen zweiten Emitter eines Transistors angeschlossenen ersten Ausgang und einem an einen zweiten Emitter des anderen Transistors angeschlossenen zweiten Ausgang;
    B. Adressen-Decodiereinrichtungen (18, 20, 22) zum selektiven Adressieren der Speicherzellen (10, 12);
    C. Ausgangsschaltkreise mit mehreren Trennschaltkreisen (26, 28), bestehend aus ersten und zweiten bipolaren Transistoren (60, 64), deren Emitter miteinander verbunden und über einen Widerstand (66) einerseits an eine Spannungsquelle (-V) sowie andererseits an einen Ausgang einer Speicherzelle in jeder Spalte von Speicherzellen angeschlossen sind, wobei eine Schreib-Steuerleitung (68) mit der Basis des einen und eine Bezugsspannung (V_) mit der Basis des anderen Transistors verbunden ist und beide Kollektoren an eine zweite Spannungsquelle angeschlossen sind; weiterhin bestehend aus einem dritten bipolaren Transistor· (62) , dessen Basis an den Kollektor des zweiten Transistors (60) , dessen Kollektor ebenfalls an die zweite Spannungsquelle und dessen Emitter an eine Speicher-Ausgangseinrichtung (30, 32) angeschlossen ist und
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    D. eine Lese/Schreib-Steuereinrichtung (24) zum Steuern der Ausgangsschaltkreise (26 - 32) bei entsprechenden Lese- und Schreiboperationen.
  2. 2. Direktzugriffsspeicher nach Anspruch 1, dadurch gekennzeichnet , daß jede Speicherzelle eine zweite an die dritten Emitter der beiden Transistoren (40, 42) angeschlossene Adressiereinrichtung aufweist.
  3. 3. Direktzugriffsspeicher nach Anspruch 2, dadurch gekennzeichnet , daß die Speicher-Ausgangseinrichtung einen Ausgangs-Pufferschaltkreis (32, 32) aufweist mit einer Einrichtung zum selektiven Einschalten des Pufferschaltkreises in Abhängigkeit von der Lese/Schreib-Steuereinrichtung (24).
  4. 4. Direktzugriffsspeicher nach Anspruch 3, dadurch gekennzeichnet , daß der Ausgangs-Pufferschaltkreis (30, 32) umfaßt:
    Eine Konstantstromquelle,
    einen ersten Transistorschalter, der in Abhängigkeit einer gespeicherten durch den Trennschaltkreis übertragenen "1" betätigt wird, um ein reales Daten-Ausgangssignal aus der Konstantstromquelle herzuleiten,
    einen zweiten Transistorschalter, der in Abhängigkeit einer gespeicherten durch den Trennschaltkreis übertragenen "0" betätigt wird, um ein komplementäres Daten-Ausgangssignal aus der Konstantstromquelle herzuleiten und eine Freigabeeinrichtung zur Freigabe der Datenausgabe in Abhängigkeit von einem Lese-Steuersignal.
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  5. 5. Direktzugriffsspeicher nach Anspruch 3, dadurch
    gekennzeichnet , daß die Lese/Schreib-Steuereinrichtung (24) auf ein Freigabesignal ansprechende Gatter (108 - 114) aufweist, denen zusätzlich ein Dciten-Eingangssignal und ein Lese- oder Schreibsignal zugeführt ist, um das Auslesen einer Speicherzelle oder das Einschreiben eines Daten-Bits in die Speicherzelle zu be- .
    wirken.
  6. 6. Direktzugriffsspeicher nach Anspruch 5, dadurch
    gekennzeichnet , daß die Adressen-Decodiereinrichtung (18, 20, 22) mehrere erste Transistoren (90 94) aufweist, deren Emitter und Kollektoren parallel zusammengeschaltet sind, daß ein zweiter Transistor (95) mit seinem Emitter an die Emitter der ersten Transistoren und mit seinem Kollektor an eine erste Betriebsspannung angeschlossen ist, daß ein Widerstand (97) zwischen die erste Betriebsspannung und die Kollektoren der ersten Transistoren geschaltet ist, daß ein Widerstand (99) die Emitter der
    ersten Transistoren und des zweiten Transistors mit einer zweiten Betriebsspannung verbindet und daß ein dritter bipolarer Transistor (96) angeordnet ist, dessen Kollektor
    an die erste Betriebsspannung, dessen Emitter über einen Widerstand (9 8) an die zweite Betriebsspannung und dessen Basis an die Kollektoren der ersten Transistoren angeschlossen ist, wobei der Emitter den Ausgang bildet.
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    Leerseite
DE2554707A 1974-12-09 1975-12-05 Direktzugriffsspeicher Expired DE2554707C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US530574A US3916394A (en) 1974-12-09 1974-12-09 High-speed random access memory

Publications (2)

Publication Number Publication Date
DE2554707A1 true DE2554707A1 (de) 1976-06-10
DE2554707C2 DE2554707C2 (de) 1984-02-23

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