DE2125681C2 - Speicher mit Transistoren mit veränderlichem Leitfähigkeitsschwellenwert - Google Patents

Description

Die Erfindung bezieht sich auf einen Speicher, dessen Speicherzellen zur Speicherung jeweiliger binärer Bit-Daten jeweils einen einzigen Transistor mit auf einem Substrat ausgebildeter Source-, Drain- und Gateelektrode und mit einem veränderlichen Leitfähigkeitsschwellenwert aufweisen, der elektrisch auf binärbewertete Leitfähigkeitsschwellenwerte einstellbar ist, die entsprechend der Polarität der Spannungsdifferenz zwischen der Gateelektrode und dem Substrat festlegbar sind, und der Einrichtungen zum Einschreiben binärer Bit-Daten in jede Speicherzelle aufweist, die eine den Zellen der Speicherzellen zugeordnete Woriwähiqueüe, die eine negative bzw. positive Spannung liefert, und eine den Spalten der Speicherzellen zugeordnete Bit-Schreibschaltung einschließen, die in Abhängigkeit von dem in die jeweilige Spalte einzuschreibenden Bitwert eine positive bzw. negative Spannung an die Zeitstrecke der Transistoren liefert, wobei die Amplituden der an die Gate-Elektroden angelegten Spannung und der an die Substrate

so angelegten Spannung derart sind, daß sie bei entgegengesetzten Vorzeichen eine zur Änderung des Leitfähigkeitsschwellenwerts ausreichende Spannungsdifferenz zwischen der Gateelektrode und dem Substrat hervorrufen.

Die Erfindung bezieht sich auch auf einen diesem ähnlichen Speicher nach dem Oberbegriff des Patentanspruchs 2, bei dem als Besonderheit die bipolare Rechteckschwingung den Substraten der Transistoren einer adressierten Speicherzellenzeile zugeführt wird

•to und die Null- und Eins-Bits der BUichreitschaltung an die Gate-Elektroden angelegt werden. Bei einem bekannten Speicher der erstgenannten Art (»GOMAC-Proceedings of 1968«, Seiten 342, 343) werden die Null-Bitwerte in einer ersten Taktperiode dadurch

«5 eingeschrieben, daß eine negative Spannung an die zu den Gateelektroden führende Wortleitung angelegt wird, während gleichzeitig eine positive Spannung an eine Bit-Leitung eines Transistors angelegt wird, in den ein Bit eingeschrieben werden soll. Spannungen mit entgegengesetzten Polaritäten werden in ähnlicher Weise während einer zweiten Taktperiode angelegt, um Eins-Bitwerte in ausgewählte Transistoren einzuschreiben. Die einzelnen Bitwerte werden daher aufeinanderfolgend in die einzelnen Speicherzellen eingeschrieben, was einen erheblichen Zeitaufwand erfordert. Weiterhin ist eine relativ aufwendige Schaltung zur Ansteuerung der Bit-Leitungen erforderlich, da die Bit-Leitungen, die jeweils für den Einschreibvorgang nicht verwendet werden, ebenso wie die Wortleitungen von nichtadressierten Speicherzellen, auf Erdpotential gelegt werden müssen,

Der Erfindung liegt die Aufgabe zugrunde, einen einfach aufgebauten Speicher der eingangs genannten beiden Arten zu schaffen, bei dem die für einen Schreibvorgang erforderliche Zeit verringert ist.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Anspruchs 1 bzw. 2 angegebenen Merkmale gelöst.

Der erfindungsgemäße Speicher ermöglicht bei einfachem Aufbau ein schnelles Einschreiben der Bit-Werte in die einzelnen Speicherzellen, da alle Bit-Werte in einer einzigen Taktperiode gleichzeitig eingeschrieben werden. Weiterhin ist keine zwischenzeitliche Erdung von nichtangesteuerten Speicherzellen beim Einschreiben der Bit-Werte erforderlich.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnungen noch näher erläutert. In der Zeichnung zeigt

F i g. 1 ein Blockschaltbild einer Ausführungsform des Speichers, das die Zusammenschaltung mit der Wortwählqtielle und der Bit-Schreibschaltung zeigt;

F i g. 2 ein vereinfachtes Schaltbild des Speichers nach Fig. 1;

Fig.3 ein vereinfachtes Schaltbild einer Ausführungsform der Bit-Schreibschaltung nach Fig. 1.

In Fig. 1 ist ein Blockschaltbild einer Gesamtanordnung des Speichers dargestellt, der eine Anordnung 1 von Transistoren mit veränderlichem Leitfähigkeits-Schwellenwert aufweist, die in vier Worten von jeweils vier Bit angeordnet sind. Einzelne Worte oder Zeilen von Speicherzellen werden durch Eingangssignal an Leitungen 2 und 3 adressiert, die mit einer Wortwählquelle 4 verbunden sind. Die Wortwählquelle liefert geeignete Potentiale an eine der Leitungen 5,6,7 oder 8, die in Abhängigkeit von den Adressensignalen an den Leitungen 2 und 3 ausgewählt sind. Die Leitungen 5,6,7 und 8 steuern jeweilige Wortzeilen der Transistor-Speicherzellen innerhalb der Anordnung 1 an. Bit-Spalten von Speicherzellen innerhalb der Anordnung werden durch Leitungen 9, 10, 11 und 12 am Ausgang einer Bit-Schreibschaltung 13 angesteuert. Die Potentiale an den Leitungen 9, 10, 11 und 12 werden entsprechend den binären Eingangsdaten an Leitungen 14, 15, 16 und 17 und in Abhängigkeit davon, ob der Speicher in einer Schreib- oder Lesebetriebsweise betrieben wird, bestimmt. Eine Lese-Schreib-Potentialquelle 127 liefert Potentiale an die Wortwählquelle 4 und an die Bit-Schreibschaltung 13, und zwar entsprechend der durch ein Signal an einer Leitung 18 dargestellten Betriebsweise, wie dies noch näher erläutert wird. Das Signal an der Leitung 18 bestimmt außerdem das Vorspannungspotential an einer Leitung 19. Der abgetastete Wert der binären, in der Anordnung 1 gespeicherten Daten steht während des Lesevorganges an Ausgangsleitungen 20, 2i, 22 und 23 der Anordnung 1 zur Verfügung.

Die in Fig.2 dargestellte Speicheranordnung 1 umfaßt die Transistoren 24—39 mit veränderlichem Leitfähigkeitsschwellenwert, dessen Existenz durch einen an der Stelle der Gateeiektroden angebrachten Pfeil symbolisiert ist. Eine Wort-Leitung 40 verbindet die Gateelektroden der Transistoren 24, 25, 26 und 27 mit einem Anschluß 41, und andere Wort-Leitungen 42, 43 und 44 sind in gleicher Weise mit den jeweiligen Anschlüssen 45, 46 und 47 verbunden. Eine Bit-Leitung 48 verbindet die Substrate der Transistoren 24, 28, 32 und 36 mit einem Anschluß 49, und in gleicher Weise verbinden Bit-Leitungen 50,51 und 52 die Substrate mit jeweiligen Anschlüssen 53, 54 und 55. Die Sourceelektrode jedes Transistors mit veränderlichem Leitfähigkeitsschwellenwert ist mit dem jeweiligen Substrat verbunden. Somit ist die Speicheranordnung 1 in Wort-Zeilen und Bit-Spalten zusammengeschaltet.

Die Drainelekt/oden einer gegebenen Spalte von Transistoren mit veränderlichem Leitfähigkeitsschwellenwert sind mit dem λα einem Anschluß 56 über einen jeweiligen Transistorschalter 57, 58, 59 und 60 angelegten Potential verbunden. Der Zustand der Schalter 57 bis 60 wird entsprechend dem Potential bestimmt, das an einen Anschluß 84 und an einen Anschluß 61 über die Leitung 19 nach Fig. 1 angelegt ist Die Leitungen 5,6,7 und 8 nach F i g. 1 sind mit den Anschlüssen 41, 45, 46 und 47 nach Fig.2 verbunden, während die Leitungen 12,11,10 und 9 nach Fi g. 1 mit den Anschlüssen 49, 53, 54 und 55 nach Fig.2 verbunden sind. Die Ausgangsleitungen 20,21,22 und 23 nach Fig. 1 sind in gleicher Weise in Fi g. 2 bezeichnet.

Jeder Transistor 24 bis 39 mit veränderlichem Leitfähigkeitsschwellenwert hat die Eigenschaft, daß sein Leitfähigkeitsschwellenwert auf im wesentlichen dauernde, jedoch umkehrbare Weise auf einen hohen oder niedrigen Wert durch Anlegen eines großen negativen oder eines großen positiven Potentials zwischen der Gateelektrode und dem Substrat eingestellt werden kann. Ein Abfragen des Binärzustandes des Transistors whrd durch Anlegen eines Abtastimpulses an die Gateelektrode durchgeführt dessen Amplitude zwischen den obenenvähnten hchen und niedrigen Leitfähigkeitsschwellenwerten liegt Wenn sich das Speicherelement im binären NuII-Zustand befinder, so reicht die Abtastimpulsamplitude nicht aus, urn eine Leitfähigkeit zu bewirken, während der Transistor leitet, wenn sich diese Speicherzelle im binären Eins-Zustand befindet. Die Amplitade des Abtastimpulses liegt unter der Amplitude, die zur Änderung des Leitfähigkeilsschwellenwertes der Speicherzelle erforderlich ist, so daß der binäre Zustand der Speicherzelle durch das Abfragen nicht beeinflußt wird und der Lesevorgang ohne Löschung erfolgt

Die erforderlichen Signale zur Steuerung der Schreib- und Lese-Betriebsweise der in Fig. 2 gezeigten Speicheranordnung werden von der Wortwählquelle 14 und der Bit-Schreibschaltung 13 geliefert, für die eine Ausführungsform in Fig. 3 dargestellt ist. Die Wortwählquelle und die Bit-Schreibschaltung werden aus einer Leise-Schreib-Potentialquelle 127 gespeist. Ein negatives Potential von dieser Lese-Schreib-PotentialqLclle 127 wird während der Lesebetriebsweise des Speichers an einen Anschluß 85 der Wortwählquelle angelegt, während eine bipolare Rechteckschwingung von dieser Lese-Schreib-Potentialquelle während der Schreibbetriebsweise an den Anschluß 35 angelegt wird. Die Amplitude der Rechteckschwingung (gegen Erdpotential gemessen) ist halb so groß wie die, die zur Änderung des Leitfähigkeitsschwellenwertes der Transistoren der einzelnen Speicherzellen erforderlich ist. _

Es sei angenommen, daß zwei Binärsignale ~Ä und ~B an die Leitungen 2 und 3 der Wortwählschaltung 4 angelegt werden, um eine gewünschte Wort-Leitung der Wort-Leitungen 5, 6, 7 und 8 zu adressieren. Die jeweiligen Wort-Leitungen 5,6, 7 und 8, die nicht durch Signale an den Leitungen 2,3 adressiert sind, werden auf Erdpotential gelegt. Wenn z. B. A und B darstellende Signale jeweils an die Leitung 2 bzw. 3 angelegt werden, nimmt die Wort-Leitung 5 das an den Anschluß 85 angelegte Potential an.

Während der Lese-Betriebsweise wird ein konstantes Potential von -10 Volt an den Anschluß 85 angelegt. Während der Schreib-Betriebsweise wij-d die bipolare Rechteckschwingung mit dem Anschluß 85 verbunden, wobei diese Rechteckschwingung beispielsweise ein Potential von + '/2 Voll für die erste Hälfte ihrer Periode und ein Potential von -22 Volt für die zweite Hälfte ihrer Periode aufweist. Somit erscheint ein

Potential von -IO Volt an der Leitung 5, wenn sie während der Lese-Betriebsweise adressiert wird, und eine Rechteckschwingung von ±22 Volt erscheint an der Leitung 5. wenn sie während der Schreib-Betriebsweise adressiert wird. Gleiche Spannungen erscheinen an den Wortleitungen 6, 7 und 8 während der Lese- und Schreib-Belriebsweise, wenn passendes Adressierpotential an^ie Leitungen 2 und 3 angelegt werden, die jeweils A, Ή. Ä Bund A. ^darstellen.

Die Schreib-Schaltung 13 nach Fig. 3 umfaßt Transistoren 86 — 95. die als Widerstände verwendet werden, und Transistoren 96—121, die als Schalter verwendet werden. Wie es weiter oben erwähnt wurde, werden Transistoren als Widerstände verwendet, um die Verwendung von im wesentlichen einer einzigen Schaltungs-Herstellungstechnik für alle erforderlichen Speicherbauteile zu ermöglichen. Feste Vorspannungspotentiale werden an die Anschlüsse 122 und 125 ittlgcicgi. Ci'upOicfmdi WiTu äfi uiG i^CitUng iS «'αιιΓίΓΠίι der Lese-Betriebsweise angelegt, während ein +22-V Potential während der Schreib-Betriebsweise angelegt wird. Ein Potential von —30 V wird an den Anschluß 19 während der Lese-Betriebsweise angelegt, und ein Potential von +22V wird während der Schreib-Betriebsweise angelegt. Die Transistoren 118, 119, 120 und 121 sind während der Lese-Betriebsweise in den leitfähigen Zustand vorgespannt, wodurch Erdpotentiale an die Leitungen 12,11,10 und 9 angelegt werden. Die Transistoren 107,110,113 und 116 sind abgeschaltet.

Während der Schreib-Betriebsweise ist das Potential an den Leitungen 12, 11, 10 und 9 entweder -22 V für den Fall, daß das an die jeweiligen Eingangsleitungen 17, 16, 15 und 14 angelegte Potential eine binäre EINS darstellt, oder +22V für den Fall, daß das jeweilige Signal eine binäre NULL darstellt. Dieses Ergebnis wird wie folgt erzielt:

Während der Schreib-Betriebsweise macht das an den Anschluß 18 angelegte Erdpotential den Transistor 96 nichtleitend und den Transistor 97 leitend, wodurch das Potential am Anschluß 84 ( + 22V) über den leitenden Transistor 97 an die Leitung 19 angelegt wird, was die Transistoren 118, 119, 120 und 121 abschaltet.

Der nichtleitende Zustand des Transistors % ermöglicht es. daß das Potential am Anschluß 122 ( - 30 V) über den Transistor 86 an die Leitung 126 angelegt wird, um den leilfähigen Zustand der Transistoren 107, 110, 113 und

■> 116 zu bewirken. Ein Potential son -22 V wird an den Anschluß 125 angelegt und mit der Leitung 12 für den Fall verbunden, daß der Transistor 106 leitend gemacht ist. Das an den Anschluß 84 angelegte +22-V-Potential wird für den Fall, daß der Transistor 108 leitend

in gemacht ist. an die Leitung 12 angeschaltet. Der loitfähige Zustand des Transistorpaares 106 und 108 wird durch das an die Leitung 17 angelegte Potential bestimmt, das den binaren Wert eines jeweiligen digitalen Bits darstellt. Digitale Bit-Daten an der Leitung 17 werden an die Basis des Transistors 98 angelegt. Der Ausgang des Transistors 98 steuert die Basen der Transistoren 99 und 108 an. und der Ausgang des Transistors 99 steuert die Basis des Transistors 106

?n w ird. der Transistor 108 abgeschaltet, und der Transistor 106 wird eingeschaltet. Wenn der Transistor 98 abgeschaltet ist. wird der Transistor 108 eingeschaltet und der Transistor 106 abgeschaltet. Der leitfähige Zustand der entsprechenden Transistorpaare 109, 111 und 112, 114 und 115, 117 wird in gleicher Weise entsprechend des binären Wertes der jeweils an die Leitungen 16,15 und 14 angelegten Signale bestimmt.

Dj.: beschriebene Ausführungsform des Speichers erfordert, bezogen auf die Anzahl der Speicherzellen

bildenden Transistoren, eine relativ geringe Anzahl von Transistoren mn üblichem fes'en Leitfähigkeitsschwellenwert, insbesondere dann wenn die Anzahl der Speicherzellen in dem Speicher größer wird. Zum Beispiel sind bei einer 16 χ 16-Bit-Speicheranordnung

J5 246 Transistoren mit festem Schwellenwert und 256 Transistoren mit veränderlichem Leitfähigkeitsschwellenwert erforderlich. Wenn die Gesamtzahl der zu speichernden Bits des Speichers auf große Werte anwächst, so nähert sich das Verhältnis der Gesamtzahl

■>o von Transistoren zur Gesamtzahl der gespeicherten Bits der unteren Grenze von einem Transistor pro Bit.

Hierzu 2 Blatt Zeichnungen

Claims (2)

Patentansprüche:

1. Speicher, dessen Speicherzellen zur Speicherung jeweiliger binärer Bit-Daten jeweils einen einzigen Transistor mit auf einem Substrat ausgebildeter Source-, Drain- und Gateelektrode und mit einem veränderlichen Leitfähigkeitsschwellenwert aufweisen, der elektrisch auf binär bewertete Leitfähigkeitsschwellenwerte einstellbar ist, die entsprechend der Polarität der Spannungsdifferenz zwischen der Gateelektrode und dem Substrat festlegbar sind, und der Einrichtungen zum Einschreiben binärer Bit-Daten in jede Speicherzelle aufweist, die eine den Zeilen der Speicherzellen zugeordnete Wortwählquelle, die an die Gate-Elektroden einer gewählten Zeile eine negative oder positive Spannung liefert, und eine den Spalten der Speicherzelle zugeordnete Bit-Schreibschaltung einschließen, die in Abhängigkeit von dem in die jeweilige Spalte einzuschreibenden Bitwert eine positive bzw. negative Spannung an die Substrate der Transistoren liefert, wobei die Amplituden der an die Gate-Elektroden angelegten Spannung und der an die Substrate angelegten Spannung derart sind, daß sie bei entgegengesetztem Vorzeichen eine zur Änderung des Leitfähipkeitsschwellenwertes ausreichende Spannungsdifferenz zwischen der 'Gateelektrode und dem Substrat hervorrufen, dadurch gekennzeichnet, daß die von der Wortwahlquelle (4, 127) an die Gate-Elektroden gelieferte negative oder positive Spannung die Form einer bipolaren Rechteckschwingung aufweist, die in jeder einzelnen Taktperiode aufeinanderfolgend entgegengesetzte Polaritäten aufweist, und daß die Bit-Schreibschaltung (13, i2t) alle Null- und Eins-Bits eines einzuschreibenden Datenwortes gleichzeitig mit der Zuführung der bipolaren Rechteckschwingung anlegt

2. Speicher, dessen Speicherzellen zur Speicherung jeweiliger binärer Bit-Daten jeweils einen einzigen Transistor mit auf einem Substrat ausgebildeter Source-, Drain- und Gateelektrode und wH einem veränderlichen LeitfähigkeitsschweUenwert aufweisen, der elektrisch auf binärbewertete Leitfähigkeitsschwellenwerte einstellbar ist, die entsprechend der Polarität der Spannungsdifferenz zwischen der Gateelcktrode und dem Substrat festlegbar sind, und der Einrichtungen zum Einschreiben binärer Bit-Daten in jede Speicherzelle aufweist, die eine den Zeilen der Speicherzellen zugeordnete Worlwählquelle, die eine negative bzw. positive Spannung liefert, und eine den Spalten der Speicherzellen zugeordnete Bit-Schreibschaltung einschließen, die in Abhängigkeit von dem in die jeweilige Spalte einzuschreibenden Bitwert eine positive bzw. negative Spannung liefert, wobei die Amplituden der Wortwählquelle und der Bit-Schreibschaltung derart sind, daß sie bei entgegengesetzten Vorzeichen eine zur Änderung des Leitfähigkeitsschwellenwertes ausreichende Spannungsdifferenz zwischen der Gateelektrode und dem Substrat hervorrufen, dadurch gekennzeichnet, daß die Wortwählquelle (4, 127) eine bipolare Rechteckschwingung liefert, die in jeder einzelnen Taktperiode aufeinanderfolgend entgegengesetzte Polaritäten aufweist und die den Substraten der Transistoren einer adressierten § Speicherzellenzeile zugeführt wird, und daß die Bitschreibschaltung alle Null- und Eins-Bits eines einzuschreibenden Datenwortes gleichzeitig mit der Zuführung der bipolaren Rechteckschwingung an die Gate-Elektroden der Transistoren (24—39) anlegt