DE2540901C2 - Verfahren zur Herstellung eines Halbleiterbauelements hoher Leistung - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelements hoher Leistung

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements hoher Leistung, bei dem . ein rückseitiger Schichtbereich eines schwach dotierten Halbleitersubstrats in ein hochdotiertes Gebiet umgewandelt wird und bei dem in dem verbliebenen vorderseitigen Schichtberetch des Halbleitersubstrats die das Bauelement vervollständigenden Zonen eingebracht werden.
Verfahren dieser Art sind aus der US-PS 35 35 171 und der DE-OS 2011 701 bekannt.
Bauelemente hoher Leistung sind für hohe Spannungen, beispielsweise in der Größenordnung von 1000 Volt und höher, bei hohen Strömen, beispielsweise in der Größenordnung von 10 A, ausgelegt und werden als diskrete Einzelelemente oder in Form von integrierten Anordnungen hergestellt.
Bei den überwiegend benutzen, vom gattungsgemäßen Verfahren abweichenden Herstellungsverfahren geht man von einem Halbleitersubstrat aus, auf das eine Halbleiterschicht aufgebracht wird. Beispielsweise verwendet man ein mit Arsen, Phosphor oder Antimon in einer Konzentration von mindestens 1020 Atomen/cm' N+-dotiertes Substrat. Auf dieses Substrat wird eine N--dotierte Epitaxieschicht aufgewachsen. Bei einer Störstellenkonzentration in der Größenordnung von 1014 Atomen/cm3 beträgt der spezifische Widerstand 10 bis50Ohm.cm.
Diese Epitaxieschicht weist beispielsweise eine Dicke von etwa 100 μπι auf. Die relativ große Dicke der Epitaxieschicht ist für einige im Herstellungsverfahren auftretende Probleme verantwortlich. Eines der Probleme erwächst aus der Tatsache, daß die Epitaxieschicht nicht nur auf das Halbleitersubstrat sondern auch auf der das Halbleitersubstrat während des Prozesses tragenden Aufnahmevorrichtung aufwächst. Das hat zur Folge, daß sich das Halbleitersostrat nach der Eptaxie nur sehr schwer von der Aufnahmevorrichtung lösen läßt. Aufgrund des unterschiedlichen Wärmeverhaltens von Halbleitersubstrat und Aufnahmevorrichtung werden in den Halbleitersubstraten bei der Abkühlung nach dem Epitaxieprozeß Versetzungen und mechanische Spannungen erzeugt Schließlich ist auch auf die Tatsache hinzuweisen, daß bei der Epitaxie an den Rändern des Halbleitersubstrates ein verstärktes Anwachsen festzustellen ist. Die dabei entstehenden verstärkten Ränder müssen in einem zusätzlichen Prozeß entfernt werden.
Neben der Schwierigkeit, dicke Epitaxieschichten guter Qualität zu erzeugen, ist als weiteres Problem zu nennen, daß es außerordentlich schwierig ist, hochdotierte N + - Halbleitersubstrate einwandfreier krUtallographischer Struktur und hoher Qualität herzustellen.
Deswegen ist es aus den eingangs genannten Druckschriften auch bereits bekannt, ein schwach dotiertes Halbleitersubstrat zu verwenden, von dem ein rückseitiger Schichtbereich in ein hochdotiertes Gebiet umgewandelt wird. Dabei erweist es sich als vorteilhaft, daß als Ausgangsmaterial nicht ein hochdotiertes Halbleitersubstrat verwendet werden muß und daß eine Epitaxie einer dicken Schicht vermieden wird.
Der Nachteil dieses Verfahrens besteht darin, daß sich die durch Diffusion eines Dotierstoffes erzielte Umwandlung des rückseitigen Schichtbereichs in ein hochdotiertes Gebiet nicht mit der erforderlichen, eine spätere Ausbreitung kristailographischer Störungen in den vorderen Schichtbereich vermeidender Sichfheit durchführen läßt
Aus der US-PS 3009 841 ist es bekannt, die Geschwindigkeit der Eindiffusion von Dotierungsstoffen zui Erzeugung eines höher dotierten Gebiets dadurch zu erhöhen, daß vor dem Diffusionsvorgang eine obere Schicht kristaliographisch gestörten Halbleitermaterials gebildet wird. Bei nach diesem Verfahren hergestellten Halbleiterbauelementen ist es nachteiihaft, daß sich die kristallographischen Störungen im Betrieb in den ungestörten, niedrig dotierten Schichtbereich ausbreiten und damit die Funktion des dort verwirklichten Bandelements zumindest beeinträchtigen.
In der US-PS 36 40 806 wird ein Verfahren zum Erzeugen von Halbleiterbauelementen beschrieben, bei dem zur Erzeugung isolierender Schichten beliebiger Tiefe ein Teil des Halbleiterkörpers porös gemacht wird.
Es ist die der Erfindung zugrundeliegende Aufgabe, ein Verfahren zur Herstellung von Halbleiterbauelementen hoher Leistung anzugeben, das wie das Verfahren der eingangs genannten Art die Notwendigkeit einer Epitaxie dicker Schichten vermeidet und gleichzeitig demgegenüber die Verwirklichung hochdotierter Substrate zuläßt, ohne daß durch Ausbreitung kristailographischer Störung die Funktion der Halbleiterbauelementc beeinträchtigt wird.
Diese Aufgabe wird bei dem gattungsgemäßen Verfahren durch das kennzeichnende Merkmal gelöst.
Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens ist im Unteranspruch niedergelegt. Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der F i g. 1A bis 1K näher beschrieben.
Die IA bis IK zeigen schematisch Schnittansichten | eines Halbleitersubstrats in aufeinanderfolgenden Herstellungsstufen des erfindungsgemäßen Verfahrens zur Herstellung eines Halbleiterbauelements.
Als Ausgangsmaterial dient ein N--dotiertes Halblei tersubstrat 11 aus Silizium (F i g. i A). Dieses Halbleiter™ substrat 11 weist typisch etwa einen Durchmesser ve 30 mm. eine Dicke von 200 μηι und einen spezifischer Widerstand von etwa 10 bis 30 Ohm -cm auf. Die Oberflächen der Vorder- und Rückseite sind eben und glatl Im folgenden Verfahrensschritt (Fig. IB) wird auf de Rückseite des Substrats ein poröser Bereich 12 erzeugt Ein bevorzugtes Verfahren zur Herstellung des poröser Bereiches besteht darin, die Rückseite des Substrats ir konzentrierter Flußsäure elektrolytisch anzuätzen. Da bei wird das Halbleitersubstrat in einer geeigneten Hai terung in die Flußsäure eingetaucht. Das Substrat dien
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als Anode. Die notwendige Kathode bildet ein ebenfalls 19 cignst sich beispielsweise Arsen, in die Flußsäure eingebrachter Leiter aus resistentem In den nachfolgenden, nicht dargestellten Verfahrens-
Mft'eriai. Legt man zwischen diese Anode und Kathode sehritten werden Emitter-Basis und Kollektorzone koneine Gleichspannung an, so erfolgt eine Reaktion, bei taktier;. Die Kontaktierung der Emitter- und Basiszone der ausgehend von der der Flußsäure ausg setzten 5 erfolgt selbstverständlich an der Vorderseite des HaIb-Rückseite des Substrats ein allmählich vertiefter Be- leitersubstrais. während das den Kollektor bildende reich des Substrats in eine poröse Schicht umgewandelt Halbleitersubstrat selbst an der hochdotierten Rückseiwird. Die Porosität und die Tiefe dieses Bereiches ist te konlaktierl wird.
proportional der Konzentration der Flußsäure, der Der mittels des anhand der Figuren erläuterten Ver-
Stromdichte und der Einwirkzeit. In einem typischen io fahrtns hergestellte Leistungstransistors weist einen Ausführungsbehpiel erhält man bei Verwendung einer N+ -dotierten Emitter mit einer Tiefe von IQ μπι, eine 25%igen Flußsäure und einer Stromdichte in der Grö- P+-dotierte Basis mit einer Dicke von ΙΟμπι, einen ßenordnung von 10 mA/cm2 bei einer Einwirkzeit von N--dotierten Kollektor mit einer Dicke von 80 μπι und 35 Minuten einen porösen Bereich mit einer Dicke von einem porösen N+-dotiertem Bereich mit einer Dicke 100 μπι und einer 15%igen Porosität, die sich aus dem 15 von 100 μπι auf.
eintretenden Gewichtsverlust ergibt. Diese Transistorstruktur weist einen die wesentlichen
Im nächsten Verfahren-ischritt (Fig. IC) wird auf die Halbleiterzonen aufnehmenden, schwach dotierten
Vorderseite des Substrats unter Anwendung konventio- Halbleiterbereich auf, der in seiner Qualität wesentlich sneller Methoden eine Siliziumdioxidschicht 13 aufge- besser ist als die bei bekannter Technik auf ein N+-do-
IBracht. 20 tierteh Substrat aufgebrachten dicken Epitaxjeschich-
'%' Im nachfolgenden, in Fig. ID angedeuteten Verfah- ten.
jfrensschritt wire der poröse Bereich 12 in ein hochdo- Es sei darauf hingewiesen, daß das Verfahren auch so
jgtiertes N +-Gebiet 14 umgewandelt. Dies geschieht vor- ausgeführt werden kann, daß das schwach dotierte fzugsweise durch Diffusion von Arsen. Der Diffusions- Halbleitersubstrat zunächst von der Vorderseite her mit fprozeß wird so gesteuert, daß der poröse Bereich in 25 den für das jeweilige Bauelement erforderlichen HaIb-Iseiner gesamten Tiefe von 100 μπι dotiert wird. Die Do- leiterzonen versehen wird und daß dann von der Rückii'ierung kann selbstverständlich auch durch Ionenim- sehe her der poröse Bereich erzeugt und in ein hochdotplantation erfolgen. tiertes Gebiet umgewandelt wird.
Die bisher beschriebenen Verfahrensschritte bezie- .
hen sich auf die Herstellung eines Halbleiterbauele- 30 Hierzu 5 Blatt Zeichnungen
ments mit einem /V-dotiertem Halbleitersubstrat. Das
(erfindungsgemäße Verfahren umfaßt natürlich auch ^Halbleiterbauelemente, bei deren Herstellung von einem schwach F-dotierten Halbleitersubstrat ausgegangen wird und der poröse Teil entweder in ein hochdotiertes P- oder N-Gebiet umgewandelt wird.
Im Verfahrensschritt, wie er sich aus F i g. IE ergibt, wird auf den porösen N + -dotierten Bereich des Halbleitersubstrats eine polykristalline Siliziumschicht 15 aufgebracht, die eine Oxidation während der nachfolgenden Verfahrensschritte verhindert Die Dicke dieser polykristallinen Siliziumschicht hängt von der im Schritt nach F i g. ID erzielten Porosität ab. Je größer die Porosität des genannten Teiles des Halbleitersubstrals ist, desto dicker sollte die polykristallinc Siliziumschicht 15 sein, um eine sauerstoffdichte Schicht zu erzielen.
Im Verfahrensschritt nach Fig. IF wird die pyrolytische Siliziumdioxidschicht 13 von der Vorderseite des Halbleitersubstrats abgeätzt.
In den weiteren Verfahrensschritten werden in die Vorderseite des Halbleitersubstrats die das Halbleiterbauelement vervollständigenden Zonen eingebracht. Im Schritt nach Fig. IG wird eine Passivierungsschicht 16 aus Siliziumdioxid oder einem anderen geeigneten Material auf die Vorderseite des Halbleitersubstrats aufgebracht, in diese Passivierungsschicht werden, wie durch Fig. IH angedeutet, durch photolithographische Maskierungs- und Ätztechnik Maskenfenster freigelegt. Durch anschließende Diffusion von beispielsweise Bor wird eine P+-dotierte Basiszone 17 eines im betrachteten Ausführungsbeispiel zu bildenden Hochleistungstransistors erzeugt. Die Basisweite beträgt nach der in Fig. IJ erfolgten Reoxidation, bei der die Oxidschicht 18 gebildet wird, etwa 14 μηι.
In einem nachfolgenden Diffusionsprozeß erfolgt im Bereich eines gebildeten Emitterfensters die Eindiffusion einer hochdotierten N+-Emitterzone 19 in die Basiszone 17. Als Dotierungsmaterial für die Emitterzone

Claims (2)

Patentansprüche:
1. Verfahren zur Herstellung eines Kalbleiterbauelements hoher Leistung, bei dem ein rückseitiger Schichtbereich eines schwach dotierten Halbleitersubstrats in ein hochdotiertes Gebiet umgewandelt wird und bei dem in dem verbliebenen vorderseitigen Schichtbereich des Halbleitersubstrats die das Bauelement vervollständigenden Zonen eingebracht werden, dadurch gekennzeichnet, daß der in ein hochdotiertes Gebiet umzuwandelnde Schichtbsreich des Halbleitersubstrats von der Rückseite her zunächst porös gemacht und dann dotiert wird.
2. Verfahren nach Ansprach 1, dadurch gekennzeichnet, daß die Porosität durch elektrolytisches Ansätzen in Flußsäure herbeigeführt wird.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4057823A (en) * 1976-07-02 1977-11-08 International Business Machines Corporation Porous silicon dioxide moisture sensor and method for manufacture of a moisture sensor
US4111720A (en) * 1977-03-31 1978-09-05 International Business Machines Corporation Method for forming a non-epitaxial bipolar integrated circuit
KR100434537B1 (ko) * 1999-03-31 2004-06-05 삼성전자주식회사 다공질 실리콘 혹은 다공질 산화 실리콘을 이용한 두꺼운 희생층을 가진 다층 구조 웨이퍼 및 그 제조방법
EP1307919A4 (de) * 2000-07-12 2009-04-15 California Inst Of Techn Elektrische passivierung von siliziumhaltigen oberflächen unter verwendung organischer schichten
DE102006047244B4 (de) * 2006-10-04 2018-01-18 Infineon Technologies Austria Ag Halbleiterbauelement mit einem monokristallinen Halbleiterkörper und Verfahren zur Herstellung desselben
CN102931081B (zh) * 2011-08-12 2015-02-04 上海华虹宏力半导体制造有限公司 带场阻挡层的半导体器件的制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3009841A (en) * 1959-03-06 1961-11-21 Westinghouse Electric Corp Preparation of semiconductor devices having uniform junctions
US2937114A (en) * 1959-05-29 1960-05-17 Shockley Transistor Corp Semiconductive device and method
GB1209313A (en) * 1967-04-11 1970-10-21 Lucas Industries Ltd HIGH VOLTAGE n-p-n TRANSISTORS
US3617822A (en) * 1967-12-05 1971-11-02 Sony Corp Semiconductor integrated circuit
US3649383A (en) * 1968-03-23 1972-03-14 Matsushita Electric Ind Co Ltd Process of fabricating electroluminescent element
GB1250377A (de) * 1968-08-24 1971-10-20
JPS4919030B1 (de) * 1969-01-29 1974-05-14
US3640806A (en) * 1970-01-05 1972-02-08 Nippon Telegraph & Telephone Semiconductor device and method of producing the same
US3703420A (en) * 1970-03-03 1972-11-21 Ibm Lateral transistor structure and process for forming the same
DE2011701A1 (de) * 1970-03-12 1971-09-30 Licentia Gmbh Lateraltransistor
JPS4942819B2 (de) * 1971-08-04 1974-11-16
DE2218329A1 (de) * 1972-04-15 1973-10-25 Bayer Ag Verfahren zur herstellung von 2trifluormethylimino-derivaten von fuenfring-heterocyclen

Also Published As

Publication number Publication date
GB1501896A (en) 1978-02-22
JPS5523464B2 (de) 1980-06-23
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US3961353A (en) 1976-06-01
JPS5151288A (de) 1976-05-06
FR2289050B1 (de) 1978-04-07
IT1041936B (it) 1980-01-10
DE2540901A1 (de) 1976-04-29

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