DE2540901A1 - Verfahren zur herstellung eines halbleiterbauelements hoher leistung - Google Patents
Verfahren zur herstellung eines halbleiterbauelements hoher leistungInfo
- Publication number
- DE2540901A1 DE2540901A1 DE19752540901 DE2540901A DE2540901A1 DE 2540901 A1 DE2540901 A1 DE 2540901A1 DE 19752540901 DE19752540901 DE 19752540901 DE 2540901 A DE2540901 A DE 2540901A DE 2540901 A1 DE2540901 A1 DE 2540901A1
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor substrate
- doped
- semiconductor
- component
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 45
- 238000000034 method Methods 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims description 39
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000000866 electrolytic etching Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000000407 epitaxy Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 208000036829 Device dislocation Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000004580 weight loss Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/051—Etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/097—Lattice strain and defects
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/122—Polycrystalline
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Bipolar Transistors (AREA)
- Weting (AREA)
- Formation Of Insulating Films (AREA)
- Element Separation (AREA)
Description
Verfahren zur Herstellung eines Halbleiterbauelements hoher Leistung
Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements
hoher Leistung, bei dem auf einem hochdotierten Halbleitersubstrat eine, die das Bauelement vervollständigenden
Zonen aufnehmende, schwach dotierte Halbleiterschicht angeordnet
ist.
j Bauelemente hoher Leistung sind für hohe Spannungen, beispielsweise
in der Größenordnung von 1000 Volt und höher, bei hohen ■ Strömen, beispielsweise in der Größenordnung von 10 A, ausgelegt
; und werden als diskrete Einzelelemente oder in Form von integrier-j
ten Anordnungen hergestellt.
Bei den üblichen Herstellungsverfahren geht man von einem Halbleitersubstrat
aus, auf das eine Halbleiterschicht aufgebracht wird. Beispielsweise verwendet man ein mit Arsen, Phosphor oder
Antimon in einer Konzentration von mindestens 10 Atomen/cm N+-dotiertes Substrat. Auf dieses Substrat wird eine N~-dotierte
Epitaxieschicht aufgewachsen. Bei einer Störstellenkonzentration
14 3 in der Größenordnung von 10 Atomen/cm beträgt der spezifische
Widerstand 10 bis 50 Ohm cm.
609818/0665
25409Q1
Diese Epitaxieschicht weist beispielsweise eine Dicke von etwa j 100 pm auf. Die relativ große Dicke der Epitaxieschicht ist für j
einige im Herstellungsverfahren auftretende Probleme verantwortlich. Eines der Probleme erwächst aus der Tatsache, daß die Epitaxieschicht
nicht nur auf das Halbleitersubstrat sondern auch auf der das Halbleitersubstrat während des Prozesses tragenden
Aufnahmevorrichtung aufwächst. Das hat zur Folge, daß sich das Halbleitersubstrat nach der Epitaxie nur sehr schwer von der
Aufnahmevorrichtung lösen läßt. Aufgrund des unterschiedlichen j Wärmeverhaltens von Halbleitersubstrat und Aufnahmevorrichtung
werden in den Halbleitersubstraten bei der Abkühlung nach dem Epitaxieprozeß Versetzungen und mechanische Spannungen erzeugt,
j Schließlich ist auch auf die Tatsache hinzuweisen, daß bei der JEpitaxie an den Rändern des Halbleitersubstrates ein verstärktes
^Aufwachsen festzustellen ist. Die dabei entstehenden verstärkten Ränder müssen in einem zusätzlichen Prozeß entfernt werden.
!Neben der Schwierigkeit, dicke Epitaxieschichten guter Qualität I zu erzeugen, ist als weiteres Problem zu nennen, daß es außerordentlich
schwierig ist, hochdotierte N -Halbleitersubstrate einwandfreier
kristallographischer Struktur und hoher Qualität her-,zustellen.
Es ist die der Erfindung zugrunde liegende Aufgabe, ein verbesi sertes Verfahren zur Herstellung von Halbleiterbauelementen hoher
j Leistung anzugeben, das insbesondere gegenüber dem bekannten Ver-I fahren eine höhere qualitative Ausbeute zuläßt und gleichzeitig
!die Notwendigkeit einer Epitaxie dicker Schichten vermeidet.
iGemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß ein
Teil eines schwach dotierten Halbleitersubstrats von der Rückseite her porös gemacht wird, daß dieser Teil in ein hochdotiertes
Gebiet umgewandelt wird und daß in dem restlichen, schwach dotierten Teil des Halbleitersubstrats die das Bauelement vervollständigenden
Zonen eingebracht werden.
FI 974 023
609818/0665
Bei diesem erfindungsgemäßen Verfahren erweist sich insbesondere als vorteilhaft, daß als Ausgangsmaterial nicht ein hochdotiertes
Halbleitersubstrat verwendet werden muß und daß eine Epitaxie einer dicken Schicht vermieden wird.
Vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens sind in den Unteransprüchen niedergelegt.
JDie Erfindung wird im folgenden anhand der Fign. 1A bis 1K näher
!beschrieben.
\Die Fign. 1A bis 1K zeigen schematisch Schnittansichten eines
!Halbleitersubstrats in aufeinanderfolgenden Herstellungsstufen :des erfindungsgemäßen Verfahrens zur Herstellung eines Halbleiterbauelements
.
Als Ausgangsmaterial dient'beim erfindungsgemäßen Verfahren ein
N~-dotiertes Halbleitersubstrat 11 aus Silizium (Fig. 1A). Dieses Halbleitersubstrat 11 weist typisch etwa einen Durchmesser
;von 30 mm, eine Dicke von 200 pn und einen spezifischen Widerstand
von etwa 10 bis 30 Ohm/cm auf. Die Oberflächen der Vorder- und Rückseite sind eben und glatt. Im folgenden Verfahrensschritt (Fig. 1B) wird auf der Rückseite des Substrats ein
poröser Bereich 12 erzeugt. Ein bevorzugtes Verfahren zur Herstellung des porösen Bereiches besteht darin, die Rückseite
des Substrats in konzentrierter Flußsäure elektrolytisch anzuätzen. Dabei wird das Halbleitersubstrat in einer geeigneten
Halterung in die Flußsäure eingetaucht. Das Substrat dient als Anode. Die notwendige Kathode bildet ein ebenfalls in die Flußsäure
eingebrachter Leiter aus resistentem Material. Legt man zwischen diese Anode und Kathode eine Gleichspannung an, so erfolgt
eine Reaktion, bei der ausgehend von der der Flußsäure ausgesetzten Rückseite des Substrats ein allmählich vertiefter Bereich des
Substrats in eine poröse Schicht umgewandelt wird. Die Porösität und die Tiefe dieses Bereiches ist proportional der Konzentration
FI 974 023
609818/0666
-A-
der Flußsäure, der Stromdichte und der Einwirkzeit. In einem typischen
Ausführungsbeispiel erhält man bei Verwendung einer 25% igen Flußsäure und einer Stromdichte in der Größenordnung von
10 mA/cm bei einer Einwirkzeit von 35 Minuten einen porösen Bereich
mit einer Dicke von 100 pm und einer 15%igen Porösität, die
sich aus dem eintretenden Gewichtsverlust ergibt.
Im nächsten Verfahrensschritt (Fig. 1C) wird auf die Vorderseite
|des Substrats unter Anwendung konventioneller Methoden eine !Siliziumdioxidschicht 13 aufgebracht.
|Im nachfolgenden, in Fig. 1D angedeuteten Verfahrensschritt wird
der poröse Bereich 12 in ein hochdotiertes N+-Gebiet 14 umgewandelt.
Dies geschieht vorzugsweise durch Diffusion von Arsen. Der Diffusionsprozeß wird so gesteuert, daß der poröse Bereich in
seiner gesamten Tiefe von 100 pm dotiert wird. Die Dotierung kann selbstverständlich auch durch Ionenimplantation erfolgen.
Die bisher beschriebenen Verfahrensschritte beziehen sich auf die Herstellung eines Halbleiterbauelements mit einem N-dotiertem
Halbleitersubstrat. Das erfindungsgemäße Verfahren umfaßt natürlich auch Halbleiterbauelemente, bei deren Herstellung von einem
schwach P-dotierten Halbleitersubstrat ausgegangen wird und der poröse Teil entweder in ein hochdotiertes P- oder N-Gebiet umgewandelt
wird.
Im Verfahrensschritt, wie er sich aus Fig. 1E ergibt, wird auf
den porösen N -dotierten Bereich des Halbleitersubstrats eine polykristalline Siliziumschicht 15 aufgebracht, die eine Oxidation
während der nachfolgenden Verfahrensschritte verhindert. Die
Dicke dieser polykristallinen Siliziumschicht hängt von der im !Schritt nach Fig. 1D erzielten Porösität ab. Je größer die
Porösität des genannten Teiles des Halbleitersubstrats ist, desto dicker sollte die polykristalline Siliz'iumschicht 15 sein, um
FI 974 023
60981 8/0665
254Q901
eine sauerstoffdichte Schicht zu erzielen.
Im Verfahrensschritt nach Fig, IF wird die pyrolytisch^ Siliziumdioxidschicht
13 von der Vorderseite des Halbleitersubstrats abgeätzt.
In den weiteren Verfahrenssehritten werden in die Vorderseite
des Halbleitersubstrats die das Halbleiterbauelement vervollständigenden Zonen eingebracht. Im Schritt nach Fig. 1G wird eine
Passivierungsschicht 16 aus Siliziumdioxid oder einem anderen geeigneten Material auf die Vorderseite des HalbleiterSubstrats
'aufgebracht. In diese Passivierungsschicht werden, wie durch
[Fig. 1H angedeutet, durch photolithographische Maskierungs- und
!Ätztechnik Maskenfenster freigelegt. Durch anschließende Diffusion
von beispielsweise Bor wird eine P -dotierte Basiszone eines im betrachteten Ausführungsbeispiel zu bildenden Hochlei-
;stungstransistors erzeugt. Die Basisweite beträgt nach der in
|Fig. U erfolgten Reoxidation, bei der die Oxidschicht 18 ge-ίbildet
wird, etwa 14 um.
SIn einem nachfolgenden Diffusionsprozeß erfolgt im Bereich eines gebildeten Emitterfensters die Eindiffusion einer hochdotierten
N -Emitterzone 19 in die Basiszone 17. Als Dotierungsmaterial für die Emitterzone 19 eignet sich beispielsweise Arsen.
In den nachfolgenden, nicht dargestellten Verfahrensschritten werden
Emitter-Basis und Kollektorzone kontaktiert. Die Kontaktierung der Emitter- und Basiszone erfolgt selbstverständlich an
der Vorderseite des Halbleitersubstrats, während das den Kollek-
jtor bildende Halbleitersubstrat selbst an der hochdotierten
Rückseite kontaktiert wird.
Fi 974 023
609818/0665
Der mittels des erfindungsgemäßen Verfahrens hergestellte Leistung|stransistor
weist einen N -dotierten Emitter mit einer Tiefe von 10 pm, eine P -dotierte Basis mit einer Dicke von 10 pm, einen
N -dotierten Kollektor mit einer Dicke von 80 pn und einem porösen
N -dotiertem Bereich mit einer Dicke von 100 pm auf.
Diese Transistorstruktur weist einen die wesentlichen Halbleiterzonen
aufnehmenden, schwach dotierten Halbleiterbereich auf, der in seiner Qualität wesentlich besser ist als die bei bekannter
Technik auf ein
taxieschichten.
taxieschichten.
Technik auf ein N -dotierten Substrat aufgebrachten dicken Epi-
Es sei darauf hingewiesen, daß das Verfahren auch so ausgeführt
werden kann, daß das schwach dotierte Halbleitersubstrat zunächst von der Vorderseite her mit den für das jeweilige Bauelement erforderlichen
Halbleiterzonen versehen wird und daß dann von der Rückseite her der poröse Bereich erzeugt und in ein hochdotier-
; tes Gebiet umgewandelt wird.
FI 974 023
609818/0665
Claims (3)
- PATENTANSPRÜCHEVerfahren zur Herstellung eines Halbleiterbauelements hoher Leistung, bei dem auf einem hochdotierten Halbleitersubstrat eine, die das Bauelement vervollständigenden Zonen aufnehmende, schwach dotierte Halbleiterschicht • angeordnet ist, dadurch gekennzeichnet, daß ein Teil eines schwach dotierten Halbleitersubstrats von der Rückseite her porös gemacht wird, daß dieser Teil in ein hochdotiertes Gebiet umgewandelt wird und daß in ; dem restlichen, schwach dotierten Teil des Halbleitersubstrats die das Bauelement vervollständigenden Zonen eingebracht werden.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Porösität durch elektrolytisches Anätzen in Flußsäure herbeigeführt wird.
- 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Umwandlung des porösen Teiles des Halbleitersubstrats in ein hochdotiertes Gebiet durch Diffusion erfolgt.FI 974 023609818/0665Leerseite
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/516,064 US3961353A (en) | 1974-10-21 | 1974-10-21 | High power semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2540901A1 true DE2540901A1 (de) | 1976-04-29 |
| DE2540901C2 DE2540901C2 (de) | 1984-10-11 |
Family
ID=24053975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2540901A Expired DE2540901C2 (de) | 1974-10-21 | 1975-09-13 | Verfahren zur Herstellung eines Halbleiterbauelements hoher Leistung |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US3961353A (de) |
| JP (1) | JPS5523464B2 (de) |
| DE (1) | DE2540901C2 (de) |
| FR (1) | FR2289050A1 (de) |
| GB (1) | GB1501896A (de) |
| IT (1) | IT1041936B (de) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4057823A (en) * | 1976-07-02 | 1977-11-08 | International Business Machines Corporation | Porous silicon dioxide moisture sensor and method for manufacture of a moisture sensor |
| US4111720A (en) * | 1977-03-31 | 1978-09-05 | International Business Machines Corporation | Method for forming a non-epitaxial bipolar integrated circuit |
| KR100434537B1 (ko) * | 1999-03-31 | 2004-06-05 | 삼성전자주식회사 | 다공질 실리콘 혹은 다공질 산화 실리콘을 이용한 두꺼운 희생층을 가진 다층 구조 웨이퍼 및 그 제조방법 |
| EP1307919A4 (de) * | 2000-07-12 | 2009-04-15 | California Inst Of Techn | Elektrische passivierung von siliziumhaltigen oberflächen unter verwendung organischer schichten |
| DE102006047244B4 (de) * | 2006-10-04 | 2018-01-18 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einem monokristallinen Halbleiterkörper und Verfahren zur Herstellung desselben |
| CN102931081B (zh) * | 2011-08-12 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 带场阻挡层的半导体器件的制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3009841A (en) * | 1959-03-06 | 1961-11-21 | Westinghouse Electric Corp | Preparation of semiconductor devices having uniform junctions |
| US3535171A (en) * | 1967-04-11 | 1970-10-20 | Lucas Industries Ltd | High voltage n-p-n transistors |
| DE2011701A1 (de) * | 1970-03-12 | 1971-09-30 | Licentia Gmbh | Lateraltransistor |
| US3640806A (en) * | 1970-01-05 | 1972-02-08 | Nippon Telegraph & Telephone | Semiconductor device and method of producing the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2937114A (en) * | 1959-05-29 | 1960-05-17 | Shockley Transistor Corp | Semiconductive device and method |
| US3617822A (en) * | 1967-12-05 | 1971-11-02 | Sony Corp | Semiconductor integrated circuit |
| US3649383A (en) * | 1968-03-23 | 1972-03-14 | Matsushita Electric Ind Co Ltd | Process of fabricating electroluminescent element |
| GB1250377A (de) * | 1968-08-24 | 1971-10-20 | ||
| JPS4919030B1 (de) * | 1969-01-29 | 1974-05-14 | ||
| US3703420A (en) * | 1970-03-03 | 1972-11-21 | Ibm | Lateral transistor structure and process for forming the same |
| JPS4942819B2 (de) * | 1971-08-04 | 1974-11-16 | ||
| DE2218329A1 (de) * | 1972-04-15 | 1973-10-25 | Bayer Ag | Verfahren zur herstellung von 2trifluormethylimino-derivaten von fuenfring-heterocyclen |
-
1974
- 1974-10-21 US US05/516,064 patent/US3961353A/en not_active Expired - Lifetime
-
1975
- 1975-08-19 FR FR7526334A patent/FR2289050A1/fr active Granted
- 1975-08-27 JP JP10311775A patent/JPS5523464B2/ja not_active Expired
- 1975-08-27 IT IT26594/75A patent/IT1041936B/it active
- 1975-09-01 GB GB35922/75A patent/GB1501896A/en not_active Expired
- 1975-09-13 DE DE2540901A patent/DE2540901C2/de not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3009841A (en) * | 1959-03-06 | 1961-11-21 | Westinghouse Electric Corp | Preparation of semiconductor devices having uniform junctions |
| US3535171A (en) * | 1967-04-11 | 1970-10-20 | Lucas Industries Ltd | High voltage n-p-n transistors |
| US3640806A (en) * | 1970-01-05 | 1972-02-08 | Nippon Telegraph & Telephone | Semiconductor device and method of producing the same |
| DE2011701A1 (de) * | 1970-03-12 | 1971-09-30 | Licentia Gmbh | Lateraltransistor |
Also Published As
| Publication number | Publication date |
|---|---|
| GB1501896A (en) | 1978-02-22 |
| JPS5523464B2 (de) | 1980-06-23 |
| FR2289050A1 (fr) | 1976-05-21 |
| US3961353A (en) | 1976-06-01 |
| JPS5151288A (de) | 1976-05-06 |
| FR2289050B1 (de) | 1978-04-07 |
| IT1041936B (it) | 1980-01-10 |
| DE2540901C2 (de) | 1984-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69332511T2 (de) | Verfahren zur Herstellung eines Halbleitersubstrats | |
| DE2652294C2 (de) | Verfahren zum Herstellen eingelegter Oxidbereiche in Halbleitersubstraten | |
| DE2727557A1 (de) | Verfahren zur bildung von monokristallinem siliciumcarbid | |
| DE2818261C2 (de) | Verfahren zur Herstellung von Galliumarsenid-Solarzellen | |
| DE1439935A1 (de) | Halbleitereinrichtung und Verfahren zu deren Herstellung | |
| DE2615754C2 (de) | ||
| EP0018520A1 (de) | Verfahren zur vollständigen Ausheilung von Gitterdefekten in durch Ionenimplantation von Phosphor erzeugten N-leitenden Zonen einer Siliciumhalbleitervorrichtung und zugehörige Siliciumhalbleitervorrichtung | |
| EP0020998A1 (de) | Verfahren zum Herstellen eines bipolaren Transistors mit ionenimplantierter Emitterzone | |
| DE2019655C2 (de) | Verfahren zur Eindiffundierung eines den Leitungstyp verändernden Aktivators in einen Oberflächenbereich eines Halbleiterkörpers | |
| DE2704413A1 (de) | Verfahren zur herstellung von halbleiteranordnungen, bei dem eine dotierungsverunreinigung aus einer polykristallinen halbleiterschicht in ein unterliegendes einkristallines halbleitermaterial eindiffundiert wird | |
| DE1564191B2 (de) | Verfahren zum herstellen einer integrierten halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames siliziumsubstrat elektrisch isolierten schaltungselementen | |
| DE1814747C2 (de) | Verfahren zum Herstellen von Feldefekttransistoren | |
| DE2540901A1 (de) | Verfahren zur herstellung eines halbleiterbauelements hoher leistung | |
| DE2316520C3 (de) | Verfahren zum Dotieren von Halbleiterplättchen durch Diffusion aus einer auf das Halbleitermaterial aufgebrachten Schicht | |
| DE2654946C2 (de) | ||
| DE2832153C2 (de) | Verfahren zur Herstellung von Halbleitervorrichtungen | |
| DE3301479C2 (de) | Verfahren zum Herstellen eines Halbleiterelementes | |
| DE2601652C3 (de) | Verfahren zur epitaxialen Abscheidung einer Am. Bv Halbleiterschicht auf einem Germaniumsubstrat mit einer (100)-Orientierong | |
| DE2546673A1 (de) | Verfahren zur herstellung einer halbleiterstruktur | |
| DE1464921B2 (de) | Verfahren zum herstellen einer halbleiteranordnung | |
| DE2151346C3 (de) | Verfahren zum Herstellung einer aus Einkristallschichtteilen und Polykristallschichtteilen bestehenden Halbleiterschicht auf einem Einkristallkörper | |
| EP0039015A2 (de) | Planartransistor, insbesondere für I2L-Strukturen | |
| DE3604260A1 (de) | Fluessigkeitsepitaxieverfahren | |
| DE2511487C2 (de) | Verfahren zur Herstellung eines vertikalen Sperrschicht-Feldeffekttransistors | |
| DE2732582A1 (de) | Verfahren zur herstellung einer halbleitervorrichtung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OD | Request for examination | ||
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |