DE2511487C2

DE2511487C2 - Verfahren zur Herstellung eines vertikalen Sperrschicht-Feldeffekttransistors

Info

Publication number: DE2511487C2
Application number: DE19752511487
Authority: DE
Inventors: Masao Hamakita Shizuoka Kosugi; Takeshi Hamamatsu Shizuoka Matsuyama; Takashi Hamamatsu Shizuoka Yoshida
Original assignee: Nippon Gakki Seizo Hamamatsu Shizuoka KK; Nippon Gakki Co Ltd
Current assignee: Yamaha Corp
Priority date: 1974-03-16
Filing date: 1975-03-15
Publication date: 1986-07-24
Also published as: NL163898C; NL7503054A; FR2273375B1; NL163898B; DE2511487A1; FR2273375A1

Description

dadurch gekennzeichnet, daß

— nach den Entfernen der Maskenschicht in der freiliegenden Oberfläche der ersten Epitaxialschicht und der Gate-Zone durch Dotierung mit einer verdampfbaren Dotiersubstanz eine dünne Kompensationsschicht oes ersten Leitfähigkeitstyps gebildet wird, worauf dann diese Anordnung auf eine erhöhte Temperatur in einer Wasserstoffatmosphäre erhitzt wird, und

— vor der Herstellung der Elektroden durch örtliches Ätzen eine in der zweiten Epitaxialschicht oberhalb der Gate-Zone liegende öffnung gebildet wird.

2. Verfahren nach Anspruch I₁ dadurch gekennzeichnet, daß die Dotierungskonzentration in der Kompensationsschicht höchstens gleich der der Gate-Zone ist.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Kompensationsschicht durch Ionenimplantation gebildet wird.

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines vertikalen Sperrschicht-Feldeffekttransistors mit nicht gesättigten Strom/Spannungs-Kennlinien nach dem Oberbegriff des Anspruchs 1.

Ein derartiges Verfahren ist aus dem Aufsatz von R. Zuleeg auf Seite 449 bis 460 in Solid-State Electronics, 1967, Band 10, bekannt. In diesem Aufsatz wird bereits auch darauf hingewiesen, daß die Herstellung der zweiten Epitaxialschicht ein kritischer Verfahrensschritt ist, weil eine Herausdiffusion aus der Gate-Zone mit der Folge einer Umdotierung des Halbleitermaterials, das zwischen den einzelnen Teilen der Gate-Zone angeordnet ist, eintritt.

Der Erfindung liegt die Aufgabe zugrunde, beim Verfahren der eingangs genannten Art in einfacher Weise sicherzustellen, daß eine solche Umdotierung während des Verfahrens der Herstellung des Feldeffekttransistors nicht auftreten kann.

Zur Lösung dieser Aufgabe sieht die Erfindung die im kennzeichnenden Teil des Anspruchs 1 angegebenen Maßnahmen vor.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Ergänzend sei noch auf US-PS 38 28 230 hingewiesen. Diese Patentschrift beschreibt einen vertikalen Sperrschicht-Feldeffekttransistor und ein Verfahren zu seiner Herstellung, wobei vor der Herstellung der Source-, Drain- und Gate-Elektroden durch örtliches Ätzen der über der Gate-Zone angeordneten Epitaxialschicht eine oberhalb der Gate-Zone liegende öffnung gebildet wird.

Der gemäß der Erfindung herstellbare ungesättigte Eigenschaften aufweisende Feldeffekttransistor besitzt eine hohe Durchbruchspannung, geringe Verzerrung und ferner eine hohe Steilheit sowie eine hohe Stromkapazität

Ein Ausführungsbeispiel der Erfindung wird anhand der Zeichnung erläutert; in der Zeichnung zeigt
F i g. 1 einen Querschnitt eines vertikalen Sperrschicht-Feldeffekttransistors der ungesättigten Bauart;

Fig.2a bis 2i Querschnitte, welche die Herstellung des Feldeffekttransistors der F i g. 1 veranschaulichen; F i g. 3 eine graphische Darstellung, die zeigt, wie ein Dotiermitte] in das Halbleitermaterial eingeführt wird; F i g. 4a bis 4c Beispiele des Gatemusters.
In F i g. 1 ist ein Ausführungsbeispiel eines vertikalen Sperrschicht-Feldeffekttransistors dargestellt, wobei in den Fig.2a bis 2i die Herstellungsschrittte für diesen Transistor angegeben sind.

Auf einem n+-Typ-Halbleitersubstrat 20 von hoher Leitfähigkeit ist eine n--Typ-Epitaxialschicht 21 abgeschieden, welch letztere eine Störstellenkonzentration von 5 · 10¹³ bis 5 · 10^H Atome/cm" — typischerweise 1 · 10¹⁴ Atome/cm³ — besitzt, um eine einen hohen Widerstandswert aufweisende Drainzone 21 zu bilden. In der Oberfläche der Drainzone 21 ist eine gitterförmige Gatezone 22 mit einer Störstellenkonzentration von 1 · ΙΟ¹⁸ bis 5 · 10¹⁹ Atome/cm³ durch bekannte Dotierverfahren ausgebildet Diese Gategitter oder diese Gatemaschen sind parallel zu einer Hauptoberfläche ausgebildet. Auf der Drainzone 21 ist eine n~-Typ-EpitaxiaNSourcezone 23 vorgesehen oder abgeschieden, und zwar mit einer Störstellenkonzentration von 1 · 10¹⁴ bis 5 · IO'⁵ Atomen/cm³ — typischerweise von 1 · 10¹⁵ Atome/cm³ — wobei die Gateelektrodenanschlußzone 22' ausgenommen ist. Mit den entsprechenden Zonen sind Drain-, Gate- und Sourceelektroden 31,32 und 33 verbunden.

Es können verschiedene Gatemuster bei diesem Ausführungsbeispiel verwendet werden. Die Grundkonzepte für die Konstruktion des Gatemusters bestehen darin, daß die Fläche des Plättchens in wirkungsvoller Weise genutzt werden kann und daß das Vorhandensein eines Bruchs im Gatemuster noch immer die elektrische Verbindung der Gatezone aufrechterhält. Einige Beispiele von Gatemustern sind in den F i g. 4a bis 4c dargestellt F i g. 4a ist eine wabenartige Struktur, F i g. 4b ist eine versetzte Struktur und F i g. 4c ist ein rechteckiges Gitter. Der wichtigste Faktor bei der Gatekonstruktion ist die Breite der Gatemasche. Diese Breite ist so ausgewählt, daß sich die Sperrschichten einander dicht annähern, sich aber nicht berühren.

Die Herstellungsschritte für den Feldeffekttransistor der Fig. 1 werden unter Bezugnahme auf die Fig.2a bis 2i beschrieben.

Zunächst wird ein Siliciumsubstrat 20 der n⁺-Type hergestellt Auf diesem n⁺-Type-Substrat wird eine n~ -Type-Epitaxialsiliciumschicht 21 dampfabgeschieden, und zwar unter Verwendung des intermittierenden Dotierverfahrens (F i g. 2a), d. h. des intermittierenden Hinzufügens des Dotiermittels zu dem Trägergas, wie dies in F i g. 3 dargestellt ist Die Dotierzeit t_an und die Nicht-Dotierzeit u_m sind in geeigneter Weise ausgewählt beispielsweise ist eine Minute für jeden Vorgang vorgesehen, um so eine Epitaxialschicht mit der gewünschten Störstellenkonzentration, beispielsweise 5 ■ 10¹³ Atome/cm³, auszubilden. Gemäß diesem Verfahren werden dotierte und nicht dotierte Schichten abwechselnd in der Richtung des Kristallwachstums ausgebildet. Die Stärke der entsprechenden Schichten ist jedoch derart ausgewählt daß die Störstellenverteilung sich gleichförmig durch die thermische Diffusion während des Kri-Stallwachstumsvorgangs ausnivelliert. Dieses Verfahren ist äußerst wirkungsvoll zur Bildung einer Ha'">leiterzone mit geringer aber genauer Störstellenkonzentration.

Nachdem die n~-Typ-Epitaxialschicht gewachsen ist werden die Siliciumplättchen 20 und 21 einer Wärmebehandlung in einer Sauerstoffatmosphäre ausgesetzt, um Siliciumdioxydfilme 24 auf den Oberflächen (F i g. 2b) auszubilden. Der auf der Hauptoberfläche angeordnete Dioxydfilm 24 wird zur Bildung eines Maskenmusters (Abdeckmusters) entsprechend dem Gatemuster fotogeätzt Durch diese Maske wird eine p-Type-erteilende Verunreinigung, wie beispielsweise Bor, Aluminium oder Indium, in die Epitaxialschicht 21 durch die thermische Diffusion oder die Ionenimplantationsmethode dotiert, um eine p-Type-Halbleiter-Gatezone 22 zu bilden, die eine Störstellenkonzentration von 1 · 10¹⁸ bis 5 · 10¹⁹ Atome/cm³ (F ig. 2c) aufweist Nach der Bildung der Gatezone 22 werden die Dioxydfilme 24 durch Auflösung in verdünnter Fluorsäure (F i g. 2d) entfernt. Die freiliegende Oberfläche der Epitaxialschicht 21 einschließlich der Gatezone 22 wird sodann mit einer verdampfbaren n-Type-ergebenden Verunreinigung, wie Arsen oder Phosphor, dotiert, wodurch eine Störstellen enthaltende Siliciumschicht 25 gebildet wird. Das die Siliciumschicht 25 tragende Halbleiterplättchen wird einer Atmosphäre aus Sauerstoff und Phosphor ausgesetzt. Daraufhin wird eine Oberflächenschicht 26 aus Phosphorglas gebildet (Fig.2e). Die genannte dünne n-Typ-Schicht 25 besitzt eine Störstellenkonzentration von nicht mehr als diejenige im Oberflächenteil der Gatezone 22 und ist gebildet, um die von der Gatezone 22 freigegebenen Störsteilen zu kompensieren. Die Störstellenkonzentration dieser dünnen Schicht 25 ist so gewählt, daß bei der Endstufe der Herstellungsschritte keine Zone von derart relativ hoher Störstellenkonzentration verbleibt. Dieser Schritt der F i g. 2e wird gerade vor dem Schritt des Entfernens des Phosphorglases und der Oberflächenreinigung durchgeführt. Dieser Schritt kann durch Ionenimplantation ersetzt werden, um die dünne Schicht 25 zu bilden. Die Ionenimplantation kann eine störstellendotierte Schicht mit einer Stärke von ungefähr 0,1 Mikrometer sehr genau und gleichförmig ausbilden. Jedoch wird gemäß diesem letztgenannten alternativen Schritt kein Phosphorglas ausgebildet, da dieser Schritt sich völlig von dem zuvorgenannten Schritt unterscheidet, der ein thermisches Dotierverfahren ist. Beim Schritt gerräS F i g. 2f wird nach Entfernen des Phosphorglases in Luorsäure das Halbleiterplättchen einer Wärmebehandlung von ungefähr 1200⁰C in einer Wasserstoffatmosphäre ausgesetzt, um die Oberfläche (F i g. 2f) zu reinigen. In diesem Verfahren haben die Gatestörstellen die Tendenz zu diffundieren oder zu verdampfen, und die dünne Kompensationsschicht 25 kompensiert die p-Type-Verunreinigung. Die Störstellenkonzentration der dünnen Schicht 25 vermindert sich infolge von Verdampfung, Diffusion und Kompensation. Nach diesem Störstellenverminderungsverfahren in einer Wasserstoffatmosphäre wird eine zweite Epitaxialschicht 23 bis auf eine Stärke von ungefähr 5 Mikrometer auf der ersten Epitaxialschicht 21 aufgewachsen, und zwar durch Einführen eines Mono-Silan(SiH₄)-Gases bei einer Temperatur von 900 bis 1100° C. Wenn diese Epitaxialschicht gewachsen ist, so ist die n-Type-dotierte Zone 25 verschwunden (F i g. 2g). Nachdem die zweite Epitaxialschicht 23 ausgebildet ist, wird ihre Oberfläche mit Siliciumdioxyd überzogen. Daraufhin wird der Teil der Siliciumdioxydoberfläche, der oberhalb der p-Type-Gatezone 22' liegt, durch bek?nnte Fotoätzverfahren (F i g. 2h) geätzt Sodann wiro die sich ergebende freiliegende Oberfläche der zweiten Epiiaxialschicht 23 geätzt, und zwar unter Verwendung der als eine Maske dienenden verbleibenden Siliciumdioxydsehicht (F i g. 2i). Sodann werden die Elektroden durch übliche Verfahren angeschlossen.

Es sei bemerkt, daß dann, wenn nichts unternommen wird, um den unerwünschten, sich aus der Oberflächendiffusion und Verdampfung der Gatestörstellen ergebenden Effekt abzuschwächen, viele der Bahnzonen sich in die p-Type umwandeln. Das Element kann dann bipolare Eigenschaften aufweisen. In diesem Ausführungsbeispiel wird eine Kompensationsschicht ausgebildet und die Temperatur zum Aufwachsen der zweiten Epitaxialschicht wird abgesenkt, um das Auftreten dieses unerwünschten Phänomens zu verhindern.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zur Herstellung eines vertikalen Sperrschicht-Feldeffekttransistors mit nicht gesättigten Strom/Spannungs-Kennlinien, wobei

— auf einem Halbleitersubstrat eines ersten Leitfähigkeitstyps eine erste Epitaxialschicht des ersten Leitfähigkeitstyps mit einer niedrigeren Dotierungskonzentration als im Halbleitersubstrat ausgebildet wird,

— eine Maskenschicht auf der ersten Epitaxialschicht angeordnet wird,

— Fenster entsprechend einem vorbestimmten Gate-Zonenmuster in die Maskenschicht geätzt werden,

— eine Dotiersubstanz zur Hervorrufung des zweiten Leitfähigkeitstyps durch die Fenster in die Oberfläche der ersten Epitaxialschicht eingebracht wird, um die Gate- Zone des zweiten Leitfähigkeitstyps zu bilden,

— die Maskenschicht entfernt wird,

— dann eine zweite Epitaxialschicht des ersten Leitfähigkeitstyps ausgebildet wird,

— und schließlich Elektroden an den Source-, Drain- und Gate-Zonen angeordnet werden,