DE2055162A1 - Verfahren zur Isolationsbereichbil dung im Halbleitersubstrat einer monohthi sehen Halbleitervorrichtung - Google Patents

Verfahren zur Isolationsbereichbil dung im Halbleitersubstrat einer monohthi sehen Halbleitervorrichtung

Info

Publication number
DE2055162A1
DE2055162A1 DE19702055162 DE2055162A DE2055162A1 DE 2055162 A1 DE2055162 A1 DE 2055162A1 DE 19702055162 DE19702055162 DE 19702055162 DE 2055162 A DE2055162 A DE 2055162A DE 2055162 A1 DE2055162 A1 DE 2055162A1
Authority
DE
Germany
Prior art keywords
substrate
epitaxial layer
conductivity type
layer
impurities
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19702055162
Other languages
English (en)
Inventor
Madhukar Bhavanidas Beacon N Y Vora (V St A )
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2055162A1 publication Critical patent/DE2055162A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H01L29/0826—Pedestal collectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/037—Diffusion-deposition
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/049—Equivalence and options
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/098—Layer conversion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/145—Shaped junctions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/151—Simultaneous diffusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/919—Elements of similar construction connected in series or parallel to average out manufacturing variations in characteristics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)

Description

9. November 1970
Dr.Schie/E
Docket S1I 969 044
U.S.Serial No. 875 012
Anmelderin: International Business Machines Corporation Armonk, New York 10504 (7.St.A.)
Vertreter: Patentanwalt Dr.-Ing. Rudolf Schiering 703 Böblingen/Württ. Westerwaldweg 4
Verfahren zur Isolationsbereichbildung im Halbleitersubstrat einer monolithischen Halbleitervorrichtung
Die Erfindung betrifft ein Verfahren zur Isolationsbereichbildung im Halbleitersubstrat vom einen der beiden Leitfähigkeitstypen einer monolithischen Schaltung. Die Erfindung betrifft zudem eine besonders vorteilhafte monolithische Halbleitervorrichtung, die nach diesem Verfahren hergestellt ist.
Die fortschreitende·.· Technik der Herstellung integrierter monolithischer Halbleiterschaltungsvorrichtungen zwingt zu einer Erhöhung der Packungsdichte der Bauelemente und zwar ohne Aufopferung der hohen elektrischen Leistungsquälitäten. Wie bekannt, muß zwischen benachbarten individuellen Halbleiterbauelementen eine elektrische Isolation vorgesehen werden. Diese elektrische Isolation wird im gleichen monolithischen Chip gebildet, damit in gewünschter Form Zwischenverbindungen der Bauelemente durch Oberflächenmetalliaierung kontrolliert werden können.
Die elektrische Isolation wird gewöhnlich durch Schaffung spezieller Isolationsdiffusionen erzielt, welche durch
109821/1809
eine epitaktische Schicht des einen Leitfähigkeitstyps Ms zu einem darunterliegenden Substrat vom entgegengesetzten Leitfähigkeitstyp reichen. Jede Isolationsdiffusion ist von einem Leitfähigkeitstyp, der demjenigen der eptitaktischen Schicht entgegengesetzt ist.
Derartige Isolationsdiffusionen besetzen jedoch bedeutsame Teile des epitaktischen Körperschichtmaterials und machen diese Bereiche unbrauchbar für die Verwendung von Schaltungsteilen. Die Bauelementendichte wird wesentlich erhöht, wo eine Selbst-Isolation zwischen benachbarten Halbleiterbauelementen ohne Schaffung getrennter Isolationsdiffusionen zwischen individuellen Elementen erreicht wird.
Eine solche Isolation ist bei der bereits vorgeschlagenen Isolationsstruktur einer integrierten Schaltung großer Bauelementendichte nach der älteren Patentanmeldung P 20 31 533 ·7 der IBM und bei der bereits vorgeschlagenen integrierten Planarstruktur eines Transistors, insbesondere bei einem für integrierte Schaltungen verwendbaren Schottky-Sperrschicht-Transistor nach der älteren Patentanmeldung P 20 32 201.4 der IBM vorhanden. Bei diesen Anordnungen liefern die Grenzen der Kollektor- bzw. Emitterbereiche die erforderliche Isolation.
Es wäre jedoch vorteilhaft, wenn die Methode nach der die elektrische Isolation zwischen den Elementen der monolithischen Struktur erreicht wird^im Einklang stünde mit der Erzielung einer hohen elektrischen Arbeitsleistung der isolierten Bauelemente. Es kann zum Beispiel gezeigt werden, daß ein zurückgesetzter Störstoffgradient in der Kollektorzone eines Transistors erwünscht ist, um die Grenzfrequenz und die stromführenden Eigenschaften zu erhöhen. Solch ein Gradient ist einer, bei dem die StorStellenkonzentration von einem Maximalwert in der Subkollektorzone
* 109821/1809
abnimmt auf einen Minimumwert am Kollektor-PN-Übergang. Dieses wünschenswerte Störstellenprofil wird bei jenen bisherigen Verfahren nicht erreicht, bei denen selbstisolierte Bauelemente in der epitaktischen Schicht einer monolithischen Kristallstruktur gebildet werden·
Die bestehenden Schwierigkeiten zu beheben, ist die der Erfindung zugrunde liegende Aufgabe.
Für ein Verfahren arar Isolationsbereichbildung im Halbleitersubstrat des einen Leitfähigkeitstyps einer monolithischen Halbleitervorrichtung besteht danach die Erfindung darin, daß Störstoffe des anderen Leitfähigkeitstyps in das Substrat über gewünschte Oberflächenetellen eingeführt werden, daß eine Schicht des einen Leitfähigkeitstyps auf dem Substrat epitaktisch gebildet wird und daß diese eptifcaktische Schicht und dieses Substrat einer Behandlung ausgesetzt werden, bei der Störstoffe durch die epitaktische Schicht hindurch in die Oberfläche der epitaktischen Schicht vollständig aus_ diffundiert werden.
Nach einer besonders -vorteilhaften Ausführungsform besteht das Verfahren nach der Erfindung darin, daß in die Siliciumdioxydschioht, alt welcher das Siliciumsubstrat vom Leitfähigkeitetyp P** bedeckt ist, ein Subkollektorfenster gebildet wird, daß swei Störstoffe vom N-Leitungstyp und von verschiedener Diffusionegeschwindigkeit durch dieses Fenster In das Substrat: eindlffundiert werden, daß dann die Oxydschicht entfernt und auf das Substrat eine P""leitende SiIiciuaechicht epitaktisch niedergeschlagen und reoxydiert wird, daß während der ReoXydation die beiden Stör stoffe, insbesondere Phosphor und Arsen, ausdiffundiert werden, und daß bei* Ausdiffundieren der eine der beiden Störstoffe, insbesondere Phosphor, die obere Oberfläche der epitaktischen Schicht erreicht, so daß eine H leitende Tasche in der P"*
109821/1809
_ 4 leitenden epitaktischen Schicht und dem Substrat entstellt.
Die Selbst-Isolation ist hier mit der hohen Packungsdichte der Bauelemente und der hohen elektrischen Leistungsfähigkeit des Bauelements vereinbar. Sie wird durch einen epitaxlalen Ausdiffusionsprozeß erreicht, bei dem zwei Störstoffe des einen Leitfähigkeitstyps in einem Substrat des entgegengesetzten Leitungstyps in jenen Bereichen darunterliegender Stellen plaziert sind, in denen isolierte Taschen des einen Leitfähigkeitstyps in einer epitaktisch über dem Substrat gewachsenen Schicht gebildet werden.
Die beiden Dotierungsstoffe sind durch wesentlich unterschiedliche Diffusionsgeschwindigkeiten und durch verschiedene Anfangskonzentrationen im Substrat gekennzeichnet. Insbesondere hat der Dotierungsstoff mit der kleineren Diffusionsgeschwindigkeit die höhere Konzentration, wohingegen der Dotierungsstoff mit der höheren Diffusionsgeschwindigkeit die niedere Konzentration aufweist.
Nach einer besonders vorteilhaften Ausführungsform des Verfahrens nach der Erfindung werden Arsen und Phosphor verwendet, wobei das Arsen die niedere und der Phosphor die höhere Diffusionsgeschwindigkeit besitzt. Diese beiden Stoffe, Arsen und Phosphor werden mit passenden Konzentrationen an gewünschten Stellen auf einem P"Siliciumsubstrat eindiffundiert.
Auf das dotierte Substrat wird dann eine P"Siliciumschicht epitaktisch niedergeschlagen und das Arsen und der Phos- . phor durch die epitaktische Schicht ausdiffundiert bie das schneller diffundierende Phosphor die obere Oberfläche der epitaktischen Schicht erreicht. Auf diese Weise wird in einer epitaktischen P~leitenden Schicht auf einem P~ leitenden Substrat eine Tasche vom N-Leitungstyp gebildet·
109821/1809
Duron zusätzliche und konventionelle Verfahrensstufen können gewünschte Halbleiterbauelemente in entsprechenden isolierten N leitenden Taschen erzeugt werden.
Ein wichtiges strukturelles Merkmal der Erfindung resultiert aus der Tatsache, daß jede isolierte Tasche eher durch Ausdiffusion von Störstoffen aufwärts von der Grenzschicht zwischen epitaktischer Schicht und dem Substrat als durch Abwärtsdiffusion der Störstoffe von der oberen Oberfläche der epitaktischen Schicht erzeugt wird.
Die erwähnte Ausdiffusion liefert eine N leitende Tasche, die durch ein zurückgesetztes Störstellenprofil charakterisiert ist, welches von einer relativ stark dotierten unteren (N+)Zone zu einer relativ leicht dotierten oberen (N) Zone variiert. Das zurückgesetzte Profil verstärkt bedeutsam die elektrischen Leistungseigenschaften eines Transistors, der nachträglich in der isolierten Tasche gebildet wird. Natürlich können auch andere Bauelemente als ein Transistor innerhalb der entsprechenden isolierten Taschen in Übereinstimmung mit den Schaltungs-Konstruktions-Erfordernissen gebildet werden.
Um kurz zusammenzufassen: Ein Subkollektorfenster wird in einem oxydbeschichteten P"*Siliciumsubstrat geöffnet. Zwei Ii leitende Dotierungsstoffe von verschiedenen Geschwindigkeiten (Arsen und Phosphor) werden durch dieses Fenster in das Substrat eindiffundiert. Die Oxydbedeckung wird entfernt und eine P^Siliciumschicht epitaktisch auf dem Substrat niedergeschlagen und reoxydiert. Während des Reoxydations-Zyklus werden Phosphor und Arsen ausdiffundierte Das Phosphor gelangt zur oberen Oberfläche der epitaktischen Schicht, um eine N leitende Tasche in der epitaktischen · P"Schicht und dem Substrat zu bilden. Die Tasche erhält einen stark dotierten N+Bereich neben der aus Epitaxial-
109821/1809
schicht und Substrat gebildeten Grenzfläche.- Im Innern der N Tasche werden Basis- und Emitterbereiche gemacht, um einen Transistor zu bilden.
Die Erfindung sei nachstehend an Hand der schematischen Zeichnungen für eine beispielsweise, besonders vorteilhafte Ausführungsform näher erläutert.
Fig. 1 zeigt eine Reihe vereinfachter Querschnittsdarstellungen eines typischen selbst-isolierten Transistors im erfindungsgemäßen Herstellungsprozeß für ™ aufeinanderfolgende Zeitabschnitte.
Fig. 2 ist ein Diagramm des Störstellenprofils, wie es zu einem Zwischenzeitpunkt bei dem Verfahren nach der Erfindung gewonnen wird.
Fig. 3 ist ein Diagramm für das Störstellenprofil des vervollkommneten Transistors, der nach dem Verfahren gemäß der Erfindung hergestellt wurde.
In Fig. IA ist mit 1 ein P""leitendes Siliciumsubstrat bezeichnet, dessen Störstellenkonzentration nicht größer als
15 7>
10 ^ Atome pro cnr ist und dessen Oberfläche einen spezifischen Widerstand von etwa 10 Ohm Zentimeter hat. Das Substrat ist anfangs mit einer Schicht 2 aus Siliciumdioxyd oxydiert·
In die Oxydschicht 2 wird nach der üblichen Photoschutzschichtmethode ein Fenster 3 eingeätzt. Diesen Verfahiensabechnitt zeigt Fig. IB. Durch dieses Fenster 3 werden Arsen und Phosphor 4 in das Substrat 1 nach an sich bekannten Methoden eindiffundiert. Diesen Zustand zeigt Fig. IC. Das entsprechende Störatellenprofil zeigt Fig. 2 für Arsen und Phosphor im Substrat 1 für diesen Zeitpunkt des Verfahrene ablaufe. - 7 -
109821/1809
_ 9 —
Als nächstes wird die Oxydschicht 2 vom Substrat 1 abgezogen und eine P~*Schicht 5 epitaktisch erzeugt, vergleiche hierzu die Fig. ID. Die typischen Störstellenprofile für Arsen und Phosphor als auch der Grund-Dotierungs-Konzentrationen im Substrat 1 und in der epitaktischen Schicht 5 sind in Fig. 3 dargestellt. Die gestrichelten Kurven 6 und 7 stellen das Arsen- bzw. Phosphorprofil dar, wohingegen die Linien 8 und 9 die Dotierungskurven für das P~Substrat bzw. für die P~Epitaxialschicht darstellen.
Im nächsten Verfahrensschritt des Verfahrens nach der Erfindung wird die Oxydschicht 10 auf der oberen Oberfläche der epitaktischen Schicht 5 gebildet und die aus Arsen und Phosphor bestehenden Störstoffe ausdiffundiert bis das Phosphor vollständig durch die Epitaxialschicht 5 zur oberen Oberfläche dieser Schicht 5 gelangt, wie dies in Fig. IE gezeigt ist. Zu diesem Seitpunkt wird in der P~Epitaxialschicht 5 und dem P~Subotrat 1 eine isolierte Tasche 11 aus N Leitungstypmateriaa. gi/oi,'
Die isolierte Tasche 11 ist gekennzeichnet· ^m .;λ u ■.·-:■■'■-■>. 12 aus relativ stark dotiertem N+Leitungstypmateriai (tivüj.·- Stoffkonzentration etwa 10 Atome pro cnr), welches Arsen und Phosphor 3 enthält, und durch eine Zone 13 vom N Typ
17 mit relativ niedriger Störatellenkonzentration (etwa 10 Atome pro car), welche ausdiffundiertes Phosphor enthält.
Je nach den Schaltungskonstruktionserfordei'nissen können innerhalb entsprechender isolierter Taschen, zum Beispiel wie in der Tasche 11, verschiedenartige Halbleiterbauelemente gebildet werden. Beispielsweise kann erfindungsgemäß ein Transistor über das Öffnen eines Fensters in der Oxydschicht mit anschliefiender konventioneller Basisdiffusion erzeugt werden, so daß eine Basiszone 16 vom P Leitungstyp innerhalb der Kollektorzone 13 vom N Leitungstyp
- 8 109821/1809
20SI1S2
entsteht, wie di«a fig, If ««4ft«-TU? die efe«& erwähnte Baeisdiffusion eignet »ich besonders Boy als f$törst©f£,
Emitter- und Kollektorkojatafctdiffusionen werden ü"feer ent-* sprechende Fenster 17 und 18 .4» der Oxidschicht 2 führt (vgl. Fig» IS), ι» die vervollständigte struktur nach fig, IH zustande g\j. fering der EmitterkpntaktdiftfteiQ» 19 baw. der diffusion 20 sind phosphor und &?B@n geeignet.
Die komplette Transietorstruktur ist in typischer Weise gekennzelehnet durch folgende Parameter: Dicke der Epitaxial-Bchieht - drei Mikron; elpaifischer Widerstand äu&T Epitaxialschicht β 1 Ohm cm} Tiefe des Kollektor^PH-ÜTsergangS *» 0.762 mm; Tiefe dee Baitter-PN-übergangs = 0,406 ma; Basisbreite * 0,356 mm.
Bs sei jedoch bemerkt, daß die Fabrikationspaaaaeter und die oben erörterten Störstellenprofile, wenn auch besondere Torteilhaft, so doch nur beispielsweise genannt sind.
Im allgemeinen können die Grunddotierungsniveaus des Substrats und der epitaktischen Schicht und die Anfangskonaen-P tration der Dotierungssubstanz (z. B. jü&n und Phosphor) im Substrat sowie die Dicke des PN-Übergangs etc. in Übereinstimmung mit festgelegten Konstruktionsüberlegungent welche durch die Natur des in einer entsprechenden isolierten N leitenden Tasche zu bildenden Halbleiterbauelements bestimmend sind, variiert werden. Bezüglich der Anfangskonzentration des in das Substrat eingeführten Arsens, ist beobachtet worden, daß hohe Konsentrationen im Überschuß von
21 3S
etwa 10 Atomen pro cmy einen Anstieg im seitlichen Ausbreiten des Arsens läng* der Grenzfläche zwischen der Epitaxialechicht und dem Substrat in der Zeit ergibt, in wel- - eher da· epitaktische Wachsen erfolgt·
109821/1809
Dieses Ausbreiten ist insofern unerwünscht, als es dazu neigt, die Konstruktions-Distanz zwischen benachbarten isolierten N leitenden !Taschen zu erhöhen. Im ungünstigsten Falle könnte es sogar zu einem Kurzschließen benachbarter IT Taschen zusammen kommen. Dieses Problem kann auf verschiedenen Wegen vermieden werden. Derartige Wege sind in dem Buch von W. Re Runyan "Silicon Semiconductor Technology", Mc Graw Hill 1965 auf Seite 70 erörtert. Die vielleicht einfachste Methode dürfte es sein, den Wert der Anfangsarsenkonzentration in der Oberfläche auf einen Wert
21 3
unter 10 Atomen pro cur zu reduzieren.
Die Erfindung liefert eine Flexibilität in der Weise, daß die beiden Störstoffe, z. B. Arsen und Phosphor, in das Substrat eingeführt werden. Die beiden Dotierungsstoffe können durch gleichzeitige Diffusion aus einer gemischten Quelle oder einzeln nacheinander aus entsprechenden Quellen eingeführt werden. Die zuletzt erwähnte Methode wird bei dem nachstehend im einzelnen beschriebenen Verfahren benutzt, um einen selbst-isolierten bipolaren Transistor in Übereinstimmung mit dem Verfahren nach der Erfindung zu erzeugen.
Es wurde ein Halbleiterplättchen von 10 Ohm cm aus Silicium und mit einer [lOOjOrientierung vorgesehen, dessen Leitfähigkeit vom Typ P~ ist und dessen Störstoffe aus Bor bestehen (etwa 10 ^ Atome pro cnr). Das Plättchen wurde Im Falle des erfindungsgemäßen Beispiels anfänglich bei 97O0C oxydiert, um eine 5000 £ dicke Siliciumdioxydschicht über dem Plättchen zu erzeugen.
Das Oxyd wurde dann maskiert und in der herkömmlichen Weise geätzt, um ein Fenster aufzumachen, durch welches Phosphor eindiffundiert wurde. Es wurde dabei ein offenes Rohr vom ΡΟΟΙχ-System bei einer 30 Minuten anhaltenden Temperatur von 900° 0 benutzt. Diese Diffusion lieferte einen spezi-
- 10 -
100821/1809
fischen Widerstand von 40 Ohm pro Quadrat und eine Tiefe des PN-Übergangs von 0,00038 mm.
Das P2Oc-GIaS, welches sich über dem Oxyd bildete,bedeckte das Plättchen während der Phosphordiffusion und wurde entfernt. Dann wurde Arsen durch'das gleiche !Fenster in das Oxyd eindiffundiert. Dabei diente eine Kapsel-Methode unter Verwendung einer Quelle mit 1% Irsen, die 5 Stunden auf einer Temperatur von 1100° C gehalten wurde. Diese zweite Diffusion reduzierte den spezifischen Oberflächen-Widerstand des dotierten Substrats auf 4 0ha pro Quadrat und änderte die Breite des PN-Übergangs auf 0,00279 mm.
Nach der Komplettierung der zweiten Diffusion wurde das Plättchen oxydiert, und die Störatoffe Arsen und Phosphor bei einer Temperatur von 1200° C aufeinanderfolgend in einer Atmosphäre aus Sauerstoff 15 Minuten lang.aus Dampf mit 24 Minuten und dann mit Sauerstoff bei zusätzlich 5 Minuten Zeitdauer eindiffundiert·
Diese Behandlung führte zu einem spezifischen Oberflächenwiderstand des Substrats von etwa 3,2 0hm pro Quadrat und einer Dicke des PN-Übergangs von 0,00762 mm unter der Substratoberfläche. Als nächstes wurde eine SiIiciumschicht epitaktisch auf das Substrat bei etwa 1200° C bis zu einer Dicke von 3 Mikron niedergeschlagen.
Die epitaktische Schicht wurde oxydiert, um eine 4750 £ dicke Siliciumdioxyd-Schicht bei einer Temperatur von 12000C in aufeinanderfolgenden Atmosphären aus Sauerstoff (40 Minuten lang), Dampf (15 Minuten lang) und Sauerstoff(zusätzlich 5 Minuten lang) herzustellen. Während desselben Oxydwachsens wurden die Störstoffe Arsen und Phosphor im Substrat in die Epitaxialschicht ausdiffundiert bis das schneller diffundierende Dotierungsmittel, nämlich Phosphor, die
- 11 -
109821/1809
obere Oberfläche der epitaktischen Schicht erreichte, um eine isolierte N Tasche innerhalb der P leitenden epitaktischen Schicht auf dem Substrat zu schaffen.
Mit der -üblichen Photoschutzschichtmethode und der herkömmlichen Ätztechnik wurde in der N Tasche ein Transistor erzeugt, gefolgt von einer Bor-Diffusion mit der Kapselmethode bei 1000° G und einer Erhitzungsdauer von 60 Minuten. Es ergab sich ein spezifischer Oberflächenwiderstand von 72 0hm cm pro Quadrat und eine Breite des KoI-lektor-PN-Übergangs von 0,000381 mm unter der Oberfläche der epitaktischen Schicht.
Die Vorrichtung wurde dann bei einer Temperatur von 1000° C in aufeinanderfolgenden Atmosphären aus Sauerstoff fünf Minuten lang, aus Dampf 40 Minuten lang und aus Sauerstoff 5 Minuten lang oxydiert. Der sich ergebende spezifische Oberflächenwiderstand betrag 212 0hm cm pro Quadrat und die sich ergebnede Dicke des PN-Übergangs hatte einen Wert von 0,000762 mm.
Dann wurde ein Fenster in die Oxydschicht gemacht, die während der Basis-Oxydation und während des Verfahrens für einen Emitter-Niederschlag mit Phosphor in einer offenen Röhre vom POCl^System bei einer Temperatur von 900° C und bei einer Heizdauer von 20 Minuten entstand. Der Enitterniederschlag-Verfahrensschritt führte zu einem spezifischen Oberflächenwiderstand von 67 Ohm pro Quadrat, einer Breite aes Emitter-PN-Ubergangs von 0,000279 mm und einer einkapselnden Schicht aus PgOc-Glas von 400 £ Dicke.
Schließlich wurde die Emitteroxydation und das Eintreiben bei 900° G in aufeinanderfolgenden Atmosphären aus Sauerstoff mit 5 Minuten Dauer, aus Dampf mit 20 Minuten Dauer und dann aus Sauerstoff alt 5 Minuten Dauer erreicht. Der sich ergebende spezifische Widerstand betrug 43 0hm pro
- 12 -
109821/1809
. 2P551g2
Quadrat bei einer Tiefe des Emitter-PN-i3"bergangs von 0,000406 mm und einer Basisbreite von 0,3556 mm.
Einige typische Parameter eines Selbst-isolierten Transistors, der nach dem Verfahren gemäß der Erfindung hergestellt wurde, seien nachstehend aufgeführt:
Kleinsignal-Emitterstromverstärkung Qffe) 22
Frequenz bei welcher Hfe gleich eins ist 650 JIHz*
Kollektor-Basis-Durehbruchsspannung bei
offenem Emitter 14- 3ToIt
Emitter-Basis-Durchbruchsspannung bei
offenem Kollektor 6 Volt
Kollektor-Emltter-Durchbruchsspannung bei
kurzgeschlossener Basis 14 ToIt
Kollektor-Emitter-Durchbruchsspannung bei
offener Baeis 6 Volt
Kollektor-Bubstrat-Durchbrtichsspannuhg 120 Volt
Kollektor-Baeis-Kapazität bei 2 Volt 2pF
Emitter-Basis-Kapazität bei 2 Volt 2,4-pF
Kollektor-Substrat-Eapazität bei 2 Volt 2,IpI
Es sei bemerkt, daß dap Substrat auf welchem die epitaktisehe Schicht gebildet wird, in Übereinstimmung mit der Erfindung eelbst eine epitaktische Schicht oder irgendeine ander· Schicht aus halbleitend·« Material sein kann, welches für die Aufnahme des Sto'rstoffes geeignet ist. In diesem Sinne ist der Ausdruck "Substrat" bei der Auslegung der Patentansprüche zu verstehen.
Ein nach der Erfindung hergestellter selbetieolierter bipolarer Traneletor besitzt den Vorteil einer reduzierten Kollektor-ßubßtrat-Ieolatione-Eapazität, wae die Arbeitsweise bei hohen Frequenzen verstärkt.
- 15 -
109821/1809
Die reduzierte Isolations-Kapazität als auch das oben erörterte zurückgesetzte Kollektor-Störstellenprofil sind direkte Folgen der Bildung einer ausdiffundierten N Störstellen-Tasche innerhalb eines Platzes, welcher insgesamt mit dem P""Halbleiterwirtsmaterial eine Grenzfläche bildet. Wie zum Beispiel in Fig. 1 H gezeigt ist, wird die Kollektor-Substrat-Isolation durch den PN-Übergang zwischen der N Zone 13 einerseits und der P""Epitaxialschicht 5 und. d-ßai Substrat 1 andererseits geschaffen·
Die niedrig ohmsche eingebettete N"+Schicht 12 reduziert den Kollektorwiderstand und reduziert damit die Kollektorsättigungsspannung in dem Falle, wo ein bipolarer Transistor in einer isolierten N Tasche 11 gemäß der Erfindung gebildet wird. Die erwähnte eingebettete Beucht kann wahlfrei weggelassen werden wo zum Beispiel ein diffundierter Widerstand in der isolierten N Tasche gebildet wird. Wenn die eingebettete N+ Schicht in *die isolierte Tasche einbezogen wird, gibt es keine Grenzfläche mit dem P-HaIbleitermaterial, in welchem sie gebildet ist. Das hinzutretende Ή Material 14, welches überall das N+Material vom P~Material trennt, liefert eine N/P~Isolations-Junction mit herabgesetzter Isolations-Kapazität, womit das Hochfrequenzverhalten des Schaltungsvorrichtungsbauelements, welches in der isolierten N Tasche gebildet ist, verbessert wird.
Pat ent ansprüche
- 14 -
109821/1809

Claims (1)

  1. - 14 -
    Pat ent ansprüche
    Verfahren zur Isolationsbereichbildung im Halbleitersubstrat des einen Leitfähigkeitstyps einer monolithischen Halbleitervorrichtung, dadurch gekennzeichnet, daß Störstoffe (4) des anderen Leitfähigkeitstyps in das Substrat (1) über gewünschte Oberflächenstellen (3) eingeführt werden, daß eine Schicht (5) des einen Leitfähigkeitstyps auf dem Substrat (1) epitaktisch gebildet wird und daß diese epitaktische Schicht (5) und dieses Substrat (1) einer Behandlung ausgesetzt werden, bei der Störstoffe durch die epitaktische Schicht (5) hindurch in die Oberfläche der epitaktischen Schicht (5) vollständig ausdiffundiert werden.
    2.) Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zwei Störstoffe (4) mit unterschiedlichen Diffusionsgeschwindigkeiten in das Substrat (1) eingeführt werden.
    3 ·) Verfahren nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß zwei Störstoffe (4) mit unterschiedlichen Diffusionsgeschwindigkeiten in das Substrat (1) eingeführt werden, wobei die Konzentration des Störstoffes mit der kleineren Diffusionsgeschwindigkeit größer ist als die Konzentration des Störstoffes mit der größeren Diffusionsgeschwindigkeit·
    4.) Verfahren nach den Ansprüchen 2 und 3» dadurch gekennzeichnet, daß Storstoffe mit der kleineren Diffusionsgeschwindigkeit ausdiffundiert werden, um die Oberfläche der epitaktischen Schicht zu erreichen.
    - 15 -
    109821/1809
    5·) Verfahren nach den. Ansprüchen 1 biß 4·, dadurch gekennzeichnet, daß die eindiffundierten Störstoffe aus Arsen und aus Phosphor bestehen.
    6.) Verfahren nach den Ansprüchen 1 bis 5» dadurch gekennzeichnet, daß die Halbleitervorrichtung einen Transistor enthält.
    7·) Verfahren nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß in die Siliciumdioxydschicht (2), mit welcher das Siliciumsubstrat (1) vom Leitfähigkeitstyp P"~ bedeckt ist, ein Subkollektorfenster (3) hergestellt wird, daß zwei Störstoffe vom N-Leitungstyp und von verschiedener Diffusionsgeschwindigkeit durch das Fenster (3) in das Substrat eindiffundiert werden, daß dann die Oxydschicht (2) entfernt und auf das Substrat (1) eine P~leitende Siliciumschicht (5) epitaktisch niedergeschlagen und reoxydiert wird, daß wehrend der Reoxydation die beiden Störstoffe, insbesondere Phosphor und Arsen ausdiffundiert werden,und daß beim Ausdiffundieren der ein": der beiden Störstoffe, insbesondere Phosphor, die obere Oberfläche der epitaktischen Schicht (5) erreicht, so daß eine N-leitende Tasche (11) in der P~leitenden epitaktischen Schicht (5) und dem Substrat (1) entsteht.
    8.) Verfahren nach Anspruch 7> dadurch gekennzeichnet, daß die isolierte Tasche (11) eine etark dotierte N+Zone neben der Grenzfläche Ton epitaktischer Schicht (5) und Substrat (1) enthält.
    9·) Verfahren naoh den Ansprüchen 7 und 8, dadurch gekennzeichnet, daß innerhalb der isolierten Tasche (11) vom H-Leitungstyp Basis- und Emitterdiffusionen sur Bildung eines Transistors durchgeführt werden.
    - 16 109821/1809
    10.) Monolithische Halbleitervorrichtung, die nach dem Verfahren nach den Ansprüchen 1 "bis 9 hergestellt ist, dadurch gekennzeichnet, daß die Halbleitervorrichtung Halbleitermaterial (1) eines ersten Leitfähigkeitstyps enthält, dessen StÖrstoffkonzentration nicht größer als 10 ^ Atome pro car ist, daß sich in diesem Halbleitermaterial
    (1) eine Tasche (11) befindet, die vom anderen Leitfähig-
    17 keitstyp ist und eine Störstoffkonzentratioftvon etwa 10 ' Atomen pro cm, hat und die sich von der Oberfläche des Halbleitermaterials (1) aus erstreckt und daß in dieser Tasche (11) ein Halbleiterbauelement gebildet ist.
    109871/1809
    Leerseite
DE19702055162 1969-11-10 1970-11-10 Verfahren zur Isolationsbereichbil dung im Halbleitersubstrat einer monohthi sehen Halbleitervorrichtung Pending DE2055162A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US87501269A 1969-11-10 1969-11-10
US00875011A US3802968A (en) 1969-11-10 1969-11-10 Process for a self-isolation monolithic device and pedestal transistor structure

Publications (1)

Publication Number Publication Date
DE2055162A1 true DE2055162A1 (de) 1971-05-19

Family

ID=27128364

Family Applications (2)

Application Number Title Priority Date Filing Date
DE19702048945 Pending DE2048945A1 (de) 1969-11-10 1970-10-06 Verfahren zur Herstellung integrier ter Schaltungen
DE19702055162 Pending DE2055162A1 (de) 1969-11-10 1970-11-10 Verfahren zur Isolationsbereichbil dung im Halbleitersubstrat einer monohthi sehen Halbleitervorrichtung

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE19702048945 Pending DE2048945A1 (de) 1969-11-10 1970-10-06 Verfahren zur Herstellung integrier ter Schaltungen

Country Status (6)

Country Link
US (2) US3802968A (de)
BE (1) BE758683A (de)
DE (2) DE2048945A1 (de)
FR (1) FR2067058B1 (de)
GB (2) GB1314355A (de)
NL (1) NL7016392A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2325152A1 (de) * 1972-05-22 1973-12-06 Ibm Verfahren zum herstellen von halbleiterstrukturen mittels der planartechnik

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3879230A (en) * 1970-02-07 1975-04-22 Tokyo Shibaura Electric Co Semiconductor device diffusion source containing as impurities AS and P or B
DE2044863A1 (de) * 1970-09-10 1972-03-23 Siemens Ag Verfahren zur Herstellung von Schottkydioden
US4032372A (en) * 1971-04-28 1977-06-28 International Business Machines Corporation Epitaxial outdiffusion technique for integrated bipolar and field effect transistors
DE2131993C2 (de) * 1971-06-28 1984-10-11 Telefunken electronic GmbH, 7100 Heilbronn Verfahren zum Herstellen eines niederohmigen Anschlusses
US3793088A (en) * 1972-11-15 1974-02-19 Bell Telephone Labor Inc Compatible pnp and npn devices in an integrated circuit
DE2554426C3 (de) * 1975-12-03 1979-06-21 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Erzeugung einer lokal hohen inversen Stromverstärkung bei einem Planartransistor sowie nach diesem Verfahren hergestellter invers betriebener Transistor
US4132573A (en) * 1977-02-08 1979-01-02 Murata Manufacturing Co., Ltd. Method of manufacturing a monolithic integrated circuit utilizing epitaxial deposition and simultaneous outdiffusion
US4128439A (en) * 1977-08-01 1978-12-05 International Business Machines Corporation Method for forming self-aligned field effect device by ion implantation and outdiffusion
US4170501A (en) * 1978-02-15 1979-10-09 Rca Corporation Method of making a semiconductor integrated circuit device utilizing simultaneous outdiffusion and autodoping during epitaxial deposition
US4252581A (en) * 1979-10-01 1981-02-24 International Business Machines Corporation Selective epitaxy method for making filamentary pedestal transistor
DE3174824D1 (en) * 1980-12-17 1986-07-17 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit
JPS59177960A (ja) * 1983-03-28 1984-10-08 Hitachi Ltd 半導体装置およびその製造方法
IT1214808B (it) * 1984-12-20 1990-01-18 Ates Componenti Elettron Tico e semiconduttore processo per la formazione di uno strato sepolto e di una regione di collettore in un dispositivo monoli
DE3502713A1 (de) * 1985-01-28 1986-07-31 Robert Bosch Gmbh, 7000 Stuttgart Monolithisch integrierte schaltung mit untertunnelung
IT1186490B (it) * 1985-12-23 1987-11-26 Sgs Microelettronica Spa Diodo schottky integrato
US4940671A (en) * 1986-04-18 1990-07-10 National Semiconductor Corporation High voltage complementary NPN/PNP process
US5529939A (en) * 1986-09-26 1996-06-25 Analog Devices, Incorporated Method of making an integrated circuit with complementary isolated bipolar transistors
US5132235A (en) * 1987-08-07 1992-07-21 Siliconix Incorporated Method for fabricating a high voltage MOS transistor
US5218228A (en) * 1987-08-07 1993-06-08 Siliconix Inc. High voltage MOS transistors with reduced parasitic current gain
JP2728671B2 (ja) * 1988-02-03 1998-03-18 株式会社東芝 バイポーラトランジスタの製造方法
US5156989A (en) * 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5330922A (en) * 1989-09-25 1994-07-19 Texas Instruments Incorporated Semiconductor process for manufacturing semiconductor devices with increased operating voltages
US5116777A (en) * 1990-04-30 1992-05-26 Sgs-Thomson Microelectronics, Inc. Method for fabricating semiconductor devices by use of an N+ buried layer for complete isolation
GB9207472D0 (en) * 1992-04-06 1992-05-20 Phoenix Vlsi Consultants Ltd High performance process technology
US5504363A (en) * 1992-09-02 1996-04-02 Motorola Inc. Semiconductor device
US5633180A (en) * 1995-06-01 1997-05-27 Harris Corporation Method of forming P-type islands over P-type buried layer
US7141865B2 (en) * 2001-05-21 2006-11-28 James Rodger Leitch Low noise semiconductor amplifier
JP3936618B2 (ja) * 2002-04-19 2007-06-27 住友化学株式会社 薄膜半導体エピタキシャル基板及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3220896A (en) * 1961-07-17 1965-11-30 Raytheon Co Transistor
FR1430254A (fr) * 1965-01-15 1966-03-04 Europ Des Semiconducteurs Soc Perfectionnements aux circuits intégrés à semiconducteur et à leurs procédés de fabrication
US3479233A (en) * 1967-01-16 1969-11-18 Ibm Method for simultaneously forming a buried layer and surface connection in semiconductor devices
FR1559609A (de) * 1967-06-30 1969-03-14

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2325152A1 (de) * 1972-05-22 1973-12-06 Ibm Verfahren zum herstellen von halbleiterstrukturen mittels der planartechnik

Also Published As

Publication number Publication date
FR2067058B1 (de) 1974-09-06
FR2067058A1 (de) 1971-08-13
GB1306817A (en) 1973-02-14
US3802968A (en) 1974-04-09
BE758683A (fr) 1971-05-10
NL7016392A (de) 1971-05-12
DE2048945A1 (de) 1971-05-19
US3723199A (en) 1973-03-27
GB1314355A (en) 1973-04-18

Similar Documents

Publication Publication Date Title
DE2055162A1 (de) Verfahren zur Isolationsbereichbil dung im Halbleitersubstrat einer monohthi sehen Halbleitervorrichtung
DE68925116T2 (de) In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür
DE2812740A1 (de) Verfahren zum herstellen einer vertikalen, bipolaren integrierten schaltung
DE3545040C2 (de) Verfahren zur Herstellung einer vergrabenen Schicht und einer Kollektorzone in einer monolithischen Halbleitervorrichtung
DE2541548A1 (de) Isolierschicht-feldeffekttransistor und verfahren zu dessen herstellung
DE1944793C3 (de) Verfahren zur Herstellung einer integrierten Halbleiteranordnung
DE1614283B2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE1764155C3 (de) Verfahren zum Herstellen eines Halbleiterbauelementes aus einem Siliciumkörper
DE1207014C2 (de) Verfahren zum herstellen einer integrierten halbleiterschaltungsanordnung
DE1489031B1 (de) Transistor mit einem scheibenfoermigen Halbleiterkoerper und Verfahren zu seiner Herstellung
DE1964979C3 (de) Halbleiterbauelement mit wenigstens einem lateralen Transistor und Verfahren zu seiner Herstellung
DE2109352C2 (de) Verfahren zum Herstellen eines lateralen bipolaren Halbleiter-Bauelements
DE2152298A1 (de) Verfahren zur Herstellung von Feldeffekt-und bipolaren Transistoreinrichtungen
DE1539090B1 (de) Integrierte Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE2218680C2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE3851815T2 (de) Feldeffekttransistor und dessen Herstellungsmethode.
DE2219696C3 (de) Verfarhen zum Herstellen einer monolithisch integrierten Halbleiteranordnung
DE1439758B2 (de) Verfahren zur herstellung von transistoren
DE2403816A1 (de) Halbleiteranordnung und verfahren zur herstellung einer derartigen anordnung
DE19857852A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE1514656A1 (de) Verfahren zum Herstellen von Halbleiterkoerpern
EP0017021B1 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit komplementären Transistoren
DE4443933C2 (de) Halbleitereinrichtung mit einer IIL-Schaltung und Verfahren zum Herstellen derselben
DE69220033T2 (de) Lateraler Bipolartransistor mit niedrigem Leckstrom zum Substrat, entsprechende integrierte Schaltung und Verfahren zur Herstellung einer solchen integrierten Schaltung
DE2028632A1 (de) Halbleiterbauelement

Legal Events

Date Code Title Description
OHW Rejection