DE19821191B4 - Plug-Herstellungsverfahren für Halbleitervorrichtung - Google Patents

Plug-Herstellungsverfahren für Halbleitervorrichtung Download PDF

Info

Publication number
DE19821191B4
DE19821191B4 DE19821191A DE19821191A DE19821191B4 DE 19821191 B4 DE19821191 B4 DE 19821191B4 DE 19821191 A DE19821191 A DE 19821191A DE 19821191 A DE19821191 A DE 19821191A DE 19821191 B4 DE19821191 B4 DE 19821191B4
Authority
DE
Germany
Prior art keywords
plug
manufacturing
gas
layer
polysilicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19821191A
Other languages
English (en)
Other versions
DE19821191A1 (de
Inventor
Sung-Hun Chi
Jae-Hee Ha
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of DE19821191A1 publication Critical patent/DE19821191A1/de
Application granted granted Critical
Publication of DE19821191B4 publication Critical patent/DE19821191B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Plug-Herstellungsverfahren für eine Halbleitervorrichtung, umfassend die folgenden Schritte:
Erzeugen einer Isolationsschicht (3) in bzw. auf einem Halbleitersubstrat (1),
Erzeugen einer Öffnung (4a 4b) auf einem vorbestimmten Oberflächenteil des Halbleitersubstrates (1),
Erzeugen einer Polysiliziumschicht (5) auf der Isolationsschicht (3) einschließlich der Öffnung (4a, 4b), und
Rückätzen der Polysiliziumschicht (5) mittels eines Mischgases, das aus SF6-Gas als erstes Gas und einem zweiten Gas besteht, das aus der Gruppe von NO, SO2 und N2O ausgewählt ist, um den Plug herzustellen.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Plug- bzw. Stöpsel-Herstellungsverfahren für eine Halbleitervorrichtung und damit allgemein auf Zwischenverbindungen bei Halbleitervorrichtungen und insbesondere auf ein Plug-Herstellungsverfahren, bei dem ein Plug aus polykristallinem Silizium, im folgenden auch kurz Polysiliziummaterial genannt, in einem Kontaktloch gebildet wird.
  • Im Zuge der Großintegration von Halbleitervorrichtungen wurden ein Bitleitungskontaktloch und ein Knotenkontaktloch für einen Kondensator in ihren Abmessungen merklich verringert, wodurch das Geometrie- bzw. Seitenverhältnis des Kontaktloches vergrößert wird. Wenn demgemäß eine Zwischenverbindung in einem folgenden Schritt gebildet wird, wird ein Polysilizium-Plug oder ein Zylinder innerhalb eines Kontaktloches erzeugt, um einen Kurzschluß der Zwischenverbindung zu verhindern, und anschließend wird eine leitende Zwischenverbindung auf dem Polysilizium-Plug oder dem Zylinder gemäß einem üblichen Zwischenverbindungs-Herstellungsverfahren erzeugt.
  • Im folgenden wird ein herkömmliches Plug-Herstellungsverfahren für eine Halbleitervorrichtung beschrieben.
  • Wie in 1 gezeigt ist, umfaßt die Halbleitervorrichtung zum Herstellen eines Plugs herkömmlicher Art ein Halbleitersubstrat 1 mit einer Vielzahl von Diffusionsbereichen 2 in der Oberfläche des Halbleitersubstrates 1. Eine Isolationsschicht 3 ist auf dem Halbleitersubstrat 1 gebildet, und die Isolationsschicht 3 ist teilweise über einem Diffusionsbereich 2 geätzt, der in dem Halbleitersubstrat 1 vorgesehen ist, um Kontaktlöcher 4a, 4b oder Öffnungen zu bilden. Hier ist das Kontaktloch 4a in der Breite schmaler als das Kontaktloch 4b.
  • 2 ist eine Schnittdarstellung einer Halbleitervorrichtung, bei der eine Polysiliziumschicht 5 auf die Struktur von 1 aufgetragen bzw. abgeschieden ist.
  • In 3A ist die Polysiliziumschicht 5 von 2 rückgeätzt, um Plugs 5a, 5b oder Zylinder in den Kontaktlöchern 4a, 4b zu erhalten. Der Rückätzschritt verwendet ein anisotropes Ätzverfahren, bei welchem ein auf Fluor basierendes Plasma einschließlich eines Fluor enthaltenden Gases, wie beispielsweise SF6, CF4 und CHF3 oder ein Gasgemisch, das aus dem Fluor enthaltenden Gas und einem Cl2 gemischt ist, verwendet wird. Wie in 3A gezeigt ist, bleiben, obwohl die Oberfläche der Isolationsschicht 3 glatt ist, Reste 6 zurück, die aus Polymer gebildet sind. Auch sind die jeweiligen Oberseiten der Polysilizium-Plugs 5a, 5b im Niveau viel niedriger als die Oberseite der Isolationsschicht 3. Hier wird es als Plug verlust bezeichnet, daß die Oberseite des Plugs teilweise abgeätzt und entfernt ist, um niedriger als die Oberseite der Isolationsschicht 3 zu sein. Auch sollte verstanden werden, daß ein derartiger Plugverlust viel stärker in dem Polysilizium-Plug 5a, der in einem relativ schmalen Kontaktloch 4a gebildet ist, als in dem Polysilizium-Plug 5b, der in dem relativ weiten Kontaktloch 4b gebildet ist, auftritt. Die Verlustdifferenz zwischen den Plugs 5a, 5b tritt aufgrund eines Ladeeffektes während des Ätzschrittes auf. Mit anderen Worten, der Ladeeffekt gibt an, daß mit kleiner werdendem Ätzzielbereich die Konzentration der Ätzmittel umso größer wird, um dadurch die Ätzgeschwindigkeit zu steigern.
  • 3B veranschaulicht eine Schnittdarstellung einer Halbleitervorrichtung, bei der ein Mischgasplasma verwendet wird, das aus einem Chlor enthaltenden Gas, wie beispielsweise Cl2 und HCl, und einem Wasserstoffbromid (HBr) gemischt ist, und bei dem die Polysilizium-Plugs 5a, 5b oder Zylinder gebildet werden. Darin ist die Oberfläche der Isolationsschicht 3 merklich rauh, und es ist ein Plugverlust gezeigt.
  • Nach dem Rückätzschritt wird, wie in den 3A, 3B gezeigt ist, ein Naßätzschritt ausgeführt, um die Reste 6 zu entfernen, die längs der gesamten Struktur auf dem Halbleitersubstrat 1 zurückbleiben.
  • Wenn, wie in 3A gezeigt ist, der Polysilizium-Plug mittels eines herkömmlichen Fluorgasplasmas gebildet wird, tritt ein Vorteil auf, daß eine glatte Oberfläche der Isolationsschicht erhalten wird. Jedoch ist es ein Nachteil, daß ein starker Plugverlust sowie ein kritischer Ladeeffekt auftreten.
  • Wenn, wie in 3B gezeigt ist, ein Chlorgasplasma verwendet wird, wird, obwohl der Plugverlust nicht so kritisch ist, der Ladeeffekt groß. Weiterhin wird die Oberfläche der Isolationsschicht nach dem Rückätzschritt in nachteilhafter Weise rauh. Wenn die Oberfläche der Isolationsschicht rauh wird, können, da die Reste in der aufgezehrten Oberfläche der Isolationsschicht verbleiben, die folgenden Schritte einen Kurzschlußeffekt für die Zwischenverbindung verursachen, was die Zuverlässigkeit der Halbleitervorrichtung zerstört.
  • Wenn weiterhin das HBr-Gas dem Chlorgas zugesetzt wird, können, obwohl die Rauhigkeit der Oberfläche mehr oder weniger verbessert ist, die Schritte für deren Wiedergabe schwierig sein.
    •
  • Es ist Aufgabe der vorliegenden Erfindung, die obigen Nachteile zu vermeiden und ein Plug-Herstellungsverfahren für eine Halbleitervorrichtung zu schaffen, um die Oberseite eines Polysilizium-Plugs in einem flachen Typ ohne eine Krümmung zu gestalten und um die jeweiligen Oberseiten einer Isolationsschicht und des Plugs glatt zu machen, damit die Zuverlässigkeit der Halbleitervorrichtung verbessert wird.
  • Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung ein Plug-Herstellungsverfahren mit den Merkmalen des Patentanspruches 1 vor.
  • Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Das erfindungsgemäße Plug-Herstellungsverfahren für eine Halbleitervorrichtung verwendet einen Rückätzschritt zum Ver mindern eines Ladeeffektes durch Ätzen der Polysiliziumschicht mit einer raschen, gleichmäßigen Ätzgeschwindigkeit.
  • Auch verwendet das Plug-Herstellungsverfahren für eine Halbleitervorrichtung einen Polysilizium-Rückätzschritt zum Vermindern eines Polysilium-Plugverlustes auf weniger als 300Å.
  • Schließlich verwendet das erfindungsgemäße Plug-Herstellungsverfahren für eine Halbleitervorrichtung einen Rückätzschritt, bei dem ein Ätzgeschwindigkeitsverhältnis von Polysilizium und einer Isolationsschicht 5:1 und weniger als 5:1 beträgt, indem die Strom- bzw. Spannungsquelle einer Entladungseinheit gesteuert wird, um ein Plasma einer Ätzvorrichtung zu erzeugen.
  • Das erfindungsgemäße Plug-Herstellungsverfahren umfaßt also insbesondere die folgenden Schritte: Bilden einer Isolationsschicht auf einem Halbleitersubstrat, Bilden einer Öffnung auf einem vorbestimmten Oberflächenteil des Halbleitersubstrats, Bilden einer Polysiliziumschicht auf der Isolationsschicht einschließlich der Öffnung und Rückätzen der Poly siliziumschicht mittels eines Mischgases, das aus SF6-Gas als erstes Gas und einem zweiten Gas besteht, das aus der Gruppe von NO, SO2 und N2O ausgewählt ist.
    •
  • Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
  • 1 bis 3B Schnittdarstellungen zur Erläuterung des Prozesses für die Erzeugung einer Zwischenverbindung bei einer Halbleitervorrichtung gemäß der Stand der Technik,
  • 4 bis 7 Schnittdarstellungen zur Erläuterung eines Prozesses für die Herstellung einer Zwischenverbindung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung,
  • 8A einen Graph, der die jeweiligen Ätzgeschwindigkeiten einer Polysiliziumschicht und einer Isolationsschicht entsprechend einer Steigerung einer Vorspannung zeigt, wenn ein SF6-Gas verwendet wird,
  • 8B einen Graph, der jeweilige Ätzgeschwindigkeiten einer Polysiliziumschicht und einer Isolationsschicht gemäß einer gesteigerten Strömung eines SF6-Gases vergleicht,
  • Anhand der begleitenden Zeichnungen wird das Plug-Herstellungsverfahren für eine Halbleitervorrichtung nunmehr beschrieben.
  • Wie in 4 gezeigt ist, wird auf einem Halbleitersubstrat 1 mit einer Vielzahl von Fremdstoffbereichen 2 eine Isolationsschicht 3 gebildet. Die Isolationsschicht 3 wird teilweise über dem in dem Halbleitersubstrat 1 ausgebildeten Fremdstoffbereich 2 geätzt, um Kontaktlöcher 4a, 4b oder Öffnungen zu bilden. Hier ist das Kontaktloch 4a in der Breite schmaler als das Kontaktloch 4b. Auch wird ein undotiertes Silikatglas (USG) als eine Isolationsschicht verwendet.
  • Dann werden, wie in 5 gezeigt ist, die Kontaktlöcher 4a, 4b gleichzeitig mit einem dotierten oder undotierten Polysiliziummaterial gefüllt, und gleichzeitig wird die dotierte oder undotierte Polysiliziumschicht 5 auf der gesamten Struktur von 4 erzeugt.
  • Die Polysiliziumschicht 5 wird rückgeätzt, um Polysilizium-Plugs 5a, 5b zu bilden, wie dies in 6 gezeigt ist. Wie aus 5 zu ersehen ist, ist die Oberseite der Isolationsschicht 4 glatt, so daß die Plugs 5a, 5b einen kleinen Verlust und einen kleinen Ladeeffekt zeigen. Hier ist der Verlust der Plugs 5a, 5b geringer als 300Å. Dann wird ein leitender Film 7 auf der gesamten Oberseite der Struktur von 6 erzeugt.
  • Der Rückätzprozeß wird nunmehr erläutert.
  • Das Halbleitersubstrat 1, wie dieses in 6 gezeigt ist, wird in eine Vakuumkammer gebracht, die als ein Ätzgerät dient. Hier wird bevorzugt, eine Ätzvorrichtung aus einem re -aktiven Ionenätzer (RIE), einem magnetisch verstärkten reaktiven Ionenätzer (MERIE) und einem Plasmaätzer hoher Dichte zu wählen, um Ionenenergie und Plasmadichte zu steuern.
  • Dann werden in die Vakuumkammer ein erstes Gas SF6 und ein zweites Gas NO, SO2 oder N2O, das als ein Mischgas dient, eingeführt. Eine Plasmaentladung wird induziert, indem eine Quellenleistung von 200∼300W durch eine Seitenelektrode hiervon in der Vakuumkammer induziert wird, und eine Vorspannung wird einer anderen Seitenelektrode hiervon aufgeprägt, um ein anisotropes Ätzen dadurch auszuführen.
  • Gemäß dem Ätzen unter Verwendung des Mischgasplasmas wird auf der Oberseite des Polysilizium-Plugs eine Schutzschicht gebildet, die aus einem Material, wie beispielsweise Si-N oder Si-O hergestellt ist, so daß der durch die Fluorionen verursachte Plugverlust verhindert wird, indem die Ätzgeschwindigkeit des Polysilizium-Plugs entlastet wird. Auch werden, wenn unter der obigen Bedingung geätzt wird, der Plugverlust und der Ladeeffekt merklich vermindert.
  • Der Ablauf des Plug-Herstellungsverfahrens gemäß der vorliegenden Erfindung wird nunmehr beschrieben.
  • Um den Polysilizium-Plugverlust und den Ladeeffekt zu vermindern, sollte die Differenz zwischen den Ätzgeschwindigkeiten der Polysiliziumschicht und Oxidschicht verkleinert werden. Das heißt, wenn, wie in 6 gezeigt. ist, die Polysiliziumschicht: 5 geätzt wird, um die Isolationsschicht 3 freizulegen, wird, falls das Ätzgeschwindigkeitsverhältnis der Poly siliziumschicht 5 und der Isolationsschicht 3 identisch oder ähnlich ist, die Zunahme der Ätzmittel hinsichtlich jedes Musters der Polysiliziumschicht 5 und der Isolationsschicht 3 verhindert, um so eine gleichmäßige Dicke hiervon zu ätzen, wodurch der Ladeeffekt herabgesetzt wird. Auch werden, da die Polysiliziumschicht 5 und die Isolationsschicht 3 gleichmäßig geätzt werden, die Oberflächen hiervon flach, um dadurch den Plugverlust zu vermeiden. Um den Plugverlust und den Ladeeffekt einzuschränken, sollte ein Rückätzprozeß unter einer Bedingung von weniger als 5:1 im Ätzverhältnis der Polysiliziumschicht 5 und der Isolationsschicht 3 ausgeführt werden. Zu dieser Zeit ist der Plugverlust kleiner als 300Å, um dadurch Polysilizium-Plugs 5a, 5b mit verminderten Ladeeffekten zu erzeugen.
  • Verschiedene Experimente zeigen einen kleinen Plugverlust und einen verminderten Ladeeffekt bei der Plugerzeugung.
  • 8A ist ein Graph, der eine Steigerung im Ätzgeschwindigkeitsverhältnis der Polysiliziumschicht und der Oxidschicht, die als eine Isolationsschicht dient, bei einer Steigerung der Vorspannung zeigt, wenn lediglich SF6-Gas verwendet wird. Wie hieraus zu ersehen ist, ist bei erhöhter Vorspannung die Ätzgeschwindigkeit der Polysiliziumschicht graduell gesteigert, während die Ätzgeschwindigkeit der Oxidschicht in einem größeren Ausmaß erhöht ist. Als ein Ergebnis wird mit größer werdender Vorspannung die Selektivität der Polysiliziumschicht und der Oxidschicht geringer. Insbesondere wird die Ätzselektivität am kleinsten bei mehr als 20 W Vorspannungsleistung.
  • Wenn, wie in 8B gezeigt ist, lediglich SF6 für das Ätzen verwendet wird, ist auch die Ätzrate des Polysiliziums pro portional zu der Strömungszunahme von SF6; erhöht. Die Ätzgeschwindigkeit der Oxidschicht, die als eine Isolationsschicht dient, neigt dazu, geringfügig vermindert zu werden. Das heißt, die Ätzselektivität ist auf ein Verhältnis von 10:1 gesteigert. Demgemäß verursacht die minimalisierte Strömung von SF6 eine geeignete Abnahme der Ätzselektivität, um so zur Lösung der der Erfindung zugrundeliegenden Aufgabe beizutragen.
  • Durch die obigen Experimente wird ein Mischgas, das durch Beifügen eines zweiten Gases, das aus NO, SO2 und N2O ausgewählt ist, zu einem ersten Gas SF6, gemischt ist, für das Ätzgas verwendet. Hier ist die Ätzselektivität am niedrigsten, wenn der Rückätzprozeß bei einer Vorspannungsleistung von 50 W und einer Quellenleistung von 200 W ausgeführt wird. Auch liegt die am meisten gewünschte Ätzselektivität im Bereich von 2,5:1 bis 1,5:1. Der Ätzladeeffekt ist am kleinsten bei dem Verhältnis von unter 5:1. Als ein Ergebnis verursachen die Zwischenverbindungen für eine Halbleitervorrichtung, daß der Plug und die Isolationsschicht flache Oberflächen aufweisen.
  • Wie oben beschrieben wurde, vermindert das Plug-Herstellungsverfahren für eine Halbleitervorrichtung gemäß der vorliegenden Erfindung den Ätzladeeffekt und den Plugverlust, um so die Zuverlässigkeit der Halbleitervorrichtung zu verbessern.
  • Weiterhin werden bei dem erfindungsgemäßen Plug-Herstellungsverfahren keine Reste nach dem Ätzprozeß zurückgelassen, und demgemäß ist ein zusätzlicher Aufbereitungs- oder Waschprozeß nicht erforderlich, um so wesentlich die Produktivität bei der Herstellung der Halbleitervorrichtung zu verbessern.

Claims (11)

  1. Plug-Herstellungsverfahren für eine Halbleitervorrichtung, umfassend die folgenden Schritte: Erzeugen einer Isolationsschicht (3) in bzw. auf einem Halbleitersubstrat (1), Erzeugen einer Öffnung (4a 4b) auf einem vorbestimmten Oberflächenteil des Halbleitersubstrates (1), Erzeugen einer Polysiliziumschicht (5) auf der Isolationsschicht (3) einschließlich der Öffnung (4a, 4b), und Rückätzen der Polysiliziumschicht (5) mittels eines Mischgases, das aus SF6-Gas als erstes Gas und einem zweiten Gas besteht, das aus der Gruppe von NO, SO2 und N2O ausgewählt ist, um den Plug herzustellen.
  2. Plug-Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß für die Isolationsschicht (3) eine Oxidschicht verwendet wird.
  3. Plug-Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß für die Isolationsschicht (3) undotiertes Silikatglas (USG) verwendet wird.
  4. Plug-Herstellungsverfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß für die Polysiliziumschicht (5) eine undotierte Polysiliziumschicht verwendet wird.
  5. Plug-Herstellungsverfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß für die Polysiliziumschicht (5) eine dotierte Polysiliziumschicht verwendet wird.
  6. Plug-Herstellungsverfahren nach einem der Ansprüche 1 bis 5 dadurch gekennzeichnet, daß das Mischungsverhältnis des ersten Gases und des zweiten Gases größer als eins zu drei (1:3) gewählt wird.
  7. Plug-Herstellungsverfahren nach einem der Ansprüche 1 bis 6 dadurch gekennzeichnet, daß die Ätzselektivität der Polysiliziumschicht (5) und der Isolationsschicht (3) kleiner als fünf zu eins (5:1) im Verhältnis ist.
  8. Plug-Herstellungsverfahren nach einem der Ansprüche 1 bis 7 dadurch gekennzeichnet, daß eine Ätzvorrichtung für den Rückätzschritt ausgewählt ist aus einer reaktiven Ionenätzeinrichtung (RIE), einer magnetisch verstärkten reaktiven Ionenätzeinrichtung (MERIE) und einer hochdichten Plasmaätzeinrichtung, die in der Lage sind, Ionenenergie und Dichte zu steuern.
  9. Plug-Herstellungsverfahren nach einem der Ansprüche 1 bis 8 dadurch gekennzeichnet, daß eine an einer Sei tenelektrode der Ätzvorrichtung anliegende Quellenleistung von 200∼3000 W reicht.
  10. Plug-Herstellungsverfahren nach einem der Ansprüche 1 bis 9 dadurch gekennzeichnet, daß eine an einer anderen Seitenelektrode der Ätzvorrichtung liegende Vorspannungsleistung größer als 50 W ist.
  11. Plug-Herstellungsverfahren nach einem der Ansprüche 1 bis 8 dadurch gekennzeichnet, daß eine an einer Seitenelektrode der Ätzvorrichtung liegende Quellenleistung von 200∼3000 W reicht, und daß eine an einer anderen Seitenelektrode der Ätzvorrichtung anliegende Vorspannungsleistung größer als 50 W ist.
DE19821191A 1998-01-14 1998-05-12 Plug-Herstellungsverfahren für Halbleitervorrichtung Expired - Fee Related DE19821191B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1998/818 1998-01-14
KR1019980000818A KR100295639B1 (ko) 1998-01-14 1998-01-14 플러그형성방법

Publications (2)

Publication Number Publication Date
DE19821191A1 DE19821191A1 (de) 1999-07-15
DE19821191B4 true DE19821191B4 (de) 2006-03-23

Family

ID=19531431

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19821191A Expired - Fee Related DE19821191B4 (de) 1998-01-14 1998-05-12 Plug-Herstellungsverfahren für Halbleitervorrichtung

Country Status (5)

Country Link
US (1) US6225220B1 (de)
JP (1) JP3102862B2 (de)
KR (1) KR100295639B1 (de)
DE (1) DE19821191B4 (de)
TW (1) TW411605B (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100322536B1 (ko) * 1999-06-29 2002-03-18 윤종용 에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법
JP2005508078A (ja) * 2001-10-31 2005-03-24 東京エレクトロン株式会社 高アスペクト比形態のエッチング方法
KR20030096832A (ko) * 2002-06-18 2003-12-31 동부전자 주식회사 반도체 소자의 절연막 식각 방법
US7423885B2 (en) 2004-09-03 2008-09-09 Entorian Technologies, Lp Die module system
US7791163B2 (en) * 2004-10-25 2010-09-07 Renesas Technology Corp. Semiconductor device and its manufacturing method
JP4754380B2 (ja) * 2006-03-27 2011-08-24 東京エレクトロン株式会社 プラズマエッチング方法、制御プログラム、記憶媒体及びプラズマ処理装置
KR100719172B1 (ko) * 2006-06-29 2007-05-18 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101009338B1 (ko) * 2009-05-22 2011-01-19 주식회사 하이닉스반도체 반도체 장치 제조방법
JP2013110139A (ja) * 2011-11-17 2013-06-06 Tokyo Electron Ltd 半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0495541A1 (de) * 1991-01-16 1992-07-22 Koninklijke Philips Electronics N.V. Verfahren zum Herstellen einer Halbleiteranordnung mit einem Feldeffekttransistor
US5164330A (en) * 1991-04-17 1992-11-17 Intel Corporation Etchback process for tungsten utilizing a NF3/AR chemistry
US5210049A (en) * 1992-04-28 1993-05-11 Eastman Kodak Company Method of making a solid state image sensor
US5260232A (en) * 1991-04-05 1993-11-09 Sony Corporation Refractory metal plug forming method
US5441907A (en) * 1994-06-27 1995-08-15 Taiwan Semiconductor Manufacturing Company Process for manufacturing a plug-diode mask ROM
US6025271A (en) * 1997-12-08 2000-02-15 Micron Technology, Inc. Method of removing surface defects or other recesses during the formation of a semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4737235A (en) 1984-10-01 1988-04-12 Tegal Corporation Process for polysilicon with freon 11 and another gas
US5117271A (en) * 1990-12-07 1992-05-26 International Business Machines Corporation Low capacitance bipolar junction transistor and fabrication process therfor
US5340754A (en) * 1992-09-02 1994-08-23 Motorla, Inc. Method for forming a transistor having a dynamic connection between a substrate and a channel region
JPH07326663A (ja) * 1994-05-31 1995-12-12 Fuji Electric Co Ltd ウエハの誘電体分離方法
KR0147599B1 (ko) * 1994-08-25 1998-11-02 김광호 이방성 식각 방법
US5633424A (en) * 1994-12-29 1997-05-27 Graves; Clinton G. Device and methods for plasma sterilization
US5962903A (en) * 1995-06-08 1999-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Planarized plug-diode mask ROM structure
US5643819A (en) * 1995-10-30 1997-07-01 Vanguard International Semiconductor Corporation Method of fabricating fork-shaped stacked capacitors for DRAM cells
US5904566A (en) * 1997-06-09 1999-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Reactive ion etch method for forming vias through nitrogenated silicon oxide layers

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0495541A1 (de) * 1991-01-16 1992-07-22 Koninklijke Philips Electronics N.V. Verfahren zum Herstellen einer Halbleiteranordnung mit einem Feldeffekttransistor
US5260232A (en) * 1991-04-05 1993-11-09 Sony Corporation Refractory metal plug forming method
US5164330A (en) * 1991-04-17 1992-11-17 Intel Corporation Etchback process for tungsten utilizing a NF3/AR chemistry
US5210049A (en) * 1992-04-28 1993-05-11 Eastman Kodak Company Method of making a solid state image sensor
US5441907A (en) * 1994-06-27 1995-08-15 Taiwan Semiconductor Manufacturing Company Process for manufacturing a plug-diode mask ROM
US6025271A (en) * 1997-12-08 2000-02-15 Micron Technology, Inc. Method of removing surface defects or other recesses during the formation of a semiconductor device

Also Published As

Publication number Publication date
US6225220B1 (en) 2001-05-01
DE19821191A1 (de) 1999-07-15
JP3102862B2 (ja) 2000-10-23
TW411605B (en) 2000-11-11
KR19990065499A (ko) 1999-08-05
JPH11260756A (ja) 1999-09-24
KR100295639B1 (ko) 2001-08-07

Similar Documents

Publication Publication Date Title
DE10030308B4 (de) Verfahren zur Herstellung eines Kontaktstifts und eines Halbleiterbauelementes
DE10016340C1 (de) Verfahren zur Herstellung von flaschenförmigen Tiefgräben zur Verwendung in Halbleitervorrichtungen
DE19638684C2 (de) Halbleitervorrichtung mit einem Kontaktloch
DE3834241C2 (de) Halbleitereinrichtung und Verfahren zum Herstellen einer Halbleitereinrichtung
EP0286708B1 (de) Verfahren zur Herstellung von Kontaktöffnungen in einer Doppellagenisolation
DE19929239B4 (de) Verfahren zur Herstellung von MOS-FET-Halbleiterelementen
DE4310955C2 (de) Verfahren zum Bearbeiten eines Halbleiterwafers
DE60131926T2 (de) Verfahren zur Herstellung von selbjustierenden L-förmigen Seitenwand-Abstandsstücken
DE69626562T2 (de) Verfahren zum isotropen Ätzen von Silizium, das hochselektiv gegenüber Wolfram ist
DE3242113A1 (de) Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
DE3615519A1 (de) Verfahren zum erzeugen von kontaktloechern mit abgeschraegten flanken in zwischenoxidschichten
DE3216823A1 (de) Verfahren zum herstellen von strukturen von aus metallsilizid und polysilizium bestehenden doppelschichten auf integrierte halbleiterschaltungen enthaltenden substraten durch reaktives ionenaetzen
DE4220497A1 (de) Halbleiterspeicherbauelement und verfahren zu dessen herstellung
DE102005026565A1 (de) Mulden-Gate und Verfahren zur Herstellung eines Halbleiterbauelements mit demselben
DE3841588A1 (de) Dynamischer vertikal-halbleiterspeicher mit wahlfreiem zugriff und verfahren zu seiner herstellung
DE3014363C2 (de)
DE10339989A1 (de) Verfahren zur Herstellung eines konformen Abstandselements benachbart zu einer Gateelektrodenstruktur
DE2636971C2 (de) Verfahren zum Herstellen einer isolierenden Schicht mit ebener Oberfläche auf einer unebenen Oberfläche eines Substrats
DE19821191B4 (de) Plug-Herstellungsverfahren für Halbleitervorrichtung
DE4139462C2 (de) Verfahren zur Verbindung von Schichten in einer Halbleitervorrichtung
DE19520768B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Dünnfilmwiderstand
DE3402825A1 (de) Halbleiteranordnung mit isolationsnut und herstellungsverfahren
DE10162905B4 (de) Neuartiges Konsolidierungsverfahren für die Übergangskontaktätzung für DT-basierte DRAM-Bauelemente mit weniger als 150 NM
EP0282820A1 (de) Verfahren zum Erzeugen von Kontaktlöchern mit abgeschrägten Flanken in Zwischenoxidschichten
EP0126969A2 (de) Verfahren zum Herstellen von Strukturen von aus Metallsiliziden bzw. Silizid-Polysilizium bestehenden Schichten für integrierte Halbleiterschaltungen durch reaktives Ionenätzen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20131203