DE19709259A1 - Gehäuse mit mehrlagigen Bodenleiter - Google Patents
Gehäuse mit mehrlagigen BodenleiterInfo
- Publication number
- DE19709259A1 DE19709259A1 DE19709259A DE19709259A DE19709259A1 DE 19709259 A1 DE19709259 A1 DE 19709259A1 DE 19709259 A DE19709259 A DE 19709259A DE 19709259 A DE19709259 A DE 19709259A DE 19709259 A1 DE19709259 A1 DE 19709259A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- housing according
- pads
- bottom connection
- connection housing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49883—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials the conductive materials containing organic materials or pastes, e.g. for thick films
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06551—Conductive connections on the side of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06579—TAB carriers; beam leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01049—Indium [In]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01051—Antimony [Sb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Connecting Device With Holders (AREA)
Description
Die vorliegende Erfindung betrifft Gehäuse bzw. Baugruppen für Halbleiter bzw. Halbleiter
erzeugnisse, und genauer ein mehrlagiges Gehäuse mit Bodenanschluß, welches eine An
schlußfassung bzw. Leiterrahmen aufweist, dessen äußere bzw. Zuleitungen an dem unteren
Abschnitt des Gehäusekörpers freigelegt bzw. ungeschützt sind, gemäß Anspruch 1.
Die meisten der üblichen Gehäuse für Halbleiter sind von der Art, bei der ein Halbleiter
chip bzw. ein integrierter Schaltkreis mit einem Harz bzw. Kunstharz, wie z. B. einer
Epoxyformmischung formgepreßt bzw. gegossen wird, welche "Single-In-Line"-Gehäuse
(SIP-Gehäuse) genannt werden. Die üblichen Gehäuse weisen eine Anschlußfassung auf,
deren äußere bzw. herausführende Zuleitungen von dem Gehäusekörper hervorstehen, um so
einen Weg für einen Signalaustausch zwischen dem Chip und externen Einrichtungen zu
schaffen.
Ein solches herkömmliches Gehäuse für einen Halbleiter wird mit Hilfe der folgenden
Verfahrensschritte hergestellt: einem Die-bonding- bzw. Druckkontaktierungsschritt, wobei
der
Halbleiterchip auf die Kontaktstelle bzw. Lötpad einer Anschlußfassung aufgesetzt wird; einem Drahtkontaktierungsschritt ("wire-bonding"), wodurch der Halbleiterchip auf der Kontaktstelle mit der inneren Zuleitung unter Verwendung eines Metalldrahtes verbunden wird; einem Formpreß- bzw. Gießschritt, wobei ein vorbestimmter Abschnitt mit Hilfe des Epoxyharzes verkapselt bzw. eingekapselt wird, welcher den Chip, die innere Zuleitung und den Metalldraht einschließt, um einen Gehäusekörper zu bilden; und einem Zuschneide bzw. Ausbildeschritt, wobei Sperrbalken ("dam bars"), welche jede Zuleitung der An schlußfassung stützen bzw. tragen, zugeschnitten werden, um in zwei unabhängige Gehäuse zu trennen, während die äußeren Zuleitungen, welche von dem Gehäuse- bzw. Baugruppen körper hervorstehen, in eine vorbestimmte Form gefalzt bzw. gefaltet werden.
Halbleiterchip auf die Kontaktstelle bzw. Lötpad einer Anschlußfassung aufgesetzt wird; einem Drahtkontaktierungsschritt ("wire-bonding"), wodurch der Halbleiterchip auf der Kontaktstelle mit der inneren Zuleitung unter Verwendung eines Metalldrahtes verbunden wird; einem Formpreß- bzw. Gießschritt, wobei ein vorbestimmter Abschnitt mit Hilfe des Epoxyharzes verkapselt bzw. eingekapselt wird, welcher den Chip, die innere Zuleitung und den Metalldraht einschließt, um einen Gehäusekörper zu bilden; und einem Zuschneide bzw. Ausbildeschritt, wobei Sperrbalken ("dam bars"), welche jede Zuleitung der An schlußfassung stützen bzw. tragen, zugeschnitten werden, um in zwei unabhängige Gehäuse zu trennen, während die äußeren Zuleitungen, welche von dem Gehäuse- bzw. Baugruppen körper hervorstehen, in eine vorbestimmte Form gefalzt bzw. gefaltet werden.
Das so hergestellte Halbleitergehäuse wird durch Anpassung und Auflöten seiner äußeren
bzw. herausführenden Zuleitungen an bzw. auf das Muster der Leiterplatte aufgesetzt, um
dadurch Signaleingabe- und Signalausgabeoperationen von bzw. nach den externern Bau
elementen bzw. Geräten zu ermöglichen.
Das zuvor beschriebene Halbleitergehäuse ist jedoch nur für das Aufsetzen eines einzigen
Chips geeignet, weil ein Die-pad bzw. eine Chipkontaktstelle der Anschlußfassung eine
Fläche zum Aufsetzen nur eines einzigen Chips erfordert, und so eine Begrenzung hinsicht
lich einer Vergrößerung seines Fassungsvermögens bzw. seiner Kapazität aufweist. Außer
dem sollte die Chipkontaktstelle der Anschlußfassung bzw. des Leiterrahmens vergrößert
werden, um zwei oder mehrere Chips in die oben genannte Struktur einzusetzen, was zu
Begrenzungen bei der Verkleinerung der Gehäusegröße führt und in der Befriedigung des
Bedürfnisses nach fortgeschrittenen Verfahren bei der Herstellung.
Weil die Größe des Gehäusekörpers und die Kontaktstift-Anordnung gemäß internationalen
Normen festgelegt werden muß, weist das herkömmliche Halbleitergehäuse außerdem eine
Begrenzung auf, indem es nicht geeignet ist, die Nachfrage des Anwenders nach spezifischen
Lösungen bzw. Umständen, wie z. B. einer Umbelegung bzw. eines Wechsels einer Kontakt
stift-Zeilenanordnung, befriedigen zu können.
Um das bekannte Problem eines Gehäuses mit vorstehenden Zuleitungen zu lösen, ist
mittlerweile ein Bodenfassungsgehäuse vorgeschlagen worden, bei dem die äußere Zuleitung
an dem unteren Abschnitt des Gehäusekörpers freigelegt bzw. ungeschützt ist. Dieses
Gehäuse erfordert jedoch eine Chipkontaktstelle bzw. Die-Pad zum Stützen des Chips und
einen Leitungsträger zum Stützen bzw. Tragen der Chipkontaktstelle, und es ist auch
erforderlich, daß der Chip und die inneren Zuleitungen der Anschlußfassung miteinander mit
Hilfe eines Metalldrahtes verbunden werden müssen. Dieses Gehäuse weist Probleme wegen
einer Minderung der Zuverlässigkeit aufgrund des Eindringens von Feuchtigkeit durch
Mikrolücken auf, welche zwischen den Leitungsträgern und dem Gehäuse bestehen, und
aufgrund von Kontaktierungsausfällen zwischen dem Draht und der inneren Zuleitung, was
zu Begrenzungen bei der Verkleinerung der Größe des Gehäuses führt. Weil das herkömm
liche Bodenanschlußgehäuse in der Reihenfolge der Arbeitsschritte des Zuschneidens,
Ausbildens, Formpressens bzw. Gießens und Zuschneidens hergestellt werden muß, erfordert
dies außerdem die zusätzlichen Verfahrensschritte eines Erhitzens und Kratzens der Lötstelle.
Folglich zielt die vorliegende Erfindung auf ein mehrlagiges Bodenanschlußgehäuse ab, das
eines oder mehrere der Probleme aufgrund von Begrenzungen und Nachteilen des Standes
der Technik im wesentlichen behebt.
Eine Aufgabe der vorliegenden Erfindung ist es, ein mehrlagiges Bodenanschlußgehäuse zu
schaffen, welches ein leichtes, dünnes, kurzes und miniaturisiertes Gehäuse verkörpert,
während es ein größeres Fassungsvermögen aufweist.
Eine andere Aufgabe der vorliegenden Erfindung ist es, ein mehrlagiges Bodenanschluß
gehäuse zu schaffen, das einfach zusammengesetzt werden kann, die Zuverlässigkeit erhöht,
und leicht der Anforderung des Anwenders gerecht werden kann.
Zusätzliche Merkmale und Vorteile der Erfindung werden in der folgenden Beschreibung
dargelegt und werden zumindest teilweise aus der Beschreibung offenkundig oder können aus
einer Durchführung der Erfindung angeeignet werden. Die Aufgaben und anderen Vorteile
der Erfindung werden durch den besonderen Aufbau realisiert und erreicht, welcher in der
Beschreibung und in den Patentansprüchen ebenso wie in den beigefügten Zeichnungen
dargelegt wird.
Um diese und andere Vorteile und in Übereinstimmung mit dem Zweck der vorliegenden
Erfindung zu erreichen, wie er verdeutlicht und ausführlich beschrieben wurde, besitzt ein
mehrlagiges Gehäuse mit Bodenanschluß bzw. eine Baugruppe gemäß der Erfindung die
folgenden Merkmale: a) zwei oder mehr Halbleiterchips bzw. integrierte Schaltkreise,
welche eine Anzahl von Kontaktierungspads bzw. Kontaktflächen ("bonding pads") auf
weisen; b) eine isolierende Schaltungsschicht, welche (i) eine isolierende Basisschicht mit
einer Anzahl von Durchgangslöchern umfaßt, (ii) eine Anzahl von ersten Metalleitungen,
welche auf oberen und unteren Stirnseiten der Basisschicht gebildet sind, (iii) eine Anzahl
von vorstehenden, leitenden inneren Pads bzw. Kontaktierungsstellen, die entsprechend auf
den ersten Metalleitungen ausgebildet sind und die entsprechend mit den Kontaktierungspads
jedes Halbleiterchips verbunden sind, (iv) eine Anzahl von vorstehenden bzw. erstreckten,
leitenden äußeren Pads bzw. Kontaktflächen, die auf den ersten Metalleitungen in einem
vorbestimmten Abstand von der Anzahl von inneren Pads ausgebildet sind, und (v) eine
Anzahl von zweiten Metalleitungen, welche an der Wandoberfläche der Anzahl von Durch
gangslöchern zum Verbinden mit den inneren Pads bzw. Kontaktflächen jedes Halbleiter
chips ausgebildet sind, zur gegenseitigen elektrischen Verbindung von inneren Pads, die auf
den oberen und unteren Oberflächen der Basisschicht angeordnet sind; c) eine Anschlußfas
sung bzw. einen Leiterrahmen mit einer inneren Zuleitung und einer äußeren Zuleitung zur
elektrischen Verbindung der äußeren Pads der isolierenden Schaltungsschicht mit einem
externen Bauelement bzw. Gerät; und d) einen Gehäuse- bzw. Baugruppenkörper, der einen
vorbestimmten Bereich verkapselt, welcher die Halbleiterchips, die isolierende Schaltungs
schicht und die inneren Zuleitungen der Anschlußfassung einschließlich einer Anzahl von
Vertiefungen bzw. Grübchen enthält, die an Positionen zur elektrischen Verbindung ausge
bildet sind, zum Signalaustausch mit dem externen Bauelement bzw. Gerät, worin sich die
äußeren Zuleitungen bis zu der Vertiefung erstrecken, wobei jedes Ende der äußeren Zulei
tungen auf einer gleichen Höhe freigelegt ist wie die Unterseite des Gehäusekörpers.
Man muß verstehen, daß sowohl die vorgenannte allgemeine Beschreibung als auch die
folgende detaillierte Beschreibung beispielhaft und erläuternd sind und dazu beabsichtigt sind,
eine weitergehende Erklärung der Erfindung, so wie sie beansprucht wird, zu schaffen.
Die begleitenden Zeichnungen, die beigefügt wurden, sind, um ein weitergehendes Ver
ständnis der Erfindung zu ermöglichen, und die in dieser Beschreibung enthalten sind und
einen Teil von ihr bilden, stellen Ausführungsformen der Erfindung dar und dienen zu
sammen mit der Beschreibung dazu, die Grundzüge bzw. Prinzipien der Erfindung zu
erklären.
Die Kurzbeschreibung der Zeichnungen lautet wie folgt:
Fig. 1 ist eine Querschnittsansicht, welche den Aufbau eines mehrlagigen
Gehäuses mit Bodenanschluß gemäß einer bevorzugten Ausführungs
form der vorliegenden Erfindung zeigt;
Fig. 2 ist eine Querschnittsansicht, welche den Aufbau eines mehrlagigen
Bodenanschlußgehäuses gemäß einer weiteren bevorzugten Ausfüh
rungsform der vorliegenden Erfindung zeigt;
Fig. 3A und 3B sind Schemazeichnungen, welche den unteren Abschnitt der heraus
führenden bzw. äußeren Zuleitung des mehrlagigen Bodenanschluß
gehäuses gemäß der vorliegenden Erfindung zeigen;
Fig. 4 ist eine vergrößerte Querschnittsansicht, welche die wesentlichen Teile
des mehrlagigen Bodenanschlußgehäuses gemäß der vorliegenden
Erfindung zeigt;
Fig. 5A ist eine vergrößerte Vertikalschnittansicht, welche eine isolierende
Schaltungsschicht zeigt, die in dem mehrlagigen Bodenanschlußgehäu
se gemäß der vorliegenden Erfindung verwendet wird;
Fig. 5B ist eine Draufsicht von Fig. 5A;
Fig. 5C ist eine vergrößerte Querschnittsansicht, welche den Aufbau eines
Durchgangsloches zeigt;
Fig. 6 ist eine Draufsicht, welche die Anschlußfassung zeigt, die in dem
mehrlagigen Bodenanschlußgehäuse gemäß der vorliegenden Erfindung
verwendet wird; und
Fig. 7 ist eine Draufsicht, welche den Zustand unmittelbar nach dem Form
pressen bzw. Gießen des mehrlagigen Bodenanschlußgehäuses gemäß
der vorliegenden Erfindung zeigt.
Es wird nun detailliert Bezug genommen auf die bevorzugten Ausführungsformen der
vorliegenden Erfindung, von denen Beispiele in den beigefügten Zeichnungen dargestellt
sind.
In den Fig. 1, 2, 3A und 3B ist gezeigt, wie die Halbleiterchips bzw. integrierten
Schaltkreise 1 und 2 an den oberen und unteren Abschnitten einer isolierenden Schaltungs
schicht 3 in einem seitenrichtigen bzw. "Gesicht-nach-unten"-Verfahren angebracht werden.
Metalleitungsmuster bestehen auf den isolierenden Schaltungsschichten 3, um eine elektrische
Verbindung zwischen den Kontaktierungspads bzw. Kontaktstellen der Halbleiterchips 1 und
2 zu schaffen. In dem seitenrichtigen Verfahren wird der obere Abschnitt des Chips, also der
Abschnitt, in dem die Kontaktierungspad-Elektroden angeordnet sind, in Richtung der
isolierenden Schaltungsschicht angeordnet. Die isolierende Schaltungsschicht 3 wird auch mit
einer inneren Zuleitung bzw. einen inneren Anschlußdraht der Anschlußfassung verbunden,
um einen Weg für einen elektrischen Signalaustausch zwischen den Chips 1 und 2 und
externen Bauelementen bzw. Geräten zu bilden.
Ein anisotroper Leiter 5, welcher einen Harz bzw. Kunstharz und leitende Teilchen bzw.
Partikel enthält, füllt den Abschnitt zwischen dem verbindenden Teil der Halbleiterchips 1
und 2, der isolierenden Schaltungsschicht 3, dem verbindenden Teil der isolierenden
Schaltungsschicht 3 und der inneren Zuleitung 4 der Anschlußfassung, um die oben genann
ten Elemente elektrisch zu verbinden.
Ein vorbestimmter Bereich, welcher die Halbleiterchips 1 und 2, die isolierende Schaltungs
schicht 3 und die innere Zuleitung 4 der Anschlußfassung enthält, wird mit Hilfe einer
Gießmischung bzw. Formmasse verkapselt, um so einen Gehäusekörper 6 zu bilden. Vertie
fungen bzw. Grübchen 6A mit einer vorbestimmten Größe werden auf einem unteren
Abschnitt des Gehäusekörpers 6 gebildet, wobei zwei Spalten gemäß einer Spaltenanordnung
von entsprechenden Pad-Elektroden und äußeren Zuleitungen 7 der Anschlußfassung jeweils
innerhalb der Vertiefungen 6A angeordnet werden. Der Endabschnitt der äußeren Zuleitung
7 wird auswärts gerichtet von der Mitte des Gehäusekörpers gefaltet bzw. gefalzt, wobei
eine äußere Zuleitung und eine anliegende äußere Zuleitung in einer Spalte in entgegenge
setzten Richtungen gefaltet werden. Deren gefaltete Enden stellen Abschnitte dar, welche mit
einem externen Bauelement bzw. Gerät elektrisch leitend verbunden werden sollen.
Der Aufbau der in dem oben genannten Gehäuse verwendeten isolierenden Schaltungsschicht
3 wird unter Bezugnahme auf die Fig. 4 und die Fig. 5A bis 5C beschreiben werden.
In den Fig. 4 und den Fig. 5A bis 5C wird gezeigt, daß die isolierende Schaltungs
schicht 3 eine Basisschicht 3A aus einem Polymer und eine Metalleitung 3B aufweist, wobei
die Metalleitung 3B an den oberen bzw. unteren Abschnitten der Basisschicht 3A ausgebildet
ist. Wie in Fig. 5B gezeigt, ist eine Anzahl von inneren Pads bzw. Kontaktstellen 3C, die
mit den Kontaktierungspads 1A und 1B verbunden werden sollen, und eine Anzahl von
äußeren Pads 3D, welche mit den inneren Zuleitungen 4 aus Fig. 4 verbunden werden
sollen, auf der Metalleitung 3B ausgebildet, um eine elektrische Verbindung zwischen den
Halbleiterchips 1 und 2 und den inneren Zuleitungen 4 der Anschlußfassung zu bilden.
Außerdem ist ein Durchgangsloch auf der isolierenden Schaltungsschicht 3 vorgesehen, uni
einen Anschluß durch Verbindung identischer Anschlüsse zwischen den Halbleiterchips 1 und
2 (z. B. durch Verbindung von Spaltenadresse (CAS) mit Spaltenadresse, Reihenadresse
(RAS) mit Reihenadresse) zu bilden, wobei die Chips an den oberen und unteren Abschnitten
der isolierenden Schaltungsschicht 3 angebracht sind. Ein Signalaustauschweg zwischen den
entsprechenden Anschlüssen auf den oberen und unteren Stirnseiten der isolierenden Schal
tungsschicht 3 wird durch Bildung einer Metalleitung auf einem vorbestimmten Abschnitt auf
den inneren Wandungen des Durchgangsloches 8 geschaffen, wie in Fig. 5C gezeigt.
Die isolierende Schaltungsschicht 3 wird so ausgebildet, daß sie eine ungefähre Stärke von
24 µm aufweist. Die Metalleitung 3B kann aus Kupfer (Cu), Nickel (Ni), Gold (Au); Kupfer,
Nickel, Chrom (Cr), Gold; Kupfer, Nickel, Kobalt (Co), Gold; bzw. aus einer daraus
gebildeten Legierung oder aus einem Metall hergestellt sein, das einen spezifischen elek
trischen Widerstand von mehr als 10-8 Ω/cm aufweist. Das innere Pad 3C und das äußere
Pad 3D stehen von der Oberfläche der Metalleitung 3B bis auf eine vorbestimmte Höhe
hervor. Die Höhe dieses Fortsatzes liegt in dem Bereich von 1 µm bis 20 µm und seine Größe
liegt in dem Bereich von 5 µm × 5 µm bis 200 µm × 200 µm. Das Verbindungsloch bzw.
Durchgangsloch 8 wird so ausgebildet, daß es einen Durchmesser von 10 µm bis 200 µm
aufweist.
In Fig. 6 ist gezeigt, daß die Anschlußfassung so aufgebaut ist, daß die inneren Zuleitungen
4 auf der Innenseite des seitlichen Querstückes S mit den äußeren Pads bzw. Kontaktstellen
3D der isolierenden Schaltungsschicht 3 verbunden sind, und daß die äußeren Zuleitungen 7
zur Verbindung mit einer Leiterplatte von einem Sperrbalken D ("dam bar") gestützt wer
den. In diesem Aufbau gibt es keine Chipkontaktstelle bzw. Die-Pad und keinen Leitungs
träger zum Tragen des Die-Pads, im Vergleich zu der herkömmlichen Anschlußfassung.
Deshalb ist es mit diesem Aufbau möglich, das Problem der Zuverlässigkeit aufgrund eines
Ausfalls in dem Die-Pad und dem Leitungsträger zu lösen. Außerdem ermöglicht es dieser
Aufbau, ein leichtes, dünnes, kurzes und miniaturisiertes Gehäuse zu verwirklichen.
Die Anschlußfassung der vorliegenden Erfindung, wie sie zuvor beschrieben wurde, ist so
hergestellt, daß sie eine Stärke von zumindest mehr als 50 µm aufweist, und ist aus Kupfer,
MF202, Alloy42 bzw. Legierung 42, Orin194, Alloy50 bzw. Legierung 50 oder irgend
welchen anderen Metallen hergestellt, welche einen spezifischen elektrischen Widerstands
wert von mehr als 10-8 Ωcm aufweisen.
Wiederum in Fig. 2 ist gezeigt, daß die verbindenden Abschnitte der inneren Zuleitungen
4, die mit den äußeren Pads 3D der isolierenden Schaltungsschicht 3 verbunden sind, mit
einem vorbestimmten Metall wie z. B. Silber, Zinn oder Indium beschichtet sind, um so die
Verbindungskraft zu erhöhen.
Der in Fig. 4 gezeigte anisotrope Leiter 5 besteht aus einem Material, das einen Harz mit
einem flüssigen oder festen Aggregatszustand und leitende Teilchen bzw. Partikel enthält.
Der verwendete Harz enthält Epoxy oder umgebildeten Epoxyharz, Polyester oder umge
bildetes Polymer, Acrylester oder umgebildeten Ester, Siliconharz, Phenoxyharz, Polyuret
han, Polysulfid, Cyanoacrylat, Polyalexin und andere Polymere, die durch thermische oder
Ultraviolettbestrahlung ausgehärtet werden, oder in dem man sie bei Raumtemperatur beläßt.
Die oben beschriebenen Teilchen zur elektrischen Leitung bestehen aus Silber, Nickel,
Indium, Zinn (Sn), Indiumzinnoxyd oder aus einer daraus gebildeten Legierung oder aus
einem Metall, das einen spezifischen elektrischen Widerstandswert von mehr als 10-8 Ω/cm
aufweist. Die Größe der Teilchen liegt vorzugsweise im Bereich von 3 µm bis 15 µm, und
ihre Form kann eine kugelförmige, vierseitige, dreieckige, hexaedrische, quadratkonische
oder dreieck-konische Gestalt einnehmen.
In den Fig. 3A und 3B ist eine Anzahl von Vertiefungen bzw. Grübchen 6A gezeigt,
welche auf der Innenseite und an dem unteren Abschnitt des Gehäusekörpers 6 ausgebildet
sind und daß die äußeren Zuleitungen 7 der Anschlußfassung innerhalb der Vertiefung 6A
des Gehäusekörpers 6 angeordnet sind. Es wird bevorzugt, daß die Endabschnitte der
äußeren Zuleitungen 7 in einer vorgegebenen Länge bzw. Abstand von dem Ende der
äußeren Zuleitungen 7 gefaltet bzw. gefalzt sind, und daß die gefalteten Abschnitte sich auf
einer gleichen Höhe mit der Unterseite des Gehäusekörpers 6 befinden. Die Vertiefungen 6A
sind in dem Körper 6 in zwei Spalten und in einer Zick-Zack-Anordnung angeordnet, und
diesen entsprechende äußere Zuleitungen 7 sind auch in einer ähnlichen Zick-Zack-An
ordnung angeordnet. Die Vertiefung 6A ist als ein Rechteck oder ein gleichmäßiges Quadrat
ausgebildet, dessen Abmessung 100 µm × 100 µm bis 100 µm × 125 µm und dessen Tiefe 24 µm
bis 400 µm beträgt.
Wie in Fig. 3B gezeigt, können die Vertiefungen in einer Spalte so angeordnet sein, daß sie
von denjenigen der anderen Spalte einen vorgegebenen Abstand besitzen, vorzugsweise
25 mm bis 5 mm in einer Zick-Zack-Anordnung. Um den Abstand zu schaffen, sind die
inneren Zuleitungen unter einem vorgegebenen Winkel gefaltet, wobei der Faltungswinkel in
einem Bereich von -10° bis +10° liegt.
Das Herstellungsverfahren für das mehrlagige Bodenanschlußgehäuse gemäß der vorliegen
den Erfindung und seine Betriebsweise wird im folgenden erörtert.
Zunächst wird die isolierende Schaltungsschicht 3 in einem üblichen PWB-Verfahren
(Printed Wiring Board) hergestellt. Oder Ausführlicher: Die Metalleitungen 3B und Pads
werden durch Ablagerung, Abscheidung und Musterbildung bzw. Strukturierung (Patter
ning) von Metallschichten auf den oberen und unteren Abschnitten der Basisschicht 3A
gebildet, die eine Anzahl von Durchgangslöchern 8 aufweist, und anschließend werden
vorbestimmte Abschnitte der Wandungsoberfläche des Durchgangsloches mit dem Metall
beschichtet und überzogen, um so die isolierende Schaltungsschicht 3 zu bilden, welche eine
Anzahl von Kontaktstellen bzw. Pads und Durchgangslöchern aufweist.
Die so hergestellte isolierende Schaltungsschicht 3 wird mit einem anisotropen Leiter 5
dotiert bzw. verunreinigt und die inneren Zuleitungen 4 der Anschlußfassung werden mit den
äußeren Kontaktestellen bzw. Pads der isolierenden Schaltungsschicht 3 verbunden. An
schließend wird ein erster Halbleiterchip 1 mit einer Seite des isolierenden Schaltungsschicht
3 in einem seitenrichtigen Verfahren ("Gesicht-nach-unten" bzw. "face-down") kontaktiert,
wobei das Kontaktierungs-Pad des Halbleiterchips mit dem inneren Pad der isolierenden
Schaltungsschicht 3 ausgerichtet ist. Anschließend findet ein Aushärtungsschritt unter
Verwendung einer thermischen Ofen-Aushärtung, einer Ultraviolett-Aushärtung oder eines
thermischen Kompressionsverfahrens statt. Nach dem Kontaktieren des ersten Halbleiterchips
1 wird die andere Seite der isolierenden Schaltungsschicht 3 mit dem anisotropen Leiter 5
dotiert. Als nächstes wird ein zweiter Halbleiterchip 2 daran kontaktiert, gefolgt von einem
der oben genannten Aushärtungs-Schritte.
Nach dem oben genannten Verfahrensschritt wird ein allgemeines Halbleitergehäuse-Her
stellungsverfahren durchgeführt, mit anderen Worten, die Arbeitsschritte eines Formpressens
bzw. Gießens, Zuschneidens/Anpassens und Testens finden in sequentieller Reihenfolge
statt. Während des Gießschrittes wird die Linienform des äußeren Zuleitungsgießbereiches
in einer Zick-Zack-Form hergestellt und eine Vertiefung mit einer vorbestimmten Tiefe wird
ausgebildet, um zu bewirken, daß die äußeren Zuleitungen der Anschlußfassung den Lot
abschnitten entsprechen, welche in dem Gießkörper während der Ausbildung der äußeren
Zuleitungen 7 gebildet werden. In dem Zuschneideschritt werden der Sperrbalken D und das
seitliche Querstück S entfernt, so daß die äußeren Zuleitungen 7 und die inneren Zuleitungen
4 zurückbleiben. In dem Ausbildungsschritt werden die Enden der äußeren Zuleitungen bei
den Lötabschnitten gefaltet bzw. gefalzt und die gefalzten Enden reichen in die Vertiefungen
hinein, um so ein gleiches Niveau mit der Unterseite des Gehäusekörpers 6 einzunehmen.
Gemäß den oben genannten Verfahrensschritten wird so das in den Fig. 1 und 2 gezeigte
mehrlagige Bodenanschlußgehäuse hergestellt. Das hergestellte Gehäuse wird seinerseits
durch Löten der freigelegten bzw. freiliegenden Zuleitung bzw. der Zuleitungen auf dem
Substrat montiert, um Signaleingabeoperationen und Signalausgabeoperationen zu ermögli
chen.
Wie zuvor beschrieben, wird in dem mehrlagigen Bodenanschlußgehäuse gemäß der vorlie
genden Erfindung die isolierende Schaltungsschicht, die eine vorbestimmte Metall-Strukturie
rung und Verbindungs-Kontaktstellen aufweist, verwendet, um die Chips 1 und 2 zu tragen,
und um zu einer elektrischen Verbindung zu dienen, wobei die Chips direkt an dessen
oberen und unteren Stirnseiten angebracht sind. So ist es möglich, die herkömmlichen
Herstellungsschritte ohne Abänderungen bis auf ihre Maximalwerte zu verwenden und um
zumindest zwei oder mehr Chips in dem Gehäuse einzubauen, um so ein grösses Fassungs
vermögen des Gehäuses zu ermöglichen. Indem die isolierende Schaltungsschicht und der
anisotrope Leiter verwendet werden, ist es außerdem möglich, ein leichtes und dünnes
Gehäuse mit einem großen Fassungsvermögen zu schaffen.
Außerdem gibt es in dem mehrlagigen Bodenanschlußgehäuse gemäß der vorliegenden
Erfindung keine Die-Pads bzw. Kontaktstellen der Anschlußfassung und keine Leitungsträger
zum Verbinden der Die-Pads, was so wirksam das Eindringen von Feuchtigkeit über Mikro-
Lücken zwischen dem Leitungsträger und dem Gehäusekörper verhindert. Auch ist es
möglich, den Fehler aufgrund des thermischen Ausdehnungskoeffizienten α eines Teilchens,
welcher von der Gießmischung während des Gieß- bzw. Formpress-Schrittes erzeugt wird,
durch Anbringen der Chips in einem seitenrichtigen Verfahren ("Face-down") zu verhindern
und so die Zuverlässigkeit zu erhöhen.
Außerdem kann die vorliegende Erfindung mit der freien Auslegung der isolierenden
Schaltungsschicht die Anforderungen des Anwenders im Hinblick auf die Anordnung der
Kontaktstifte erfüllen.
Es wird dem Fachmann auf diesem Gebiet ersichtlich werden, daß zahlreiche Abänderungen
und Änderungen in einem mehrlagigen Bodenanschlußgehäuse der vorliegenden Erfindung
vorgenommen werden können, ohne von der Idee oder dem Schutzbereich der Erfindung
abzuweichen. Es ist somit beabsichtigt, daß die vorliegende Erfindung die Abänderungen und
Änderungen dieser Erfindung abdeckt, vorausgesetzt, daß diese innerhalb des Schutzberei
ches der beigefügten Patentansprüche und deren Äquivalenzbereich vorkommen.
Ein mehrlagiges Bodenfassungsgehäuse gemäß der vorliegenden Erfindung weist Halbleiter
chips auf und: (a) Kontaktierungspads bzw. bonding pads; (b) eine isolierende Schaltungs
schicht, welche (i) eine isolierende Basisschicht mit Durchgangslöchern enthält, (ii) erste
Metalleitungen, welche auf oberen und unteren Stirnseiten der Basisschicht ausgebildet sind,
(iii) hervorstehende, leitende innere Kontaktstellen bzw. Pads, die entsprechend auf den
ersten Metalleitungen ausgebildet sind und entsprechend mit den Kontaktierungsstellen jedes
Halbleiterchips verbunden sind, (iv) vorstehende, leitende äußere Kontaktstellen, die auf der
ersten Metalleitung ausgebildet sind, und (v) zweite Metalleitungen, die entlang der Ober
fläche der Wandung des Durchgangsloches ausgebildet sind, um die inneren Kontaktstellen
jedes Halbleiterchips zu verbinden; (c) eine Bodenfassung, die eine innere Zuleitung bzw.
Anschlußdraht und eine äußere Zuleitung zur elektrischen Verbindung der äußeren Kontakt
stellen der isolierenden Schaltungsschicht mit einem externen Bauelement; und (d) einen
Gehäusekörper, welcher einen vorbestimmten Bereich verkapselt, der die Halbleiterchips, die
isolierende Schaltungsschicht und die inneren Zuleitungen der Bodenfassung enthält, ein
schließlich einer Anzahl von Vertiefungen, die an Stellen einer elektrischen Verbindung zum
Signalaustausch mit dem externen Bauelement ausgebildet sind, wobei sich die äußeren
Zuleitungen bis zur Vertiefung erstrecken und jedes Ende der äußeren Zuleitungen auf einem
gleichen Niveau wie die Unterseite des Gehäusekörpers freigelegt ist.
Claims (21)
1. Mehrlagiges Gehäuse mit Bodenanschluß bzw. Baugruppe, mit den folgenden Merkma
len:
- a) zwei oder mehr Halbleiterchips bzw. integrierte Schaltkreise, welche eine Anzahl von Kontaktierungspads bzw. Kontaktflächen ("bonding pads") aufweisen;
- b) eine isolierende Schaltungsschicht, welche
- (i) eine isolierende Basisschicht mit einer Anzahl von Durchgangslöchern umfaßt,
- (ii) eine Anzahl von ersten Metalleitungen, welche auf oberen und unteren Stirnseiten der Basisschicht gebildet sind,
- (iii) eine Anzahl von vorstehenden, leitenden inneren Pads bzw. Kontaktie rungsstellen, die entsprechend auf den ersten Metalleitungen ausge bildet sind und die entsprechend mit den Kontaktierungspads jedes Halbleiterchips verbunden sind,
- (iv) eine Anzahl von vorstehenden bzw. erstreckten, leitenden äußeren Pads bzw. Kontaktflächen, die auf den ersten Metalleitungen in einem vorbestimmten Abstand von der Anzahl von inneren Pads ausgebildet sind, und
- (v) eine Anzahl von zweiten Metalleitungen, welche an der Wandober fläche der Anzahl von Durchgangslöchern zum Verbinden mit den inneren Pads bzw. Kontaktflächen jedes Halbleiterchips ausgebildet sind, zur gegenseitigen elektrischen Verbindung von inneren Pads, die auf den oberen und unteren Oberflächen der Basisschicht angeordnet sind;
- c) eine Anschlußfassung bzw. ein Leiterrahmen mit einer inneren Zuleitung und einer äußeren Zuleitung zur elektrischen Verbindung der äußeren Pads der isolierenden Schaltungsschicht mit einem externen Bauelement bzw. Gerät; und
- d) einen Gehäuse -bzw. Baugruppenkörper, der einen vorbestimmten Bereich ver kapselt, welcher die Halbleiterchips, die isolierende Schaltungsschicht und die inneren Zuleitungen der Anschlußfassung einschließlich einer Anzahl von Vertie fungen bzw. Grübchen enthält, die an Positionen zur elektrischen Verbindung ausgebildet sind, zum Signalaustausch mit dem externen Bauelement bzw. Gerät, worin sich die äußeren Zuleitungen bis zu der Vertiefung erstrecken, wobei jedes Ende der äußeren Zuleitungen auf einer gleichen Höhe freigelegt ist wie die Unterseite des Gehäusekörpers.
2. Mehrlagiges Bodenanschlußgehäuse nach Anspruch 1, in dem die ersten und zweiten
Metalleitungen aus einer Gruppe ausgewählt werden, welche eine Legierung aus Cu, Ni,
Au, eine Legierung aus Cu, Ni, Cr, Au, eine Legierung aus Cu, Ni, Co, Au und ein
Metall umfaßt, welches einen spezifischen elektrischen Widerstandswert von mehr als ca.
10-8 Ω/cm bzw. Ωcm aufweist.
3. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 1 oder 2, in dem die erste
und zweite Metallschicht der Metalleitung eine Stärke von weniger als etwa 25 µm auf
weist.
4. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 1 bis 3, in dem die
inneren Pads und die äußeren Pads von der Oberfläche der ersten Metallschicht um etwa
1 µm bis ca. 20 µm hervorstehen.
5. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 1 bis 4, in dem die
inneren Pads und die äußeren Pads eine Größe von jeweils ungefähr 5 µm × 5 µm bis etwa
200 µm × 200 µm aufweisen.
6. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 1 bis 5, bei dem der
Durchmesser der Durchgangslöcher in einem Bereich von etwa 10 µm bis ca. 200 µm liegt.
7. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 1 bis 6, bei dem die
Anschlußfassung Sperrbalken ("dam bars") umfaßt, um die inneren Zuleitungen und die
äußeren Zuleitungen zu tragen, wobei die Sperrbalken mit einem seitlichen Querstück
verbunden sind.
8. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 1 bis 7, bei dem die
Anschlußfassung eine Stärke von mehr als 50 µm aufweist.
9. Mehrlagiges Bodenanschlußgehäuse nach Anspruch 8, bei dem die Anschlußfassung aus
einer Gruppe ausgewählt wird, welche aus Cu, MF202, Alloy42, Orin194 und Alloy50
besteht.
10. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 1 bis 9, welches außer
dem einen anisotropen Leiter umfaßt, der einen Harz und vorgegebene, darin einge
schlossene leitfähige, Teilchen bzw. Partikel zur elektrischen Verbindung der Kontaktie
rungspads mit der isolierenden Schaltungsschicht über die Teilchen umfaßt.
11. Mehrlagiges Bodenanschlußgehäuse nach Anspruch 10, bei dem sich der Harz in einem
flüssigen oder festen Aggregatszustand befindet, welcher Harz aus einer Gruppe ausge
wählt wird, die umfaßt: Epoxidharz; umgebildeten Epoxidharz; Polyester; ein umge
bildetes Polymer; Acrylester; umgebildeten Ester; Siliconharz; Phenoxyharz; Polyure
than; Polysulfid; Cyanoacrylat; Polyalexin und andere Polymere, welche durch ther
mische Bestrahlung oder Ultraviolett-Strahlung, oder, indem sie bei Raumtemperatur
belassen werden, ausgehärtet werden.
12. Mehrlagiges Bodenanschlußgehäuse nach Anspruch 10, bei dem das Teilchen aus einer
Gruppe ausgewählt wird, welche Ag, Ni, In, Sn und Indiumzinnoxid umfaßt.
13. Mehrlagiges Bodenanschlußgehäuse nach Anspruch 10, bei dem das Teilchen ein Metall
umfaßt, welches einen spezifischen elektrischen Widerstand von mehr als etwa 10-8 Ω/cm
aufweist.
14. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 10 bis 13, bei dem die
Form des Teilchens entweder kugelförmig, viereckig, dreieckig, hexaedrisch, quadratko
nisch oder dreieck-konisch ist, und dessen Größe in dem Bereich von etwa 3 µm bis ca.
15 µm liegt.
15. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 1 bis 14, bei dem die
Endabschnitte der äußeren Zuleitungen in einem vorbestimmten Abstand von den Enden
der äußeren Zuleitungen gefaltet bzw. gefalzt sind, wobei die gefalteten Abschnitte auf
einer gleichen Höhe wie die Unterseite des Gehäusekörpers angeordnet sind.
16. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 1 bis 15, bei dem die
Vertiefung eine rechteckige Form aufweist, deren Größe ca. 100 µm × 100 µm bis ca.
100 µm × 125 µm und deren Tiefe näherungsweise 25 µm bis ca. 400 µm beträgt.
17. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 1 bis 16, bei dem die
Vertiefung eine ideale Rechteckform aufweist.
18. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 1 bis 16, bei dem die
Vertiefungen in einer Zick-Zack-Anordnung angeordnet sind.
19. Mehrlagiges Bodenanschlußgehäuse nach Anspruch 18, bei dem die Vertiefungen in zwei
Spalten ausgebildet sind, welche der Anordnung der Kontaktierungspads entsprechen,
wobei eine Spalte parallel zu der anderen Spalte angeordnet ist und von der anderen
Spalte durch einen vorbestimmten Abstand getrennt ist.
20. Mehrlagiges Bodenanschlußgehäuse nach Anspruch 19, bei dem der vorbestimmte
Abstand 25 µm bis 5 mm beträgt.
21. Mehrlagiges Bodenanschlußgehäuse nach einem der Ansprüche 1 bis 20, bei dem die
innere Zuleitung unter einem vorbestimmten Winkel gefaltet bzw. gebogen ist und der
Winkel der Faltung in einem Bereich zwischen -10° und +10° liegt.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960005799A KR100192180B1 (ko) | 1996-03-06 | 1996-03-06 | 멀티-레이어 버텀 리드 패키지 |
KR96-05799 | 1996-03-06 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19709259A1 true DE19709259A1 (de) | 1997-11-06 |
DE19709259B4 DE19709259B4 (de) | 2006-02-23 |
Family
ID=19452482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19709259A Expired - Fee Related DE19709259B4 (de) | 1996-03-06 | 1997-03-06 | Mehrlagiges Bodenanschlussgehäuse |
Country Status (6)
Country | Link |
---|---|
US (1) | US5834836A (de) |
JP (1) | JP2997744B2 (de) |
KR (1) | KR100192180B1 (de) |
CN (1) | CN1085409C (de) |
DE (1) | DE19709259B4 (de) |
GB (1) | GB2310954B (de) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5945130A (en) * | 1994-11-15 | 1999-08-31 | Vlt Corporation | Apparatus for circuit encapsulation |
JP3359846B2 (ja) * | 1997-07-18 | 2002-12-24 | シャープ株式会社 | 半導体装置 |
US6646354B2 (en) | 1997-08-22 | 2003-11-11 | Micron Technology, Inc. | Adhesive composition and methods for use in packaging applications |
US6353268B1 (en) | 1997-08-22 | 2002-03-05 | Micron Technology, Inc. | Semiconductor die attachment method and apparatus |
US5861678A (en) | 1997-12-23 | 1999-01-19 | Micron Technology, Inc. | Method and system for attaching semiconductor dice to substrates |
KR100631910B1 (ko) * | 1999-12-13 | 2006-10-04 | 삼성전자주식회사 | 동일한 칩을 사용하는 멀티-칩 패키지 |
US6828884B2 (en) * | 2001-05-09 | 2004-12-07 | Science Applications International Corporation | Phase change control devices and circuits for guiding electromagnetic waves employing phase change control devices |
JP2003017645A (ja) * | 2001-07-03 | 2003-01-17 | Shinko Electric Ind Co Ltd | リードフレーム及びその製造方法 |
US6949818B2 (en) * | 2002-12-30 | 2005-09-27 | Dongbu Electronics Co., Inc. | Semiconductor package and structure thereof |
CN100382263C (zh) * | 2004-03-05 | 2008-04-16 | 沈育浓 | 具有多层布线结构的半导体晶片装置及其封装方法 |
US7947535B2 (en) * | 2005-10-22 | 2011-05-24 | Stats Chippac Ltd. | Thin package system with external terminals |
SG135066A1 (en) | 2006-02-20 | 2007-09-28 | Micron Technology Inc | Semiconductor device assemblies including face-to-face semiconductor dice, systems including such assemblies, and methods for fabricating such assemblies |
US8198709B2 (en) * | 2006-10-18 | 2012-06-12 | Vishay General Semiconductor Llc | Potted integrated circuit device with aluminum case |
US7812430B2 (en) * | 2008-03-04 | 2010-10-12 | Powertech Technology Inc. | Leadframe and semiconductor package having downset baffle paddles |
US20100314730A1 (en) * | 2009-06-16 | 2010-12-16 | Broadcom Corporation | Stacked hybrid interposer through silicon via (TSV) package |
US8120158B2 (en) * | 2009-11-10 | 2012-02-21 | Infineon Technologies Ag | Laminate electronic device |
WO2014049740A1 (ja) * | 2012-09-26 | 2014-04-03 | トヨタ自動車株式会社 | 電気部品 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6480032A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Maxell | Semiconductor device and manufacture thereof |
JP2855719B2 (ja) * | 1989-03-20 | 1999-02-10 | セイコーエプソン株式会社 | 半導体装置 |
JPH0671062B2 (ja) * | 1989-08-30 | 1994-09-07 | 株式会社東芝 | 樹脂封止型半導体装置 |
DE69222084T2 (de) * | 1991-05-17 | 1998-01-22 | Fujitsu Ltd | Oberflächenmontierbare Halbleiterpackung |
US5204287A (en) * | 1991-06-28 | 1993-04-20 | Texas Instruments Incorporated | Integrated circuit device having improved post for surface-mount package |
US5438224A (en) * | 1992-04-23 | 1995-08-01 | Motorola, Inc. | Integrated circuit package having a face-to-face IC chip arrangement |
JP2829188B2 (ja) * | 1992-04-27 | 1998-11-25 | 株式会社東芝 | 樹脂封止型半導体装置 |
US5247423A (en) * | 1992-05-26 | 1993-09-21 | Motorola, Inc. | Stacking three dimensional leadless multi-chip module and method for making the same |
US5548087A (en) * | 1993-05-07 | 1996-08-20 | At&T Corp. | Molded plastic packaging of electronic devices |
JP2565091B2 (ja) * | 1993-07-01 | 1996-12-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US5413970A (en) * | 1993-10-08 | 1995-05-09 | Texas Instruments Incorporated | Process for manufacturing a semiconductor package having two rows of interdigitated leads |
US5477082A (en) * | 1994-01-11 | 1995-12-19 | Exponential Technology, Inc. | Bi-planar multi-chip module |
KR0149798B1 (ko) * | 1994-04-15 | 1998-10-01 | 모리시다 요이치 | 반도체 장치 및 그 제조방법과 리드프레임 |
US5527740A (en) * | 1994-06-28 | 1996-06-18 | Intel Corporation | Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities |
US5600181A (en) * | 1995-05-24 | 1997-02-04 | Lockheed Martin Corporation | Hermetically sealed high density multi-chip package |
US5677567A (en) * | 1996-06-17 | 1997-10-14 | Micron Technology, Inc. | Leads between chips assembly |
-
1996
- 1996-03-06 KR KR1019960005799A patent/KR100192180B1/ko not_active IP Right Cessation
-
1997
- 1997-03-06 CN CN97109573A patent/CN1085409C/zh not_active Expired - Fee Related
- 1997-03-06 DE DE19709259A patent/DE19709259B4/de not_active Expired - Fee Related
- 1997-03-06 GB GB9704631A patent/GB2310954B/en not_active Expired - Fee Related
- 1997-03-06 US US08/812,612 patent/US5834836A/en not_active Expired - Lifetime
- 1997-03-06 JP JP9069105A patent/JP2997744B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB2310954A (en) | 1997-09-10 |
JP2997744B2 (ja) | 2000-01-11 |
US5834836A (en) | 1998-11-10 |
KR100192180B1 (ko) | 1999-06-15 |
GB9704631D0 (en) | 1997-04-23 |
GB2310954B (en) | 2000-09-20 |
CN1085409C (zh) | 2002-05-22 |
JPH10303365A (ja) | 1998-11-13 |
KR970067809A (ko) | 1997-10-13 |
CN1164764A (zh) | 1997-11-12 |
DE19709259B4 (de) | 2006-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69910955T2 (de) | Metallfolie mit Hockerkontakten, Schaltungssubstrat mit der Metallfolie, und Halbleitervorrichtung mit dem Schaltungssubstrat | |
DE19709295B4 (de) | Halbleiterbaugruppe | |
DE19827237B4 (de) | Leiterplattensubstrat für Halbleiterbauelementgehäuse und ein dasselbe verwendende Halbleiterbauelementgehäuse sowie Herstellungsverfahren für diese | |
DE60300619T2 (de) | Verfahren zum einbetten einer komponente in eine basis und zur bildung eines kontakts | |
DE69133497T2 (de) | Leiterrahmen für eine Halbleiteranordnung und dessen Herstellungsverfahren | |
DE19709259B4 (de) | Mehrlagiges Bodenanschlussgehäuse | |
DE102005043557B4 (de) | Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite | |
DE19507573C2 (de) | Leiterstruktur für ein Halbleitergehäuse und Halbleitergehäuse mit einer solchen Leiterstruktur | |
DE2554965C2 (de) | ||
DE69530037T2 (de) | Automatische Bandmontage für Halbleiteranordnung | |
DE69414753T2 (de) | Montagevorrichtung und Verfahren zum Verbinden von miniaturisierten elektronischen Bauteilen mittels Höckerverbindungen | |
DE69223021T2 (de) | Halbleiteranordnung mit Wärmesenke und Kunststoffkörper und hochzuverlässige Mittel zur elektrischen Verbindung mit der Wärmesenke | |
DE69834064T2 (de) | Montagestruktur einer Halbleiteranordnung und Verfahren zum Montieren einer Halbleiteranordnung | |
DE19628376A1 (de) | Integrierte Schaltkreisanordnung und Verfahren zu deren Herstellung | |
DE19651122C2 (de) | Halbleiterbauelement mit einem Halbleiterchip und einer Leiterplatte | |
DE10301512A1 (de) | Verkleinertes Chippaket und Verfahren zu seiner Herstellung | |
DE60032067T2 (de) | Mehrschichtige Leiterplatte und Verfahren zu deren Herstellung | |
DE69737320T2 (de) | Halbleitervorrichtung | |
DE10045043A1 (de) | Halbleiterbauteil und Verfahren zu dessen Herstellung | |
DE10339770B4 (de) | Verfahren zum Herstellen einer FBGA-Anordnung | |
DE10110453A1 (de) | Verfahren zum Montieren eines Halbleiterchips auf einem Substrat und auf einem Substrat montierbarer Halbleiterbaustein | |
DE69509979T2 (de) | BGA Gehäuse für integrierte Schaltungen und Verfahren zu ihrer Herstellung | |
DE3783076T2 (de) | Auf einer oberflaeche montierter hochlast widerstand. | |
DE102008046095A1 (de) | Vereinzelter Halbleiterbaustein | |
DE69004581T2 (de) | Plastikumhüllte Hybrid-Halbleiteranordnung. |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20131001 |