DE1966237C3 - Verfahren zur Erhöhung des Gradienten von elektrisch aktiven Störstellenkonzentrationen - Google Patents

Verfahren zur Erhöhung des Gradienten von elektrisch aktiven Störstellenkonzentrationen

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Description

Die Erfindung betrifft ein Verfahren zur Erhöhung des Gradienten der Konzentration von elektrisch aktiven Störsteilen an der Grenze einer durch Ionenimplantation zu dotierenden Halbleiterzone.
Bei der Herstellung von Transistoren mit hohen Schallgeschwindigkeiten iu es erforderlich, die Basisweite der Transistoren sow'u die Kapazitäten der PN-Übergänge klein zu halten. Um dies beiden Forderungen zu erfüllen, muß der Gradient der Störstellendichte an den Übergängen im Transistor möglichst groß gemacht werden.
Ein bekanntes Verfahren zur Dotierung von HaIbleitcr/oncn ist die Ionenimplantation. Hiermit lassen sich gegenüber dem üblichen Diffusionsverfahren Zonen mit sehr hoher und auch konstanter Dotierungskonzentration herstellen. Die Änderung der Siörsteilendichtc zwischen zwei verschieden dotierten Halbleiterzonen ist somit wesentlich größer, wenn die Dotierung mit Hilfe der Ionenimplantation an Stelle der Diffusion erfolgte. Für spezielle Anwcndungsfälle ist jedoch auCh der durch normale Ionenimplantation crzielbarc Gradient der Störstcllendichte nicht ausreichend. Es ist daher die Aufgabe der vorliegenden Erfindung, ein Verfahren anzugeben, mit dem eine stärkere Änderung der Konzentration von Dotierungsmaterialien erzielt wird, als dies mit den bckannien Doticrungsverfiihrcn möglich ist. Diese Aufgabe wird bei dem anfangs genannten Verfahren erfindungsgemäß dadurch gelö&t, daß vor dem Implantieren elektrisch aktiver Frcmdatome Störstellen mittels Ionenimplantation von elektrisch inaktiven Fremdatomen im Grenzbercich erzeugt werden.
Die Erfindung wird im folgenden an Hand eines in der Figur dargestellten Ausführungsbeispiels, das mehrere Störstcllenprofile zeigt, näher erliiuteri. Die Abszisse in der Figur gibt die Entfernung von der Halbleiteroberfläche an. Ein Halbleiterkristall ist mit einer Grunddotierung versehen, die durch den konstanten Wert 175 der Störstellenkonzentration angezeigt wird. Es wird eine erste Ionenimplantation mit einer elektrisch inaktiven Verunreinigung mit konstanter Ionenenergie vorgenommen, wodurch sich das Siörstellenprofil 166 im Innern des Halbleiterkritalls ergibt. Als elektrisch inaktive Verunreinigungen können Edelgase, wie z. B. Helium, verwendet werden. Durch die Implantation der inaktiven Verunreinigung werden die Zwischengitterplätze und Substitionsplätze innerhalb des zugeordneten Kristallbereichs besetzt, wobei gleichzeitig auch ejne leichte Veränderung der Kristallstruktur in Richtung auf den amorphen Zustand eintritt. Fin derart dicht gepacktes, leicht amorphes Wirtsmaterial wird dabei bei der nachfolgenden Ionenimplantation mit einer entsprechenden Energie eingebrachte elektrisch aktive Verunreinigungen, wie z. B. Phosphor oder Arsen, in einem wesentlich schmaleren Bereich aufhalten und einbauen als ein Kristall, der dem vorhergehenden Bombardement elektrisch inaktiver Verunreinigungen nicht ausgesetzt war. Man erhält somit eine Dichte von elektrisch aktiven Störstellen, die durch das strichlierte Profil 167 gegeben ist. Sowohl die Änderung der Störstellendichte als auch die maximale Störstellendichte selbst sind größer als bei einem mit Ionen aktiver Verunreinigungen gleicher Energie beschossenen Halbleiterkristall, der in dem betreffenden Bereich keine elektrisch inaktiven Verunreinigungen enthält.
Der mit den elektrisch aktiven Verunreinigungen versehene Bereich kann nach einer Seite hin ausgedehnt werden, indem die Implantationsenergie für diese Verunreinigungen stufenweise erhöht bzw. erniedrigt wird. Man erhält dann mehrere nebeneinanderliegende und sich teilweise überlappende, dem gezeigten entsprechende Störsteiienprofile, so daß sich in der so hergestellten Halbleiterzone eine im wesentlichen konstante Dotierungskonzentration ergibt.
Zur Dotierung einer bestimmten Zone in einem Halbleiterkörper muß eine selektive Ionenimplantation vorgenommen werden. Hierzu bieten sich eine Reihe von Methoden an, das Gebiet, welches für die Ionenimplantation vorgesehen ist, zu definieren. Da die Ionen durch magnetische und elektrische Felder beeinflußbar sind, kann der Ionenstrahl in einer soichen Weise elektrostatisch fokussiert und abgelenkt werden, daß er genau auf die Fläche fällt, unterhalb welcher der HaIblciterkristali mit bestimmten Störstellen versetzt werden soll. Eine zweite Methode besteht in der Anbringung einer Maske innerhalb eines kollimierten lonenstrahls, welche nur Ionen durchtreten läßt, die in der gewünschten Ebene auf der Oberfläche des Kristalls auftreffen.
Eine dritte Methode zur Bestimmung der Flächen,
5c auf die der Ionenstrahl auftrifft, besteht darin, die Oberfläche des Halbleiterkristalls mit Hilfe eines geeigneten Photolack-Maierials zu maskieren. Durch bekannte Verfahren können polymere Photolackc auf der Oberfläche einer Halbleiterscheibe ausgebreitet werden und an definierten Stellen geöffnet werden. Die Dicke einer derartigen Photolackschicht, welche über den nicht mit Ionen zu bombardierenden Obcrflächenstellcn des Kristalls ausgebreitet wird, hängt von der Strahlcnencrgic des loncnstrahls ab. Auch andere Materialien, die in Form dünner Schichten über der Oberfläche der Halbleiterscheibe ausgebreitet werden können und ein Hindernis für die einfallenden Ionen darstellen, können zur Maskierung des Halbleiters zur Verwendung gelangen. Insbesondere seien hierbei Metallschichten zu erwähnen.
Der große Vorteil bei der Verwendung von Photolacken als Maskierungsmalerial beim Verfahren der Ionenimplantation bezieht sich auf die niedrigen Tem-
peratureri, bei welchen die Photolackschicht auf der Oberfläche ausgebildet werden kann. Früher wurden amorphes Silizium-Dioxyd oder ähnliche Verbindungen benutzt, um das Eindringen verschiedener Ionen beim Herstellen von PN-Obergängen durch thermische Diffusion zu verhindern. Silizium-Dioxyd oder ähnliche Verbindungen werden im allgemeinen durch Oxydation von Silizium bei sehr hohpn Temperaturen in Gegenwart von Wasserdampf oder Sauerstoff hergestellt Auf Grund der auftretenden hohen Temperatur erfolgt eine Ausweitung der bereits vorher eingebauten Ionen innerhalb des Kristallgitters, wodurch die Charakteristiken der Anordnung wesentlich verändert werden können. Die Verwendung von Photolacken oder anderen maskierenden Schichten auf der Oberfläche des HaIbleiterkristalls, welche bei niedrigen Temperaturen hergestellt werden können, ergeben nicht eine derartige Diffusion der bereits eingebauten Ionen innerhalb des Kristalls.
Hierzu 1 Blatt Zeichnungen

Claims (4)

Patentansprüche:
1. Verfahren zur Erhöhung des Gradienten der Konzentration von elektrisch aktiven Störstellen an der Grenze einer durch Ionenimplantation zu dotierenden Halbleiterzone, dadurch gekennzeichnet, daß vor dem Implantieren elektrisch aktiver Fremdatome Störstellen mittels Ionenimplantation von elektrisch inaktiven Fremdatomen im Grenzbereich erzeugt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß elektrisch inaktive Edelgasatome implantiert werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß in einem Grenzbereich zwischen zwei verschieden dotierten Gebieten eines Transistors implantiert wird.
4. Verfahren nach einem der Ansprüche I bjs 3, dadurch gei?nnzeichnet, daß mit einer als Maske dienenden nirt entsprechenden Öffnungen versehenen Photolackschicht auf der Halbleiteroberfläche eine selektive Ionenimplantation durchgeführt wird.
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3853644A (en) * 1969-09-18 1974-12-10 Kogyo Gijutsuin Transistor for super-high frequency and method of manufacturing it
US3919006A (en) * 1969-09-18 1975-11-11 Yasuo Tarui Method of manufacturing a lateral transistor
BE759667A (fr) * 1969-12-01 1971-06-01 Philips Nv Procede permettant la fabrication d'un dispositif semiconducteur, et dispositif semiconducteur obtenu par la mise en oeuvre de ce procede
JPS4936514B1 (de) * 1970-05-13 1974-10-01
US3868722A (en) * 1970-06-20 1975-02-25 Philips Corp Semiconductor device having at least two transistors and method of manufacturing same
US3918996A (en) * 1970-11-02 1975-11-11 Texas Instruments Inc Formation of integrated circuits using proton enhanced diffusion
US3707765A (en) * 1970-11-19 1973-01-02 Motorola Inc Method of making isolated semiconductor devices
FR2123179B1 (de) * 1971-01-28 1974-02-15 Commissariat Energie Atomique
US3895965A (en) * 1971-05-24 1975-07-22 Bell Telephone Labor Inc Method of forming buried layers by ion implantation
US3897274A (en) * 1971-06-01 1975-07-29 Texas Instruments Inc Method of fabricating dielectrically isolated semiconductor structures
US3775191A (en) * 1971-06-28 1973-11-27 Bell Canada Northern Electric Modification of channel regions in insulated gate field effect transistors
US3737346A (en) * 1971-07-01 1973-06-05 Bell Telephone Labor Inc Semiconductor device fabrication using combination of energy beams for masking and impurity doping
US3841917A (en) * 1971-09-06 1974-10-15 Philips Nv Methods of manufacturing semiconductor devices
JPS4879585A (de) * 1972-01-24 1973-10-25
DE2235865A1 (de) * 1972-07-21 1974-01-31 Licentia Gmbh Halbleiteranordnung aus einer vielzahl von in einem gemeinsamen halbleiterkoerper untergebrachten halbleiterbauelementen
CH560463A5 (de) * 1972-09-26 1975-03-27 Siemens Ag
US3841918A (en) * 1972-12-01 1974-10-15 Bell Telephone Labor Inc Method of integrated circuit fabrication
US3981072A (en) * 1973-05-25 1976-09-21 Trw Inc. Bipolar transistor construction method
JPS5029186A (de) * 1973-07-17 1975-03-25
US3921199A (en) * 1973-07-31 1975-11-18 Texas Instruments Inc Junction breakdown voltage by means of ion implanted compensation guard ring
DE2341311C3 (de) * 1973-08-16 1981-07-09 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum Einstellen der Lebensdauer von Ladungsträgern in Halbleiterkörpern
FR2249491B1 (de) * 1973-10-30 1976-10-01 Thomson Csf
US3909304A (en) * 1974-05-03 1975-09-30 Western Electric Co Method of doping a semiconductor body
US3909807A (en) * 1974-09-03 1975-09-30 Bell Telephone Labor Inc Integrated circuit memory cell
JPS5138990A (en) * 1974-09-30 1976-03-31 Suwa Seikosha Kk Handotaisochino seizohoho
DE2453134C3 (de) * 1974-11-08 1983-02-10 Deutsche Itt Industries Gmbh, 7800 Freiburg Planardiffusionsverfahren
US4053924A (en) * 1975-02-07 1977-10-11 California Linear Circuits, Inc. Ion-implanted semiconductor abrupt junction
US3982967A (en) * 1975-03-26 1976-09-28 Ibm Corporation Method of proton-enhanced diffusion for simultaneously forming integrated circuit regions of varying depths
US4033787A (en) * 1975-10-06 1977-07-05 Honeywell Inc. Fabrication of semiconductor devices utilizing ion implantation
DE2554426C3 (de) * 1975-12-03 1979-06-21 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Erzeugung einer lokal hohen inversen Stromverstärkung bei einem Planartransistor sowie nach diesem Verfahren hergestellter invers betriebener Transistor
US4003759A (en) * 1976-03-01 1977-01-18 Honeywell Inc. Ion implantation of gold in mercury cadmium telluride
DE2627855A1 (de) * 1976-06-22 1977-12-29 Siemens Ag Halbleiterbauelement mit wenigstens zwei, einen pn-uebergang bildenden zonen unterschiedlichen leitungstyps sowie verfahren zu dessen herstellung
JPS5327110U (de) * 1976-08-13 1978-03-08
US4044371A (en) * 1976-09-29 1977-08-23 Honeywell Inc. Plurality of precise temperature resistors formed in monolithic integrated circuits
US4034395A (en) * 1976-09-29 1977-07-05 Honeywell Inc. Monolithic integrated circuit having a plurality of resistor regions electrically connected in series
US4111720A (en) * 1977-03-31 1978-09-05 International Business Machines Corporation Method for forming a non-epitaxial bipolar integrated circuit
US4157268A (en) * 1977-06-16 1979-06-05 International Business Machines Corporation Localized oxidation enhancement for an integrated injection logic circuit
FR2406301A1 (fr) * 1977-10-17 1979-05-11 Silicium Semiconducteur Ssc Procede de fabrication de dispositifs semi-conducteurs rapides
US4338138A (en) * 1980-03-03 1982-07-06 International Business Machines Corporation Process for fabricating a bipolar transistor
JPS56149473U (de) * 1981-03-26 1981-11-10
US4536945A (en) * 1983-11-02 1985-08-27 National Semiconductor Corporation Process for producing CMOS structures with Schottky bipolar transistors
US4727038A (en) * 1984-08-22 1988-02-23 Mitsubishi Denki Kabushiki Kaisha Method of fabricating semiconductor device
US4717588A (en) * 1985-12-23 1988-01-05 Motorola Inc. Metal redistribution by rapid thermal processing
US4910158A (en) * 1987-11-23 1990-03-20 Hughes Aircraft Company Zener diode emulation and method of forming the same
US4937756A (en) * 1988-01-15 1990-06-26 Industrial Technology Research Institute Gated isolated structure
DE59010851D1 (de) * 1989-04-27 1998-11-12 Max Planck Gesellschaft Halbleiterstruktur mit einer 2D-Ladungsträgerschicht und Herstellungsverfahren
EP0834909A3 (de) * 1989-09-28 1998-06-10 Siemens Aktiengesellschaft Verfahren zur Erhöhung der Spannungsfestigkeit eines mehrschichtigen Halbleiterbauelements
US5385865A (en) * 1990-04-26 1995-01-31 Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface
US5108935A (en) * 1990-11-16 1992-04-28 Texas Instruments Incorporated Reduction of hot carrier effects in semiconductor devices by controlled scattering via the intentional introduction of impurities
US5179030A (en) * 1991-04-26 1993-01-12 Unitrode Corporation Method of fabricating a buried zener diode simultaneously with other semiconductor devices
GB2300753A (en) * 1995-05-06 1996-11-13 Atomic Energy Authority Uk Reducing the minority carrier lifetime of semiconductor devices
US20080087978A1 (en) * 2006-10-11 2008-04-17 Coolbaugh Douglas D Semiconductor structure and method of manufacture
US8178430B2 (en) 2009-04-08 2012-05-15 International Business Machines Corporation N-type carrier enhancement in semiconductors
CN110095941B (zh) * 2011-12-26 2023-02-17 东丽株式会社 感光性树脂组合物和半导体元件的制造方法
CN103426735B (zh) * 2012-05-24 2016-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法及mos晶体管的形成方法
US8999800B2 (en) 2012-12-12 2015-04-07 Varian Semiconductor Equipment Associates, Inc. Method of reducing contact resistance

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2787564A (en) * 1954-10-28 1957-04-02 Bell Telephone Labor Inc Forming semiconductive devices by ionic bombardment
US3108914A (en) * 1959-06-30 1963-10-29 Fairchild Camera Instr Co Transistor manufacturing process
US3423647A (en) * 1964-07-30 1969-01-21 Nippon Electric Co Semiconductor device having regions with preselected different minority carrier lifetimes
US3388009A (en) * 1965-06-23 1968-06-11 Ion Physics Corp Method of forming a p-n junction by an ionic beam
US3434894A (en) * 1965-10-06 1969-03-25 Ion Physics Corp Fabricating solid state devices by ion implantation
US3341754A (en) * 1966-01-20 1967-09-12 Ion Physics Corp Semiconductor resistor containing interstitial and substitutional ions formed by an ion implantation method
US3448344A (en) * 1966-03-15 1969-06-03 Westinghouse Electric Corp Mosaic of semiconductor elements interconnected in an xy matrix
US3413531A (en) * 1966-09-06 1968-11-26 Ion Physics Corp High frequency field effect transistor
US3440113A (en) * 1966-09-19 1969-04-22 Westinghouse Electric Corp Process for diffusing gold into semiconductor material
US3431150A (en) * 1966-10-07 1969-03-04 Us Air Force Process for implanting grids in semiconductor devices
US3479233A (en) * 1967-01-16 1969-11-18 Ibm Method for simultaneously forming a buried layer and surface connection in semiconductor devices

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Publication number Publication date
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