DE19514347A1

DE19514347A1 - Datenausgabepuffer

Info

Publication number: DE19514347A1
Application number: DE19514347A
Authority: DE
Inventors: Dong Min Lee; Hyeong Sun Hong
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1994-04-18
Filing date: 1995-04-18
Publication date: 1995-10-19
Anticipated expiration: 2015-04-19
Also published as: US5546020A; JPH088715A; DE19514347C2; KR0120565B1; KR950030487A

Description

Die vorliegende Erfindung betrifft allgemein einen Datenaus gabepuffer, der bei einer integrierten Halbleiterschaltungsvor richtung verwendet wird, und insbesondere einen Datenausgabe puffer, der dazu in der Lage ist, zu verhindern, daß eine Span nung an einer Ausgabeleitung mit einer Versorgungsspannungs quelle durch einen Hochziehtreiber verriegelt wird, wenn sie höher ist als eine Versorgungsspannung von der Versorgungsspan nungsquelle.

Bei einer integrierten Halbleiterschaltungsvorrichtung ist ein Datenausgabepuffer üblicherweise dazu ausgelegt, durch einen integrierten Halbleiterschaltkreis verarbeitete Daten derart zu puffern, daß sie einen ausreichenden Spannungspegel haben, um externe Peripherieschaltungen zu treiben. Zu diesem Zweck um faßt der Datenausgabepuffer einen Hochziehtreiber zum Verstär ken der Daten derart, daß sie, wenn sie sich in einem ersten logischen Zustand befinden, eine Versorgungsspannung bzw. deren Höhe einnehmen können, und einen Niederziehtreiber zum Verstär ken der Daten derart, daß sie, wenn sie sich in einem zweiten logischen Zustand befinden, eine Massespannung haben, bzw. auf Massespannung liegen. Der Hochziehtreiber umfaßt einen NMOS- oder PMOS-Transistor und der Niederziehtreiber umfaßt einen NMOS-Feldeffekttransistor.

Der NMOS-Hochziehtreiber begrenzt eine Spannung an einer Aus gabeleitung derart, daß sie niedriger wird als diejenige an ei ner Eingabeleitung. Zu diesem Zweck erfordert die Verwendung des NMOS-Hochziehtreibers eine Schaltung, welche die Daten auf der Eingabeleitung über die Versorgungsspannung verstärkt, wenn sie sich im ersten logischen Zustand befinden. Eine derartige Verstärkungsschaltung hat den Nachteil, daß sie die Arbeitsge schwindigkeit des Datenausgabepuffers beeinträchtigt oder den Stromverbrauch in einem Bereitschaftsbetrieb erhöht.

Andererseits kann der PMOS-Hochziehtreiber die Arbeitsgeschwin digkeit des Datenausgabepuffers erhöhen und den Stromverbrauch im Bereitschaftsbetrieb reduzieren, weil er keine Verstärkungs schaltung erfordert. Der PMOS-Hochziehtreiber hat jedoch den Nachteil, daß die Spannung an der Ausgabeleitung mit einer Spannungsversorgungsquelle verriegelt wird, wenn sie höher ist als die Versorgungsspannung.

Diese Probleme werden nachfolgend anhand eines Datenausgabepuf fers mehr im einzelnen anhand der Fig. 1 bis 3 erläutert.

In Fig. 1 ist ein Schaltungsdiagramm eines herkömmlichen Daten ausgabepuffers gezeigt. Wie in dieser Zeichnung gezeigt, umfaßt der herkömmliche Datenausgabepuffer einen NMOS-Hochziehtransi stor NM1, der zwischen eine Ausgabeleitung 15 und eine Versor gungsspannungsquelle Vcc geschaltet ist, einen NMOS-Niederzieh transistor NM2, der zwischen die Ausgabeleitung 15 und eine Massespannungsquelle Vss geschaltet ist, und eine Verstärkungs schaltung 10, die zwischen ein Gate des NMOS-Hochziehtransi stors NM1 und einen Ausgangsanschluß eines NAND-Gate GN1 ge schaltet ist. Die Verstärkungsschaltung 10 ist dazu ausgelegt, Daten hoher Logik von dem NAND-Gate GN1 über eine Versorgungs spannung von der Versorgungsspannungsquelle Vcc zu verstärken und die verstärkten Daten an das Gate des NMOS-Hochziehtran sistors MN1 anzulegen. Zu diesem Zweck enthält die Verstär kungsschaltung 10 zwei NMOS-Schalttransistoren MN3 und MN4, ei nen Ladungsspeicherkondensator C1, fünf Inverter GI3-GI7, die eine Verzögerungsleitung bilden, und einen Inverter GI2 zum In vertieren eines Ausgangssignals von dem NAND-Gate GN1. Der her kömmliche Datenausgabepuffer umfaßt außerdem zwei Inverter GI1 und GI8 und ein NAND-Gate GN2. Wenn ein Ausgabefreigabesignal OE von einer Steuerleitung 13 einen hohen logischen Zustand hat, sind die Inverter GI1 und GI8 und das NAND-Gate GN2 dazu in der Lage, Daten DO niedrigen logischen Zustands von einer Eingabeleitung 11 in einen hohen logischen Zustand zu invertie ren und die invertierten Daten hohen logischen Zustands an ein Gate des NMOS-Niederziehtransistors NM2 anzulegen.

Die Verzögerungsleitung und der Kondensator C1 in der Verstär kungsschaltung 10 verdoppeln jedoch die Übertragungsverzögerung der Daten hohen logischen Zustands von dem NAND-Gate GN1 zu dem Gate des NMOS-Hochziehtransistors MN1. Aus diesem Grund hat der herkömmliche Datenausgabepuffer in Fig. 1 den Nachteil, daß er eine sehr niedrige Arbeitsgeschwindigkeit hat.

In Fig. 2 ist ein Schaltungsdiagramm eines weiteren herkömmli chen Datenausgabepuffers gezeigt. Wie in dieser Zeichnung ge zeigt, umfaßt der herkömmliche Datenausgabepuffer einen NMOS- Hochziehtransistor MN5, der zwischen eine Ausgabeleitung 25 und eine erste Versorgungsspannungsquelle Vcc geschaltet ist, einen NMOS-Niederziehtransistor MN6, der zwischen die Ausgabeleitung 25 und eine Massespannungsquelle Vss geschaltet ist, und eine Verstärkungsschaltung 20, die zwischen ein Gate des NMOS-Hoch ziehtransistors MN5 und einen Ausgangsanschluß eines NAND-Gates GN3 geschaltet ist. Die Verstärkungsschaltung 20 ist dazu aus gelegt, Daten niedrigen logischen Zustands von dem NAND-Gate GN3 in einen hohen logischen Zustand zu invertieren und die in vertierten Daten hohen logischen Zustands auf eine zweite Ver sorgungsspannung von einer zweiten Versorgungsspannungsquelle Vpp zu verstärken, die höher ist als eine erste Versorgungs spannung von der ersten Versorgungsspannungsquelle Vcc. Darauf hin legt die Verstärkungsschaltung 20 die verstärkten Daten an das Gate des NMOS-Hochziehtransistors MN5 an. Zu diesem Zweck enthält die Verstärkungsschaltung 20 zwei NMOS-Transistoren MN7 und MN8, die ansprechend auf ein Ausgangssignal von dem NAND-Gate GN3 komplementär betrieben werden, und zwei PMOS-Transi storen MPI und MP2, die zwischen die zweite Versorgungsspan nungsquelle Vpp und die beiden NMOS-Transistoren MN7 und MN8 geschaltet oder verriegelt sind. Die Verstärkungsschaltung 20 enthält ferner einen PMOS-Transistor MP3, der ansprechend auf ein Ausgangssignal von den verriegelten PMOS-Transistoren MP1 und MP2 betrieben wird, einen NMOS-Transistor MN9, der anspre chend auf das Ausgangssignal von dem NAND-Gate GN3 betrieben wird und einen Inverter GI9 zum Invertieren des Ausgangssignals von dem NAND-Gate GN3 und zum Anlegen des invertierten Signals an ein Gate des NMOS-Transistors MN8. Das NAND-Gate GN3 dient dazu, Daten DO von einer Eingabeleitung 21 zu invertieren, wenn ein Ausgabefreigabesignal OE von einer Steuerleitung 23 einen hohen logischen Zustand hat. Der herkömmliche Datenausgabepuf fer umfaßt ferner zwei Inverter GI10 und GI11 zum Verzögern des Ausgangssignals von dem NAND-Gate GN3 um eine Periode, die der Summe seiner Ausbreitungsverzögerungszeiten entspricht, und zum Anlegen des verzögerten Signals an ein Gate des NMOS-Nieder ziehtransistors MN6.

Wenn der NMOS-Hochziehtransistor MN5 nicht betrieben wird, wird jedoch der NMOS-Transistor MN7 eingeschaltet, um die zweite Versorgungsspannung stumm zu schalten, die von der zweiten Ver sorgungsspannungsquelle Vpp durch den PMOS-Transistor MP1 der Massespannungsquelle Vss zugeführt wird. Aus diesem Grund hat der herkömmliche Datenausgabepuffer in Fig. 2 den Nachteil, daß er den Stromverbrauch unnötig erhöht. Bei den herkömmlichen Datenausgabepuffern, die den NMOS-Hochziehtransistor haben, wie in den Fig. 1 und 2 gezeigt, erfordert die Verwendung der Ver stärkungsschaltung einen großen Platzbedarf oder einen großen Besetzungsbereich in der integrierten Halbleiterschaltungsvor richtung, was zu einer Reduzierung des Integrationsgrads der integrierten Halbleiterschaltungsvorrichtung führt.

In Fig. 3 ist ein Schaltungsdiagramm noch eines weiteren her kömmlichen Datenausgabepuffers gezeigt. Dieser herkömmliche Datenausgabepuffer umfaßt demnach einen PMOS-Hochziehtransistor MP4, der zwischen eine Ausgabeleitung 35 und eine Versorgungs spannungsquelle Vcc geschaltet ist, und einen NMOS-Niederzieh transistor MN10, der zwischen die Ausgabeleitung 35 und eine Massespannungsquelle Vss geschaltet ist. Der PMOS-Hochziehtran sistor MP4 hat den Vorteil, daß er an die Ausgabeleitung 35 ei ne Spannung überträgt, die höher ist als diejenige von Daten, die von einem NAND-Gate GN4 durch einen NMOS-Transistor MN11 zugeführt werden. Der PMOS-Hochziehtransistor MP4 hat jedoch den Nachteil, daß er eine Spannung an der Ausgabeleitung 35 zu der Versorgungsspannungsquelle Vcc überträgt, wenn die Spannung an der Ausgabeleitung 35 höher ist als eine Versorgungsspannung von der Versorgungsspannungsquelle Vcc.

Der herkömmliche Datenausgabepuffer umfaßt ferner einen PMOS-Transistor MP6, der zwischen die Versorgungsspannungsquelle Vcc, die Ausgabeleitung 35 und einen Masseknoten (bulk node) (d. h. eine N-Quelle) 37 des PMOS-Hochziehtransistors MP4 ge schaltet ist. Der PMOS-Transistor MP6 hat ein Gate zum Eingeben der Spannung D_out von der Ausgabeleitung 35 und eine Source, die an die Versorgungsspannungsquelle Vcc angeschlossen ist. Wenn die Spannung D_out von der Ausgabeleitung 35 niedriger ist als die Versorgungsspannung von der Versorgungsspannungsquelle Vcc, und zwar um eine Schwellenspannung Vtp1 des PMOS-Transi stors MP6 oder darüber, nämlich, D_out < Vcc - Vtp1, legt der PMOS-Transistor MP6 die Versorgungsspannung von der Versor gungsspannungsquelle Vcc an den Masseknoten 37 des PMOS-Hoch ziehtransistors MP4 an, um den PMOS-Hochziehtransistor MP4 sta bil zu betreiben.

In dem Fall, in dem die Spannung D_out an der Ausgabeleitung 35 zwischen der Differenz zwischen der Versorgungsspannung von der Versorgungsspannung Vcc und der Schwellenspannung Vtp1 des PMOS-Transistors MP6 und der Summe der Versorgungsspannung von der Versorgungsspannungsquelle Vcc und der Spannung Vd zum Ein schalten eines P-N-Übergangs des Hochziehtransistors MP4 vor handen ist, reduziert der PMOS-Hochziehtransistor MP4 einen Strompfad zwischen der Versorgungsspannungsquelle Vcc und der Ausgabeleitung 35, weil der Masseknoten 37 davon in seinem schwimmenden Zustand verbleibt.

In dem Fall, in dem die Spannung D_out an der Ausgabeleitung 35 höher ist als die Summe der Versorgungsspannung von der Versor gungsspannungsquelle Vcc und der P-N-Übergangseinschaltspannung Vd des PMOS-Hochziehtransistors MP4, wird sie andererseits mit der Versorgungsspannungsquelle Vcc verriegelt. Auch in diesem Fall verbleibt der Masseknoten 37 des PMOS-Hochziehtransistors MP4 auf einer Spannung (D_out - Vd), die um die P-N-Übergangs einschaltspannung Vd des PMOS-Hochziehtransistors MP4 niedriger ist als die Spannung D_out an der Ausgabeleitung 35.

Der herkömmliche Datenausgabepuffer umfaßt ferner einen varia blen Widerstand 30, der zwischen einen Ausgangsanschluß des NAND-Gates GN4 und ein Gate des PMOS-Hochziehtransistors MP4 geschaltet ist, und einen PMOS-Transistor MP7, der zwischen das Gate des PMOS-Hochziehtransistors MP4 und die Ausgabeleitung 35 geschaltet ist. Der variable Widerstand 30 ist dazu ausgelegt, eine Höhe des Stroms, der von dem NAND-Gate GN4 zu dem Gate des PMOS-Hochziehtransistors MP4 fließt, entsprechend einem logi schen Zustand von Daten auf der Ausgabeleitung 35 einzustellen. Zu diesem Zweck enthält der variable Transistor 30 den NMOS-Transistor MN11 und einen PMOS-Transistor MP5. Der NMOS-Transi stor MN11 hat ein Gate, das an die Spannungsversorgungsquelle Vcc angeschlossen ist, und der PMOS-Transistor MP5 hat ein Gate, das an die Ausgabeleitung 35 angeschlossen ist. Wenn die Spannung an der Ausgabeleitung 35 höher ist als die Summe der Versorgungsspannung von der Versorgungsspannung Vcc und der Schwellenspannung Vtp2 des PMOS-Transistors MP7, koppelt der PMOS-Transistor MP7 andererseits die Spannung an der Ausgabe leitung 35 zurück zu dem Gate des PMOS-Hochziehtransistors MP4, um den PMOS-Hochziehtransistor MP4 zwangsweise auszuschalten.

Der herkömmliche Datenausgabepuffer umfaßt ferner zwei Inverter GI12 und GI13 und ein NAND-Gate GN5. Wenn ein Ausgabefreigabe signal OE von einer Steuerleitung 33 einen hohen logischen Zu stand hat, sind die Inverter GI12 und GI13 und das NAND-Gate GN5 dazu in der Lage, Daten DO von einer Eingabeleitung 31 zu invertieren und die invertierten Daten an ein Gate des NMOS-Niederziehtransistors MN10 anzulegen. Das NAND-Gate GN4 dient andererseits dazu, die Daten DO von der Eingabeleitung 31 zu invertieren, wenn das Ausgabefreigabesignal OE von der Steuer leitung 33 einen hohen logischen Zustand hat. Das NAND-Gate GN4 legt daraufhin die invertierten Daten an das Gate des PMOS- Hochziehtransistors MP4 durch den variablen Widerstand 30 an.

Wie vorstehend erwähnt, sollen durch den in Fig. 3 gezeigten herkömmlichen Datenausgabepuffer die Probleme der herkömmlichen Datenausgabepuffer gemäß den Fig. 1 und 2 überwunden werden, er hat jedoch den Nachteil, daß die Spannung an der Ausgabeleitung mit der Versorgungsspannungsquelle verriegelt wird.

Eine Aufgabe der vorliegenden Erfindung besteht deshalb ange sichts der Probleme des Standes der Technik darin, einen Daten ausgabepuffer zu schaffen, der dazu in der Lage ist, zu verhin dern, daß eine Spannung an eine Ausgabeleitung mit einer Ver sorgungsspannungsquelle verriegelt wird, und die Arbeitsge schwindigkeit zu erhöhen.

Gemäß der vorliegenden Erfindung werden die vorstehend genann ten sowie weitere Aufgaben dadurch gelöst, daß ein Datenaus gabepuffer vorgesehen ist, der einen Hochziehtransistor mit ei ner N-Quelle hat, wobei der Hochziehtransistor eine Versor gungsspannung von einer Versorgungsspannungsquelle zu einer Ausgabeleitung ansprechend auf einen logischen Zustand von Daten von einer Eingabeleitung überträgt, eine Schalteinrich tung zum Schalten der Versorgungsspannung von der Versorgungs spannungsquelle an die N-Quelle des Hochziehtransistors anspre chend auf eine Spannung an der Ausgabeleitung, und eine Rück koppeleinrichtung zum Rückkoppeln der Spannung an der Ausgabe leitung an die N-Quelle des Hochziehtransistors, wenn die Span nung an der Ausgabeleitung höher ist als die Versorgungsspan nung von der Versorgungsspannungsquelle.

Nachfolgend wird die Erfindung anhand der Zeichnungen bei spiel haft näher erläutert; es zeigen

Fig. 1 ein Schaltungsdiagramm eines herkömmlichen Datenausgabe puffers,

Fig. 2 ein Schaltungsdiagramm eines weiteren herkömmlichen Datenausgabepuffers,

Fig. 3 ein Schaltungsdiagramm noch eines weiteren herkömmlichen Datenausgabepuffers, und

Fig. 4 ein Schaltungsdiagramm eines Datenausgabepuffers gemäß einer Ausführungsform der vorliegenden Erfindung.

In Fig. 4 ist ein Schaltungsdiagramm eines Datenausgabepuffers gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Demnach umfaßt der Datenausgabepuffer einen PMOS-Hochziehtran sistor MP8, der zwischen eine Ausgabeleitung 45 und eine Ver sorgungsspannungsquelle Vcc geschaltet ist, und einen NMOS-Nie derziehtransistor MN12, der zwischen die Ausgabeleitung 45 und eine Massespannungsquelle Vss geschaltet ist. Der PMOS-Hoch ziehtransistor MP8 hat ein Gate zum Eingeben von Daten von ei nem NAND-Gate GN6 durch einen variablen Transistor 40. Wenn die Daten von dem NAND-Gate GN6 einen niedrigen logischen Zustand haben, überträgt der PMOS-Hochziehtransistor MP8 eine Versor gungsspannung von der Versorgungsspannungsquelle Vcc zu der Ausgabeleitung 45. Das NAND-Gate GN6 dient dazu, Daten D0 von einer Eingabeleitung 41 zu invertieren, wenn ein Ausgabefrei gabesignal OE von einer Steuerleitung 43 einen hohen logischen Zustand hat. Das NAND-Gate GN6 legt daraufhin die invertierten Daten an das Gate des PMOS-Hochziehtransistors MP6 durch den variablen Widerstand 40 an.

Der variable Widerstand 40 ist dazu ausgelegt, die Höhe des Stroms einzustellen, die von einem Ausgabeanschluß des NAND-Gates GN6 zu dem Gate des PMOS-Hochziehtransistors MP8 fließt, entsprechend einem logischen Zustand der Daten auf der Ausgabe leitung 45. Wenn die Daten auf der Ausgabeleitung 45 einen ho hen logischen Zustand haben, reduziert der variable Widerstand 40 mehr im einzelnen die Höhe des Stroms, der zu dem Gate des PMOS-Hochziehtransistors MP8 fließt. Wenn die Daten auf der Ausgabeleitung 45 einen niedrigen logischen Zustand haben, er höht der variable Transistor 40 hingegen die Höhe des Stroms, der zu dem Gate des PMOS-Hochziehtransistors MP8 fließt. Zu diesem Zweck enthält der variable Widerstand 40 einen NMOS-Transistor MN13 und einen PMOS-Transistor MP9, die parallel zwischen den Ausgangsanschluß des NAND-Gates GN6 und das Gate des PMOS-Hochziehtransistors MP8 geschaltet sind. Der NMOS- Transistor MN13 hat ein Gate zum Eingeben der Versorgungsspan nung von der Versorgungsspannungsquelle Vcc. Der NMOS-Transi stor MN13 verbleibt dadurch immer in seinem EIN-Zustand. Der PMOS-Transistor MP9 hat andererseits ein Gate zum Eingeben der Daten auf der Ausgabeleitung 45. Wenn die Daten auf der Aus gabeleitung 45 einen niedrigen logischen Zustand haben, wird der PMOS-Transistor MP9 eingeschaltet, um den Widerstand zwi schen dem Ausgangsanschluß des NAND-Gates GN6 und dem Gate des PMOS-Hochziehtransistors MP8 zu reduzieren. Wenn die Daten auf der Ausgabeleitung 45 einen hohen logischen Zustand haben, wird der PMOS-Transistor MP9 hingegen ausgeschaltet, um den Wider stand zwischen dem Ausgangsanschluß des NAND-Gates GN6 und dem Gate des PMOS-Hochziehtransistors MP8 zu erhöhen.

Der Datenausgabepuffer umfaßt ferner einen Inverter GI14 zum Invertieren der Daten DO von der Eingabeleitung 41 und ein NAND-Gate GN7 zum Eingeben eines Ausgabesignals von dem Inverter GI14 und des Ausgabefreigabesignals OE von der Steuerleitung 43. Wenn das Ausgabefreigabesignal OE von der Steuerleitung 43 einen hohen logischen Zustand hat, invertiert das NAND-Gate GN7 das Ausgabesignal von dem Inverter GI14. Das NAND-Gate GN7 er zeugt dadurch ein Signal niedrigen logischen Zustands nur dann, wenn das Ausgabefreigabesignal OE von der Steuerleitung 43 ei nen hohen logischen Zustand hat, und die Daten DO von der Ein gabeleitung 41 einen niedrigen logischen Zustand haben. Der Datenausgabepuffer umfaßt ferner einen Inverter GI15 zum Inver tieren eines Ausgabesignals von dem NAND-Gate GN7 und zum Anle gen des invertierten Signals an ein Gate des NMOS-Niederzieh transistors MN12. Wenn ein Ausgabesignal von dem Inverter GI15 einen hohen logischen Zustand hat, wird der NMOS-Niederzieh transistor MN12 eingeschaltet, um die Spannung auf der Ausgabe leitung 45 zu der Massespannungsquelle Vss stumm zu schalten.

Der Datenausgabepuffer umfaßt ferner einen PMOS-Transistor MP10, der zwischen die Versorgungsspannungsquelle Vcc und einen Masseknoten (d. h. eine N-Typ-Quelle) 47 des PMOS-Hochziehtran sistors MP8 geschaltet ist, und einen PMOS-Transistor MP11, der zwischen das Gate des PMOS-Hochziehtransistors MP8 und die Aus gabeleitung 45 geschaltet ist. Der PMOS-Transistor MP10 hat ein Gate zum Eingeben der Spannung D_out von der Ausgabeleitung 45 und eine Source, die an die Versorgungsspannungsquelle Vcc an geschlossen ist. Wenn die Spannung D_out von der Ausgabeleitung 45 niedriger ist als die Versorgungsspannung von der Versor gungsspannungsquelle Vcc, und zwar um eine Schwellenspannung Vtp3 des PMOS-Transistors MP1, oder um mehr, nämlich D_out < Vcc - Vtp3, legt der PMOS-Transistor MP10 die Versorgungsspannung von der Versorgungsspannungsquelle Vcc an den Masseknoten 47 des PMOS-Niederziehtransistors MP8 an, um den PMOS-Transistor MP8 stabil zu betreiben. Wenn die Spannung an der Ausgabelei tung 45 andererseits höher ist als die Summe der Versorgungs spannung von der Versorgungsspannungsquelle Vcc und einer Schwellenspannung Vtp4 des PMOS-Transistors MP11, koppelt der PMOS-Transistor MP11 die Spannung an der Ausgabeleitung 45 an das Gate des PMOS-Hochziehtransistors MP8 zurück, um den PMOS-Hochziehtransistor MP8 zwangsweise auszuschalten.

Der Datenausgabepuffer umfaßt außerdem einen PMOS-Transistor MP12, der zwischen die Ausgabeleitung 45 und dem Masseknoten 47 des PMOS-Hochziehtransistors MP8 geschaltet ist. Der PMOS-Tran sistor MP12 hat ein Gate, das an die Versorgungsspannungsquelle Vcc angeschlossen ist. Wenn die Spannung an der Ausgabeleitung 45 höher oder gleich ist wie die Summe der Versorgungsspannung von der Versorgungsspannungsquelle Vcc und einer Schwellenspan nung Vtp5 des PMOS-Transistors MP12, nämlich wenn D_out Vcc + Vtp5, koppelt der PMOS-Transistor MP12 die Spannung auf der Ausgabeleitung 45 zurück an den Masseknoten 47 des PMOS-Hoch ziehtransistors MP8. Dadurch ist dieselbe Spannung an dem Mas seknoten 47 des PMOS-Hochziehtransistors MP8 und der Ausgabe leitung 45 vorhanden. Die Spannung D_out an der Ausgabeleitung 45 ist deshalb nicht mehr mit der Versorgungsspannungsquelle Vcc durch den PMOS-Hochziehtransistor MP8 verriegelt. Der Grund dafür ist, daß eine Unterdrückung der Bewegung von Löchern von der Ausgabeleitung 45 zu dem Masseknoten 47 des PMOS-Hochzieh transistors MP8 durch einen (nicht gezeigten) Drain-Diffusions bereich des PMOS-Hochziehtransistors MP8 angelegt oder vorgese hen wird. Zu diesem Zweck wird die Schwellenspannung Vtp5 des PMOS-Transistors MP12 so eingestellt, daß sie niedriger wird als eine Spannung Vd zum Einschalten eines P-N-Übergangs des PMOS-Hochziehtransistors MP8. Der P-N-Übergang des PMOS-Hoch ziehtransistors MP8 bedeutet einen Übergang zwischen dem Drain- Diffusionsbereich und dem Masseknoten (d. h. der N-Typ-Quelle) 47 des PMOS-Hochziehtransistors MP8.

Außerdem sind die Masseknoten der vier PMOS-Transistoren MP9, MP10, MP11 und MP12 gemeinsam an den Masseknoten 47 des PMOS-Hochziehtransistors MP8 angeschlossen.

Wie aus der vorstehenden Beschreibung deutlich wird, wird die Spannung an der Ausgabeleitung erfindungsgemäß an den Massekno ten des PMOS-Hochziehtransistors derart rückgekoppelt, daß sie daran gehindert werden kann, mit der Versorgungsspannungsquelle verriegelt zu werden. Der Datenausgabepuffer der vorliegenden Erfindung hat außerdem eine erhöhte Arbeitsgeschwindigkeit und einen reduzierten Platzbedarf oder Besetzungsbereich in der in tegrierten Halbleiterschaltungsvorrichtung im Vergleich zu dem jenigen eines NMOS-Hochziehtransistors.

Obwohl die bevorzugten Ausführungsformen der vorliegenden Er findung zur Erläuterung beschrieben worden sind, liegt es für den Fachmann auf der Hand, daß verschiedene Modifikationen, Zu sätze und Ersätze möglich sind, ohne vom Umfang und Geist der Erfindung abzuweichen, die in den beiliegenden Ansprüchen offenbart ist.

Claims

1. Datenausgabepuffer mit:
einem Hochziehtransistor, der eine N-Typ-Quelle hat, wobei der Hochziehtransistor eine Versorgungsspannung von einer Versorgungsspannungsquelle zu einer Ausgabeleitung anspre chend auf einen logischen Zustand von Daten von einer Ein gabeleitung überträgt,
einer Schalteinrichtung zum Schalten der Versorgungsspan nung von einer Versorgungsspannungsquelle zu der N-Typ- Quelle des Hochziehtransistors ansprechend auf eine Span nung an der Ausgabeleitung, und
einer Rückkoppeleinrichtung zum Rückkoppeln der Spannung an der Ausgabeleitung zu der N-Typ-Quelle des Hochziehtransi stors, wenn die Spannung an der Ausgabeleitung höher ist als die Versorgungsspannung von der Versorgungsspannungs quelle.

2. Datenausgabepuffer nach Anspruch 1, dadurch gekennzeichnet, daß die Rückkoppeleinrichtung einen PMOS-Transistor ein schließt, wobei der PMOS-Transistor ein Gate hat, das an die Versorgungsspannungsquelle angeschlossen ist, einen Drain, der an die N-Typ-Quelle des Hochziehtransistors an geschlossen ist, und eine Source, die an die Ausgabeleitung angeschlossen ist.

3. Datenausgabepuffer nach Anspruch 2, dadurch gekennzeichnet, daß der PMOS-Transistor eine Schwellenspannung hat, die niedriger ist als eine Spannung zum Einschalten eines Über gangs zwischen einem Drain und der N-Typ-Quelle des Hoch ziehtransistors.