DE1614358A1 - Verfahren zur AEtzbehandlung von Halbleiterkoerpern - Google Patents

Verfahren zur AEtzbehandlung von Halbleiterkoerpern

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Description

6423-67/KÖ/3
EGA 56447/57952 -:.'
Convention· Bate: s-"?
March 8, 1966 and. June 9,1966
Radio Corporation of America, New York, H.X., USA.
Verfahren zur Ätzbehandlung yon Halbleiterkörpern
Die Erfindung liegt auf dem Gebiet der Halbleitertechnologie« Sie "betrifft insbesondere ein verbessertes Verfahren zur Ätzbehandlung von Halbleiterkörpern, derart, daß ein 3?einlinienmuster von behandelten■ "Bereichen gebildet wird.
Bei vorbekannten Verfahren zur Behandlung Von Halbleiterkörpern im Zuge der Herstellung von Halbleiterbauelementen wird häufig ein Isolierbelag, etwa aus Siliciumoxyd oder
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dergl., angebracht, um die Oberflächen des zu behandelnden Halbleiterkörpers zu schützen oder bei der Behandlung bestimmter Flächenbereiche des Körpers als Abdeckmaske zu dienen. Die anschließende Behandlung kann darin bestehen, daß Teile des Körpers weggeätzt, Dotierungsstoffe in Teile des Körpers eindiffundiert oder Metalle auf freiliegende Teile des Körpers aufgebracht werden.
Gewöhnlich dient dabei als Isolierbelag ein Oxyd, das durch thermisches Aufwachsen auf dem Halbleiterkörper gebildet ist. Unter thermischem Aufwachsen versteht man, eine Verfahrensweise, bei welcher der erhitzte Halbleiterkörper, beispielsweise aus Silicium, mit einem Strom eines Gases wie Sauerstoff behandelt wird, so daß der Sau-erstoff mit dem Silicium reagiert und dadurch allmählich eine Oberflächenschicht von Siliciumoxyd auf den Siliciumkörper aufwächst. Der Ausdruck "Siliciumoxyd" umfaßt dabei sowohl Siliciummonoxyd als auch Siliciumdioxyd. Die genaue Zusammensetzung solcher thermischen Oxydschichten steht nicht fest, und es kann sein, daß die Schichten aus einem Gemisch des Monoxyds und des Dioxyds bestehen. .
Ein bei dieser thermischen Aufwachsmethpde auftretendes Problem liegt darin, daß, wenn nach dem Anbringen eines ersten Isolierbelages auf dem Halbleiterscheibchen durch
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thermisches Aufwachsen einer Oxydscnicht und dem anschließenden Einätzen eines bestimmten Musters in diese Oxydschicht nach dem üblichen Liehtdruckmaskier- und Ätzverfahren auf diesen ersten Belag ein zweiter Isolierbelag thermisch aufgewachsen wird, wie es häufig zwecks Verringerung derkapazität im fertigen Bauelement erwünscht ist, die Geometrie des ursprüngliGnen Musters stark verzerrt wird. Diese Verzerrung bringt herstellungstechnische Probleme mit sich* Wenn beispielsweise eine thermisch aufgewachsene Oxydschicht anschließend mit einem lichtempfindlichen Ätzschutzmittel ■ als Maske abgedeckt wird, so daß ein bestimmtes Muster von feinen Linien unmaskiert bleibt» Tnrird beim anschließenden Wegätzen der unmaskierten Teile der Oxydschicht ein Feinlinienmuster mit bestimmter Geometrie auf der Halbleiteroberfläche freigelegt. Solche Feinlinienmuster sind erwüns cht, um eine hohe Packungsdichte diskreter Bauelemente auf der Oberfläche eines einzelnen Hälbleiterkörpers, beispielsweise in integrierten Schaltungen, zu erhalten. Nachdem jedoch die zweite oxydische Isolierschicht thermisch aufgewachsen ist, bleiben bein anschließenden Wegätzen wegen der Nachteile des thermischen Auf wachs verfahr ens, namentlich wegen der niedrigenIt^geschwindigkeit der gebildeten Öxydscnicht, die geometrischen Feinlinieneigenschaften (d.h. Form und Abmessungen) des ursprünglichen Musters nicht erhalten. Wenn
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beispielsweise die in die erste Isolierschicht eingeätzten Feinünien ursprünglich eine Breite von OtOO51 mm (0,2 Mil) haben und dann auf der ersten Schicht eine zweite Isolierschicht gebildet- wird, kann es geschehen, daß wegen der dem Itzvorgang anhaftenden Schwierigkeiten diese Breite sich, auf ungefähr 0,0076 bis 0,0102 mm (0,3 bis 0,4 Mil) vergrößert. Dieser Vorgang, durch den die vorbestimmte Breite der ursprünglich in einem Isolierbelag gebildeten Feinlinien zerstört wird, ist als "Unterätzen" bekannt und stellt ein ernstes Problem bei der Herstellung von Halbleiterbauelementen und integrierten Schaltungen dar.
Das erfindungsgemäße Verfahren, durch welches diese Schwierigkeiten behoben werden, besteht darin, daß auf einen Halbleiterkörper ein erster Isolierbelag aufgebracht wird; daß anschließend durch Abdecken mit einer Maske und Wegätzen der unmaskierten Teile in diesem ersten Belag ein Feinlinienmuster von Öffnungen gebildet wird; daß dann über dem ersten Belag ein zweiter Isolierbelag, der beim Ätzen mit mindestens zweimal so großer Geschwindigkeit abgetragen wird wie der erste Belag, angebracht wird; und daß schließlich in diesen zweiten Belag das gleiche Feinlinienmuster von öffnungen eingeätzt wird wie in den ersten Belag, ohne daß dabei die Feinliniengeometrie der Öffnungen im ersten Belag zerstört wird.
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In der Zeichnung zeigen:
Figur Λ bis 4- fragmentarische Querschnitte eines HaIbleiterkörpers unter Veranschaulichung aufeinanderfolgender Schritte des erfindungsgemäßen Verfahrens; und ' ■
F;Lgur 5 einen fragmentarischen Querschnitt eines Halbleiterkörpers, der gemäß dem Stand der Technik behandelt ist.
Beispiel I
Der zu behandelnde Halbleiterkörper 10 (Figur 1) besteht in diesem Falle aus Silicium. Auf .die eine Oberfläche 11 des Halbleiterkörpers wird ein erster Isolierbelag 12 mit verhältnismäßig niedriger Itzgeschwindigkeit aufgebracht. ("Xtzgeschwindigkeit" soll hier diejenige Geschwindigkeit bedeuten, mit der das betreffende Material beim Ätzen abgetragen wird.) Der Belag 12 kann beispielsweise aus einer thermisch aufgewachsenen Siliciumoxydschicht bestehen» die durch Erhitzen des Körpers 10 in einer oxydierenden Atmosphäre wie Luft, ' Sauerstoff oder Wasserdampf gebildet ist* Zweckmäßigerweise hat der Belag 12 eine Dicke von ungefähr 1000 1.
Mit Hilfe des üblichen Lichtdruckverfahrens wird im ersten Isoiierbelag 12 ein aus einer Anzahl von feinen Linien oder Fenstern 14 (Figur 2) bestehendes Muster gebildet. Durch diese Fenster 14 werden Teile der Oberfläche 11 freigelegt.
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Die Breite der Feinlinien oder Fenster 14 ist zweckmäßigerweise nicht größer als 0,0102 mm (0,4 Mil) und kann sogar nur den zehnten Teil hiervon, nämlich 0,00102 mm (0,04 Mil) betragen. Der Abstand zwischen den einzelnen Feinlinien oder Fenstern 14 kann so klein wie die Breite der Fenster 14 selbst oder auch größer sein. Auf diese Weise werden zwischen den benachbarten Linien oder Fenstern 14 jeweils Streifen des Belages 12 gebildet.
Über dem ersten Isolierbelag 12 und den freigelegten Teilen der Oberfläche 11 wird nun ein zweiter Isolierbelag (Figur 3) mit einer schnellen oder hohen Atzgeschwindigkeit gebildet. Und zwar ist die Itζgeschwindigkeit des zweiten Belages 18 mindestens zweimal so groß wie die des ersten Belages 12. Außerdem ist der zweite Belag 18 erheblich dicker als der erste Belag 12. Der Belag 18 kann beispielsweise aus aufgedampftem Siliciumoxyd bestehen. Er kann dadurch gebildet werden, daß man den Halbleiterkörper 10 in einer Atmosphäre aus Silan und Sauerstoff erhitzt. Diese beiden Gase reagieren entsprechend der folgenden Gleichung:
SiH4 + 2O2 > SiO2 + 2H2O
Die so auf ein Substrat aufgedampfte Siliciumoxydschicht 18 wird beim Ätzen ungefähr vier- bis sechsmal schneller abgetragen als eine thermisch aufgewachsene Siliciumoxydschicht
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wie die Schient 12. Wenn "beispielsweise als Ätzmitteleine Lösung aus 5 Gewichtsprozent Ämmoniumfluorid,; 18 Gewichtsprozent fluorwasserstoff und 77 Gewichtsprozent Wasser verwendet wird und das Ätzen "bei Zimmertemperatur erfolgt* so wird in diesem Falle der thermische Oxydbelag 12 mit der Geschwindigkeit von ungefähr 1200 i pro Minute, dagegen der pyrolytisch^ Oxydbelag 18 mit der Geschwindigkeit von ungefähr 6500 S. pro Minute weggeätzt., Es ist also bei Verwendung des obengenannten Ätzmittels der erste. Belag 12: in einer Minute, dagegen der zehnmal dickere Belag 18 in eineinhalt) Minuten durchgeätzt.
Die aufgedampfte Siliciurnöxydschieht 18 wird bei einer Temperatur gebildet j die erheblich niedriger: ist als Me für das thermische Aufwachsen der Siliciumoxydschicht 12 erforderliche $emperatur und die daher wenig Einfluß hat auf die Eigenschaften der pn-Übergänge und DotierungsstoffVerteilungen, die gegebenenfalls zuvor gebildet worden sind. Die.aufge~ dampfte aweite Isolierschicht 18 kann erheblich dicker als die erste Isolierschicht 12 gemacht werden. Vorzugsweise ist die zweite Isolierschicht mehr als zweimal so dick wie die erste Isolierschicht 12. Im vorliegenden Falle hat die zweite Isolierschicht 18 eine Dicke von ungefähr 10 000 H, d*h. sie ist ungefähr zehnmal so dick wie die erste Isolierschicht 12. : = ■ .
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Der zweite Isolierbelag 18 wird in geeigneter Weise, beispielsweise nach dem üblichen I&chtdruckverfahren, mit einer Maske abgedeckt, um das gleiche Feinlinienmuster wie bei der vorherigen Herstellung der Fenster 14- freizulegen. Der unmaskierte Teil des Belages 18 wird nun weggeätzt, so daß die Fenster 14- in sowohl dem ersten Belag 12 als auch dem zweiten Belag 18 freigelegt werden (Figur 4-), ohne daß dadurch, die ursprüngliche Feinliniengeometrie der Fenster im ersten Belag beeinträchtigt wird. Efach diesem zweiten Ätzschritt bleiben die stehengebliebenen Teile 16 der Schicht 12 mit den stehengebliebenen Teilen 20 der Schicht 18 bedeckt. Da der zweite Belag 18 mehr als zweimal so schnell weggeätzt wird wie der erste Belag 12, werden die exponierten Teile des zweiten Belages 18 durch das Ätzmittel vollständig abgetragen, ehe irgendein nennenswertes Unterätzen oder Aufweiten der Fenster im ersten Belag stattfinden kann» Da das Ätzmittel seitwärts im zweiten Belag 18 schneller angreift als im ersten Belag 12, sind die Fenster 14- im zweiten Belag 18 breiter als im ersten Belag 12.
Die durch die Fenster 14- freigelegten Teile der Oberfläche 11 können vor dem Metallisieren mit einem Ätzmittel oder einem Dotierungsstoff behandelt werden, oder diese Behandlung kann an Stelle des Metallisierens erfolgen. Gewünscht enf alls können die durch die Fenster 14- freigelegten
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Teile der Oberfläche 11 unbehandelt bleiben und dazu verwendet werden, Inversionsschichten auf der Oberfläche 11 des Halbleiterkörpers 10 zu steuern.
Bei den Verfahrensweisen gemäß' dem. .Stand der Technik, wo der zweite Belag 18 ungefähr diegleicheXtζgeschwindigkeit hat wie der erste Belag 12, werden "beim Durchätzen des zweiten Belages 18 die zuvor im ersten Belag "12 gebildeten feinen Fenster 14- gewöhnlich.unterätzt oder erweitert. In Figur 5 -ist diese Erweiterung oder Verbreiterung der ursprünglichen feinen Fenster 14 durch die gestrichelten Linien 22 angedeutet, die das Ausmaß des Ätzens für die Teile 16 des ersten Belages und die Teile 20 des zweiten Belages für den Fall zeigen, daß beide Beläge ungefähr die gleiche Ätzgeschwindigkeit haben. =
Beispiel II _
In Beispiel I bestanden die beiden Isolierbeläge aus verschiedenen Formen des gleichen Materials. Erfindungsgemäß können für die beiden Beläge auch verschiedene Stoffe verwendet werden, vorausgesetzt, daß der zweite Belag eine mindestens zweimal so große Itzgeschwindigkeit hat wie der erste Belag.
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- ίο -
Im vorliegenden Beispiel kann der Halbleiterkörper 10 (Figur 1) aus einem beliebigen kristallinen Halbleitermaterial wie Germanium, Silicium, Galliumarsenid oder dergl. bestehen. Ein erster Isolierbelag 12 aus einem Material mit langsamer Ätzgeschwindigkeit wie Titankarbid, Siliciumkarbid, Siliciumoxynitrid oder Siliciumnitrid wird nach irgendeinem geeigneten Verfahren auf die eine Oberfläche 11 des Körpers 10 aufgebracht. In diesem Falle besteht der Belag 12 aus Siliciumnitrid, das durch Erhitzen des Halbleiterkörpers 10 in einer Atmosphäre aus Ammonium und Silan aufgebracht wird. Diese beiden Gase reagieren entsprechend der folgenden Gleichung:
Der so aufgebrachte Siliciumnitridbelag 12 kann ungefähr 5OO S dick sein. Wird das Ätzmittel nach Beispiel I bei Zimmertemperatur angewendet, so ist der Siliciumnitridbelag 12 in sechs Minuten durchgeätzt.
Mit Hilfe des üblichen Lichtdruckverfahrens wird nun im ersten Isolierbelag 12 ein Muster aus feinen Fenstern 14 gebildet, so daß auf der Oberfläche 11 streifenförmige Teile 16 des ersten Belages zurückbleiben. Die Breite der Fenster 14 ist zweckmäßigerweise nicht größer als 0,0102 mm (0,4 Mil) und kann sogar bis zu nur 1 Mikron betragen.
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Nunmehr wird auf die Streifen 16 und die durch die Fenster 14 freigelegten Teile der Oberfläche 11 ein zweiter Isolierbelag 18 (Figur 5) aufgebracht, dessen Ätzgeschwindigkeit mindestens zweimal so groß wie die des ersten Belages 12 ist. Der zweite Xsolierbelag 18 kann ein pyrolytischerBelag sein, der aus den thermischen Zersetzungsprodukten toh Siloxanverbindungen besteht. Dieser Belag 18 kann also bei" einer Temperatur von nur 650° C· aufgebracht und so dick wie gewünscht gemacht werden. Vorzugsweise ist der. zweite Belag 18 mindestens zweimal so dick wie der erste Belag 12. Andere Materialien mit hoher It ζ geschwindigkeit, die für -den zweiten Isolierbelag 18 verwendet werden können, sind Siliciummonoxyd, Magnesiumhydroxyd und Magnesiumoxyd. Der zweite Isolierbelag 18 wird sodann mit einer Maske abgedeckt, um das gleiche Feinlinienmuster, das zuvor beim Einatzen der Fenster 14 in den ersten Belag 12 freigelegt wurde, .freizulegen* Die ünmaskierten Teile des Belages 18 werden weggeätzt, wodurch die Fenster 14 in sowohl dem ersten Belag 12 als auch dem zweiten Belag 18 freigelegt werden (Figur 4). Wie in Beispiel I behalten die Fenster 14 im ersten Belag 12 ihre ursprüngliche Breite von nicht mehr als 0,0102 mm (0,4 Mil), während sie im zweiten Belag 18 breiter sind.
Die vorstehenden Beispiele, die lediglich der Erläuterung der Erfindung dienen, sind nicht im einschränkenden Sinne
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aufzufassen. Die in Beispiel II genannten pyrolytischen Beläge mit hoher Ätzgeschwindigkeit können z.B. auch bei niedrigeren Temperaturen, etwa "bei nur 300° 0., aufgebracht werden. Für den ersten Isolierbelag kann man auch pyrolytisch^ Beläge verwenden, die man in einer Atmosphäre wie Wasserdampf bei einer Temperatur erhitzt, die ausreicht, um den Belag zu verdichten und das Material in ein solches mit langsamer Ätzgeschwindigkeit überzuführen. Eine oder beide der Isolierschichten können eine Substanz enthalten, die als Dotierungsstoff für Halbleiter wirkt. Auch andere Kombinationen von Isoliermaterialien können für die beiden Beläge verwendet werden, vorausgesetzt, daß die Ätzgeschwindigkeit des zweiten Belages mindestens zweimal so groß ist wie die Ätzgeschwindigkeit des ersten Belages. Weitere mögliche Abwandlungen im Rahmen der Erfindung ergeben sich dem Fachmann.
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Claims (1)

16143Ü8
E a t e η t a η s ρ r ü c h e ;
Λ. Verfahren zur Ätzbehandlung von Halbleitern aus kristallinem Material, da du r c h g? te η η ζ e i c h η e t, daß auf einer Oberfläche des Körpers einerster Isolierbelag gebildet wird; daß irf diesem ersten Isolierbelag ein Muster von Öffnungen hergestellt;wird; daß auf dem ersten Isolierbelag und den freigelegten Teilen der Oberfläche ein zweiter Isolierbelag, der beim Ätzen mindestens zweimal so schnell abgetragen wird wie der erste Belag, gebildet wird; und daß in diesem zweiten Belag das gleiche Muster von Öffnungen wie im ersten Belag hergestellt wird, ohne daß dabei die Geometrie der öffnungen im ersten Belag nennenswert verändert wird.
2. Verfahren nach Anspruch 1, da d ur ch g e k e η η ζ e i c h η e t , daß die Öffnungen im ersten Belag nicht breiter als 0,0102 mm (0,4 Mil) sind. : Λ ;
u'r ~b. Verfahren nach Anspruch A oder 2, d a du rc h A g e k en η ζ e ich n;e t , '&&&■ cter zweite Belag minde- ~:\ stens zweimal so dick wie der erste Belag ist.
^l 4. Verfahren nach einem der vorhergehenden^ Ansprüohe,
U- dad u r c h ge k en η ζ ei c h η e t , daß der
ORIGINAL. IhJSPECTH)
109821 /nas
HSU3Ü8
Halbleiterkörper aus Silicium, der erste Isolierbelag aus
thermisch aufgewachsenem Siliciumoxyd und der zweite Isolierbelag aus pyrolytischem Siliciumoxyd bestehen.
5· Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Belag aus Siliciumnitrid besteht.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Öffnungsmuster in den beiden Belägen mit Hilfe der Lichtdruckmaskier- und Itzmethode hergestellt wird.
7. Nach dem Verfahren nach einem der vorhergehenden Ansprüche ätzbehandelter Halbleiterkörper aus kristallinem Material, dadurch gekennzeichnet, daß auf seiner einen Oberfläche (11) ein erster Isolierbelag (12) und darüber ein zweiter Isolierbelag (18), der beim Ätzen mindestens zweimal so schnell abgetragen wird wie der ■erste Belag, angebracht sind, und daß diese beiden Beläge von einem Muster von Fenstern (14·) durchsetzt sind, die bestimmte Teile der Oberfläche (11) freilegen, wobei die Fenster.im zweiten Belag breiter sind als im ersten Belag.
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16H358
8. Harbleiterkörper nach Ansprucn7» d a du r c η g e k e n n ζ eic ii η e i; , daß der erste Belag (i2-) aus Titankarbid, Siliciumkarl>id, Siliciumnitrid, Siliciumoxynitrid oder t]aermisc]i aufgewaciisenem Siliciumoxyd und der zweite Belag aus Siliciummonoxyd» Magnesiumoxyd, Magnesiuinhydroxyd oder pyrolytiscttem SiIiclumoxyd "bestelien.
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Lee r s e i t e
DE19671614358 1966-03-08 1967-03-01 Verfahren zum Herstellen einer Ätzmaske für die Ätzbehandlung von Halbleiterkörpern Expired DE1614358C3 (de)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2658304C2 (de) * 1975-12-24 1984-12-20 Tokyo Shibaura Electric Co., Ltd., Kawasaki, Kanagawa Halbleitervorrichtung
GB1548520A (en) * 1976-08-27 1979-07-18 Tokyo Shibaura Electric Co Method of manufacturing a semiconductor device
US4161743A (en) * 1977-03-28 1979-07-17 Tokyo Shibaura Electric Co., Ltd. Semiconductor device with silicon carbide-glass-silicon carbide passivating overcoat
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