DE1614358B2 - Verfahren zum herstellen einer aetzmaske fuer die aetzbehandlung von halbleiterkoerpern - Google Patents

Verfahren zum herstellen einer aetzmaske fuer die aetzbehandlung von halbleiterkoerpern

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Description

Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Ätzmaske für die Ätzbehandlung von Halbleiterkörpern aus kristallinem Material, wobei auf die Oberfläche des Halbleiterkörpers zwei Schichten mit unterschiedlicher Löslichkeitsgeschwindigkeit aufgebracht werden. ·
Aus der französischen Patentschrift 1373 468 ist ein Verfahren zur Herstellung einer durchbrochenen Maske, die als Aufdampfmaske od. dgl. verwendet werden kann, bekannt, bei dem eine mehrschichtige Folie verwendet wird, welche eine erste Schicht, die in einem ersten Ätzmitel verhältnismäßig leicht löslich und in einem zweiten Ätzmittel praktisch unlöslich ist, sowie eine zweite Schicht, die in dem zweiten Ätzmittel relativ leicht löslich und in dem ersten Ätzmittel praktisch unlöslich ist, enthält. Diese Schichtstruktur wird mit einer üblichen Ätzmaske aus Photolack versehen und es werden dann zuerst die erste Schicht mit dem ersten Ätzmitel und dann die zweite Schicht mit dem zweiten Ätzmittel durchgeätzt.
Es sind ferner Verfahren zur Herstellung von HaIbleiterbauelementen bekannt, bei denen ein Halbleiterkörper, z.B. aus Silicium, mit einem Isolierbelag, z.B. aus Siliciumoxid od.dgl., versehen wird, um die Oberflächen des zu behandelnden Halbleiterkörpers zu schützen oder mit einer Abdeckmaske zu versehen.
ίο Die anschließende Behandlung kann dann darin bestehen, daß Teile des Körpers weggeätzt, Dotierungsstoffe in Teile des Körpers eindiffundiert oder Metalle auf freiliegende Teile des Körpers aufgebracht werden.
Es ist z. B. aus der Zeitschrift »SCP and Solid State Technology« Band 9 (1966), S. 19 bis 24 bekannt, als Isolierbelag ein Oxid zu verwenden, das durch thermisches Aufwachsen auf dem Halbleiterkörper gebildet ist. Unter thermischem Aufwachsen versteht man eine Verfahrensweise, bei welcher der erhitzte Halbleiterkörper, beispielsweise aus Silicium, mit einem Strom eines Gases wie Sauerstoff behandelt wird, so daß der Sauerstoff mit dem Silicium reagiert und dadurch allmählich eine Oberflächenschicht von Siliciumoxid auf den Siliciumkörper aufwächst. Der Ausdruck »Siliciumoxid« umfaßt dabei sowohl Siliciummonoxid als auch Siliciumdioxid. Die genaue Zusammensetzung solcher thermischen Oxidschichten steht nicht fest, und es kann sein, daß die Schichten aus einem Gemisch des Monoxids und des Dioxids bestehen.
Ein bei dieser thermischen Aufwachsmethode auftretendes Problem liegt darin, daß, wenn nach dem Anbringen eines ersten Isolierbelages auf dem HaIbleiterscheibchen durch thermisches Aufwachsen einer Oxidschicht und dem anschließenden Einätzen eines bestimmten Musters in diese Oxidschicht nach dem üblichen Lichtdruckmaskier- und Ätzverfahren auf diesen ersten Belag ein zweiter Isolierbelag thermisch aufgewachsen wird, wie es häufig zwecks Verringerung der Kapazität im fertigen Bauelement erwünscht ist, die Geometrie des ursprünglichen Musters stark verzerrt wird. Diese Verzerrung bring herstellungstechnische Probleme mit sich. Wenn beispielsweise eine thermisch aufgewachsene Oxidschicht anschließend mit einem lichtempfindlichen Ätzschutzmittel als Maske abgedeckt wird, so daß ein bestimmtes Muster von feinen Linien unmaskiert bleibt, wird beim anschließenden Wegätzen der unmaskierten Teile der Oxidschicht ein Feinlinienmuster mit bestimmter Geometrie auf der Halbleiteroberfläche freigelegt. Solche Feinlinienmuster sind erwünscht, um eine hohe Packungsdichte diskreter Bauelemente auf der Oberfläche eines einzelnen Halbleiterkörpers, beispielsweise in integrierten Schaltungen, zu erhalten. Nachdem jedoch die zweite oxidische Isolierschicht thermisch aufgewachsen ist, bleiben beim anschließenden Wegätzen wegen der Nachteile des thermischen Aufwachsverfahrens, namentlich wegen der niedrigen Ätzgeschwindigkeit der gebildeten Oxidschicht, die geometrischen Feinlinieneigenschaften (d. h. Form und Abmessungen) des ursprünglichen Musters nicht erhalten. Wenn beispielsweise die in die erste Isolierschicht eingeätzen Feinlinien ursprünglich eine Breite von 5,1 μτη haben und dann auf der ersten Schicht eine zweite Isolierschicht gebildet wird, kann es geschehen, daß wegen der dem Ätzvorgang anhaftenden Schwierigkeiten diese Breite sich auf ungefähr
7,6 bis 10,2 μηι vergößert. Dieser Vorgang, durch den die vorbestimmte Breite der ursprünglich in einem Isolierbelag gebildeten Feinlinien zerstört wird, ist als »Unterätzen« bekannt und stellt ein ernstes Problem bei der Herstellung von Halbleiterbauelementen und integrierten Schaltungen dar.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die oben geschilderten Schwierigkeiten zu vermeiden.
Diese Aufgabe wird gemäß der Erfindung durch ein Verfahren der eingangs genannten Art gelöst, das dadurch gekennzeichnet ist, daß auf der einen Oberflächenseite des Halbleiterkörpers eine erste Isolierschicht gebildet wird; daß in diese erste Isolierschicht unter Anwendung der Photoätztechnik ein Muster von Öffnungen hergestellt wird; daß auf der ersten Isolierschicht und den freigelegten Teilen der Oberfläche eine zweite Isolierschicht, die beim Ätzen mindestens zweimal so schnell abgetragen wird wie die erste Isolierschicht, gebildet wird; und daß in dieser zweiten Isolierschicht das gleiche Muster von Öffnungen wie in der ersten Isolierschicht hergestellt wird, ohne daß dabei die Geometrie der Öffnungen in der ersten Isolierschicht nennenswert verändert wird.
Durch dieses Verfahren läßt sich das unter Ätzen weitestgehend vermeiden und Muster mit sehr feinen Linien herstellen.
Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Der Erfindungsgedanke wird im folgenden an Hand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert.
In der Zeichnung zeigen
Fig. 1 bis 4 Querschnitte eines Halbleiterkörpers unter Veranschaulichung aufeinanderfolgender Schritte des erfindungsgemäßen Verfahrens und
Fig. 5 einen Querschnitt eines Halbleiterkörpers, der gemäß dem Stand der Technik behandelt ist.
Beispiel I
Der zu behandelnde Halbleiterkörper 10 (Fig. 1) besteht in diesem Falle aus Silicium. Auf die eine Oberfläche 11 des Halbleiterkörpers wird ein erster Isolierbelag 12 mit verhältnismäßig niedriger Ätzgeschwindigkeit aufgebracht. (»Ätzgeschwindigkeit« soll hier diejenige Geschwindigkeit bedeuten, mit der das betreffende Material beim Ätzen abgetragen wird.) Der Belag 12 kann beispielsweise aus einer thermisch aufgewachsenen Siliciumoxidschicht bestehen, die durch Erhitzen des Körpers 10 in einer oxydierenden Atmosphäre wie Luft, Sauerstoff oder Wasserdampf gebildet ist. Zweckmäßigerweise hat der Belag 12 eine Dicke von ungefähr 0,1 μπι.
Mit Hilfe des üblichen Lichtdruckverfahrens wird im ersten Isolierbelag 12 ein aus einer Anzahl von feinen Linien oder Fenstern 14 (Fig. 2) bestehendes Muster gebildet. Durch diese Fenster 14 werden Teile der Oberfläche 11 freigelegt. Die Breite der Feinlinien oder Fenster 14 ist zweckmäßigerweise nicht größer als 10,2 μηι und kann sogar nur den zehnten Teil hiervon, nämlich 1,02 μίτι betragen. Der Abstand zwischen den einzelnen Feinlinien oder Fenstern 14 kann so klein wie die Breite der Fenster 14 selbst oder auch größer sein. Auf diese Weise werden zwischen den benachbarten Linien oder Fenstern 14 jeweils Streifen 16 des Belages 12 gebildet.
Über dem ersten Isolierbelag 12 und den freigelegten Teilen der Oberfläche 11 wird nun ein zweiter Isolierbelag 18 (Fig. 3) mit einer hohen Ätzgeschwindigkeit gebildet. Und zwar ist die Ätzgeschwindigkeit des zweites Belages 18 mindestens zweimal so groß wie die des ersten Belages 12. Außerdem ist der zweite Belag 18 erheblich dicker als der erste Belag 12. Der Belag 18 kann beispielsweise aus aufgedampftem Siliciumoxid bestehen. Er kann dadurch gebildet werden, daß man den Halbleiterkörper 10 in einer Atmosphäre aus Silan und Sauerstoff erhitzt. Diese beiden Gase reagieren entsprechend der folgenden Gleichung:
SiH4+ 2 O2
SiO2+ 2 H2O
Die so auf ein Substrat aufgedampfte Siliciumoxidschicht 18 wird beim Ätzen ungefähr vier- bis sechsmal schneller abgetragen als eine thermisch aufgewachsene Siliciumoxidschicht wie die Schicht 12.
Wenn beispielsweise als Ätzmittel eine Lösung aus 5 Gewichtsprozent Ammoniumfluorid, 18 Gewichtsprozent Fluorwasserstoff und 77 Gewichtsprozent Wasser verwendet wird und das Ätzen bei Zimmer^ temperatur erfolgt, so wird in diesem Falle der thermisehe Oxidbelag 12 mit der Geschwindigkeit von ungefähr 0,12 μηι pro Minute, dagegen der pyrolytische Oxidbelag 18 mit der Geschwindigkeit von ungefähr 0,65 μΐη pro Minute weggeätzt. Es ist also bei Verwendung des oben genannten Ätzmittels der erste Belag 12 in einer Minute, dagegen der zehnmal dikkere Belag 18 in eineinhalb Minuten durchgeätzt.
Die aufgedampfte Siliciumoxidschicht 18 wird bei einer Temperatur gebildet, die erheblich niedriger ist als die für das thermische Aufwachsen der Siliciumoxidschicht 12 erforderliche Temperatur und die daher wenig Einfluß hat auf die Eigenschaften der pn-Übergänge und Dotierungsstoffverteilungen, die gegebenenfalls zuvor gebildet worden sind. Die aufgedampfte zweite Isolierschicht 18 kann erheblich dicker als die erste Isolierschicht 12 gemacht werden. Vorzugsweise ist die zweite Isolierschicht mehr als zweimal so dick wie die erste Isolierschicht 12. Im vorliegenden Falle hat die zweite Isolierschicht 18 eine Dicke von ungefähr 1,0 μπι, d.h. sie ist ungefähr zehnmal so dick wie die erste Isolierschicht 12.
Der zweite Isolierbelag 18 wird in geeigneter Weise, beispielsweise nach dem üblichen Lichtdruckverfahren, mit einer Maske abgedeckt, um das gleiche Feinlinienmuster wie bei der vorherigen Herstellung der Fenster 14 freizulegen. Der unmaskierte Teil des Belages 18 wird nun weggeätzt, so daß die Fenster 14 in sowohl dem ersten Belag 12 als auch dem zweiten Belag 18 freigelegt werden (F ig. 4), ohne daß dadurch die ursprüngliche Feinliniengeometrie der Fenster im ersten Belag beeinträchtigt wird. Nach diesem zweiten Ätzschritt bleiben die stehengebliebenen Teile 16 der Schicht 12 mit den stehengebliebenen Teilen 20 der Schicht 18 bedeckt. Da der zweite Belag 18 mehr als zweimal so schnell weggeätzt wird <wie der erste Belag 12, werden die exponierten Teile des zweiten Belages 18 durch das Ätzmittel vollständig abgetragen, ehe irgendein nennenswertes Unterätzen oder Aufweiten der Fenster im ersten Belag stattfinden kann. Da das Ätzmittel seitwärts im zweiten Belag 18 schneller angreift als im ersten Belag 12, sind die Fenster 14 im zweiten Belag 18 breiter als im ersten Belag 12.
Die durch die Fenster 14 freigelegten Teile der
Oberfläche 11 können vor dem Metallisieren mit einem Ätzmittel oder einem Dotierungsstoff behandelt werden, oder diese Behandlung kann an Stelle des Metallisierens erfolgen. Gewünschtenfalls können die durch die Fenster 14 freigelegten Teile der Oberfläche 11 unbehandelt bleiben und dazu verwendet werden, Inversionsschichten auf der Oberfläche 11 des Halbleiterkörpers 10 zu steuern.
Bei den Verfahrensweisen gemäß dem Stand der Technik, wo der zweite Belag 18 ungefähr die gleiche Ätzgeschwindigkeit hat wie der erste Belag 12, werden beim Durchätzen des zweiten Belages 18 die zuvor im ersten Belag 12 gebildeten feinen Fenster 14 gewöhnlich unterätzt oder erweitert. In Fig. 5 ist diese Erweiterung oder Verbreiterung der ursprünglichen feinen Fenster 14 durch die gestrichelten Linien 22 angedeutet, die das Ausmaß des Ätzens für die Teile 16 des ersten Belages und die Teile 20 des zweiten Belages für den Fall zeigen, daß beide Beläge ungefähr die gleiche Ätzgeschwindigkeit haben.
Beispiel II
In Beispiel I bestanden die beiden Isolierbeläge aus verschiedenen Formen des gleichen Materials. Erfindungsgemäß können für die beiden Beläge auch verschiedene Stoffe verwendet werden, vorausgesetzt, daß der zweite Belag eine mindestens zweimal so große Ätzgeschwindigkeit hat wie der erste Belag.
Im vorliegenden Beispiel kann der Halbleiterkörper 10 (Fig. 1) aus einem beliebigen kristallinen Halbleitermaterial wie Germanium, Silicium, Galliumarsenid od. dgl. bestehen. Ein erster Isolierbelag 12 aus einem Material mit langsamer Ätzgeschwindigkeit wie Titankarbid, Siliciumkarbid, Siliciumoxynitrid oder Siliciumnitrid wird nach irgendeinem geeigneten Verfahren auf die eine Oberfläche 11 des Körpers 10 aufgebracht. In diesem Falle besteht der Belag 12 aus Siliciumnitrid, das durch Erhitzen des Halbleiterkörpers 10 in einer Atmosphäre aus Ammonium und Silan aufgebracht wird. Diese beiden Gase reagieren entsprechend der folgenden Gleichung:
3 SiH4+ 4 NH3
SKN4+12 H,
Der so aufgebrachte Siliciumnitridbelag 12 kann ungefähr 0,05 μπι dick sein. Wird das Ätzmittel nach Beispiel I bei Zimmertemperatur angewendet, so ist der Siliciumnitridbelag 12 in sechs Minuten durchgeätzt.
Mit Hilfe des üblichen Lichtdruckverfahrens wird nun im ersten Isolierbelag 12 ein Muster aus feinen Fenstern 14 gebildet, so daß auf der Oberfläche 11 streifenförmige Teile 16 des ersten Belages zurückbleiben. Die Breite der Fenster 14 ist zweckmäßigerweise nicht größer als 10,2 μηα und kann sogar bis zu nur 1 μΐη betragen.
Nunmehr wird auf die Streifen 16 und die durch
ίο die Fenster 14 freigelegten Teile der Oberfläche 11 ein zweiter Isolierbelag 18 (Fig. 3) aufgebracht, dessen Ätzgeschwindigkeit mindestens zweimal so groß wie die des ersten Belages 12 ist. Der zweite Isolierbelag 18 kann ein pyrolytischer Belag sein, der aus den thermischen Zersetzungsprodukten von SiIoxanverbindungen besteht. Dieser Belag 18 kann also bei einer Temperatur von nur 650° C aufgebracht und so dick wie gewünscht gemacht werden. Vorzugsweise ist der zweite Belag 18 mindestens zweimal so dick wie der erste Belag 12. Andere Materialien mit hoher Ätzgeschwindigkeit, die für den zweiten Isolierbelag 18 verwendet werden können, sind Siliciummonoxid, Magnesiumhydroxid und Magnesiumoxid. Der zweite Isolierbelag 18 wird sodann mit einer Maske abgedeckt, um das gleiche Feinlinienmuster, das zuvor beim Einätzen der Fenster 14 in den ersten Belag 12 freigelegt wurde, freizulegen. Die unmaskierten Teile des Belages 18 werden weggeätzt, wodurch die Fenster 14 in sowohl dem ersten Belag 12 als auch dem zweiten Belag 18 freigelegt werden (Fig. 4). Wie in Beispiel I behalten die Fenster 14 im ersten Belag 12 ihre ursprüngliche Breite von nicht mehr als 10,2 μΐη, während sie im zweiten Belag 18 breiter sind.
Die in Beispiel II genannten pyrolytischen Beläge mit hoher Ätzgeschwindigkeit können z.B. auch bei niedrigeren Temperaturen, etwa bei nur 300° C, aufgebracht werden. Für den ersten Isolierbelag kann man auch pyrolytische Beläge verwenden, die man in einer Atmosphäre wie Wasserdampf bei einer Temperatur erhitzt, die ausreicht, um den Belag zu verdichten und das Material in ein solches mit langsamer Ätzgeschwindigkeit überzuführen. Eine oder beide der Isolierschichten können eine Substanz enthalten, die als Dotierungsstoff für Halbleiter wirkt. Auch andere Kombinationen von Isoliermaterialien können für die beiden Beläge verwendet werden, vorausgesetzt, daß die Ätzgeschwindigkeit des zweiten Belages mindestens zweimal so groß ist wie die Ätzgeschwindigkeit des ersten Belages.
Hierzu 1 Blatt Zeichnungen

Claims (6)

Patentansprüche:
1. Verfahren zum Herstellen einer Ätzmaske für die Ätzbehandlung von Halbleiterkörpern aus kristallinem Material, wobei auf die Oberfläche des Halbleiterkörpers zwei Schichten mit unterschiedlicher Löslichkeitsgeschwindigkeit aufgebracht werden, dadurch gekennzeichnet, daß auf der einen Oberflächenseite des Halbleiterkörpers eine erste Isolierschicht gebildet wird; daß in diese erste Isolierschicht unter Anwendung der Photoätztechnik ein Muster von Öffnungen hergestellt wird; daß auf der ersten Isolierschicht und den freigelegten Teilen der Oberfläche eine zweite Isolierschicht, die beim Ätzen mindestens zweimal so schnell abgetragen wird wie die erste Isolierschicht, gebildet wird; und daß in dieser zweiten Isolierschicht das gleiche Muster von.Öffnungen wie in der ersten Isolierschicht hergestellt wird, ohne daß dabei die Geometrie der Öffnungen in der ersten Isolierschicht nennenswert verändert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Öffnungen in der ersten Isolierschicht nicht breiter als 10,2 μίτι sind.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Isolierschicht mindestens zweimal so dick wie die erste Isolierschicht ist.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Halbleiterkörper aus Silicium, die erste Isolierschicht aus thermisch aufgewachsenem Siliciumoxid und die zweite Isolierschicht aus pyrolytisch aufgewachsenem Siliciumoxid bestehen.
5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Belag aus Siliciumnitrid besteht.
6. Ätzmaske, hergestellt nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste Isolierschicht (12) aus Titankarbid, Siliciumkarbid, Siliciumnitrid, Siliciumoxynitrid oder thermisch aufgewachsenem Siliciumoxid und der zweite Belag aus Siliciummonoxid, Magnesiumoxid, Magnesiumhydroxid oder pyrolytisch aufgewachsenem Siliciumoxid bestehen.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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GB1548520A (en) * 1976-08-27 1979-07-18 Tokyo Shibaura Electric Co Method of manufacturing a semiconductor device
US4161743A (en) * 1977-03-28 1979-07-17 Tokyo Shibaura Electric Co., Ltd. Semiconductor device with silicon carbide-glass-silicon carbide passivating overcoat
US9577045B2 (en) 2014-08-04 2017-02-21 Fairchild Semiconductor Corporation Silicon carbide power bipolar devices with deep acceptor doping

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BR6787596D0 (pt) 1973-02-15
BR6787595D0 (pt) 1973-01-11
SE346659B (de) 1972-07-10
ES337635A1 (es) 1968-06-16
GB1142405A (en) 1969-02-05
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