DE112021002411T5 - Leistungshalbleitergerät, Verfahren zum Herstellen eines Leistungshalbleitergeräts und Leistungswandlergerät - Google Patents

Leistungshalbleitergerät, Verfahren zum Herstellen eines Leistungshalbleitergeräts und Leistungswandlergerät Download PDF

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Kazunari Nakata
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Mitsubishi Electric Corp
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Abstract

Ein Ziel der vorliegenden Offenbarung ist es, ein Leistungshalbleitergerät vom Typ Graben-Gate bereitzustellen, welches selbst bei Ausübung einer Belastung nicht leicht bricht. Ein SiC-MOSFET (101) umfasst ein SiC-Substrat (1), eine Driftschicht (2) eines ersten Leitfähigkeitstyps, welche auf dem SiC-Substrat (1) gebildet ist, einen Basisbereich (3) eines von dem ersten Leitfähigkeitstyp verschiedenen, zweiten Leitfähigkeitstyps, welcher in einer Oberflächenschicht der Driftschicht (2) gebildet ist, einen Sourcebereich (4) des ersten Leitfähigkeitstyps, welcher in einer Oberflächenschicht des Basisbereichs (3) punktuell gebildet ist, einen Graben (19), welcher sich durch den Basisbereich (3) und den Sourcebereich (4) erstreckt und die Driftschicht (2) erreicht, eine Gateelektrode (7), welche in dem Graben (19) liegt und eine V-förmige Rille (7a) auf ihrer oberen Oberfläche hat, und einen Oxidfilm (8), welcher auf einer die Rille (7a) enthaltenden oberen Oberfläche der Gateelektrode (7) gebildet ist, wobei ein Boden der V-förmigen Rille (7a) tiefer als der Basisbereich (3) ist.

Description

  • Technischer Bereich
  • Die vorliegende Offenbarung betrifft ein Leistungshalbleitergerät.
  • Stand der Technik
  • Ein Halbleitergerät mit einem Siliziumcarbid (SiC)-Substrat (nachfolgend als „SiC-Halbleitergerät“ bezeichnet) übertrifft ein Halbleitergerät mit einem Silizium (Si)-Substrat (nachfolgend als ein „Si-Halbleitergerät“ bezeichnet) hinsichtlich Durchschlagsspannung und Hitzebeständigkeit. Herkömmlicherweise wurde ein SiC-Halbleitergerät bei einem Leistungshalbleitergerät, wie beispielsweise einem Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) oder einem Bipolartransistor mit isolierter Gateelektrode (IGBT), angewendet, damit ein Halbleitergerät eine hohe Durchschlagsspannung hat, geringe Verluste aufweist oder in Hochtemperaturumgebungen verwendet werden kann.
  • SiC hat im Vergleich zu Si eine höhere elektrische Feldstärke des dielektrischen Durchschlags; daher kann zum Erreichen der gleichen Durchschlagsspannung eine Durchschlagsspannungsschicht (Driftschicht) bei dem SiC-Halbleitergerät dünner ausgebildet sein als die des Si-Halbleitergerätes. Zudem kann bei dem SiC-Halbleitergerät die Fremdmaterialdotierungsmenge in der Durchschlagsspannungsschicht im Vergleich zu dem Si-Halbleitergerät höher sein. Aus diesen Gründen kann das SiC-Halbleitergerät einen wesentlich kleineren An-Widerstand erzielen als das Si-Halbleitergerät. Beispielsweise beträgt der An-Widerstand eines SiC-MOSFETs mit einer Durchschlagsspannung von mindestens 1 kV und höchstens 1,2 kV höchstens 5 mΩcm2, was weniger als die Hälfte des Wertes eines Si-MOSFET oder eines Si-IGBTs mit der gleichen Durchschlagsspannung ist.
  • Es ist vorhersehbar, dass in Zukunft die meisten der als Inverterkomponenten dienenden Si-IGBTen durch SiC-Halbleitergeräte ersetzt werden, da hierdurch Herstellungskosten verbessert werden, Prozesstechnologie verbessert wird und andere Leistungsverbesserungen erreicht werden. Gegenwärtig wird die Entwicklung von SiC-MOSFETs oder SiC-IGBTen vom Typ Graben-Gate verfolgt, um die Verluste von SiC-Halbleitergeräten im Betrieb zu reduzieren.
  • Der SiC-MOSFET oder SiC-IGBT vom Typ Graben-Gate hat jedoch ein Problem dahingehend, dass beschädigte Schichten an den Innenwänden der Gräben während eines Ätzens zum Bilden der Gräben gebildet werden.
  • Patentdokument 1 offenbart ein Verfahren des Herstellens eines SiC-MOSFETs, bei welchem eine beschädigte Schicht an einer Innenwand eines Grabens entfernt wird. Gemäß dem Herstellungsverfahren von Patentdokument 1 wird an der vorderen Oberfläche des Halbleitersubstrats und der Innenwand des Grabens ein abgeschiedener Film gebildet, wobei der abgeschiedene Film eine Dicke hat, die an der vorderen Oberfläche des Halbleitersubstrats dicker als seine Dicke an der Innenwand des Grabens ist. Dann wird der Abschnitt des abgeschiedenen Films, welcher die Innenwand des Grabens bedeckt, entfernt, um die Innenwand des Grabens freizulegen. Als Nächstes werden, nach Aufwachsen eines Oxidfilms auf die Innenwand des Grabens, der abgeschiedene Film und der Oxidfilm entfernt. Durch Bilden der abgeschiedenen Schicht auf der Oberfläche des Halbleitersubstrats ist es gemäß dem Verfahren weniger wahrscheinlich, dass der Oxidfilm beim Aufwachsen des Oxidfilms auf die Innenwand des Grabens an der vorderen Oberfläche des Halbleitersubstrats gebildet wird. Daher kann eine Diffusionsschicht auf der vorderen Oberfläche des Halbleitersubstrats erhalten werden.
  • Dokumente des Stands der Technik
  • Patentdokumente
  • Patentdokument 1: japanische Patentanmeldung, Veröffentlichungsnummer 2017-126630
  • Kurzbeschreibung
  • Durch die Erfindung zu lösendes Problem
  • Das Leistungsmodul umfasst ein Leistungshalbleitergerät und eine mit dem Leistungshalbleitergerät verbundene Leitung zur Energieversorgung. Wenn eine Leitung zur Energieversorgung mit einem Leistungshalbleitergerät vom Typ Graben-Gate verbunden ist, besteht ein Problem dahingehend, dass das Graben-Gate durch die Belastung bricht, welche beim Verbinden durch die Leitung auf das Leistungshalbleitergerät ausgeübt wird, was dazu führt, dass das Leistungsmodul im Betrieb ausfällt.
  • Bei dem SiC-MOSFET, welcher durch das Herstellungsverfahren von Patentdokument 1 hergestellt wird, wird eine Gateelektrode gleichmäßig in dem Graben gebildet; daher kann es beim Ausüben einer Belastung von außerhalb zu einem Bruch kommen, beispielsweise einer Verschiebung einer Gateelektrode mit dem SiC-Substrat und dergleichen. Das Phänomen tritt nennenswert bei Belastungen auf, welche in der zu dem Graben-Gate parallelen Richtung ausgeübt werden.
  • Die vorliegende Offenbarung wurde gemacht, um die oben genannten Probleme zu lösen, und ein Ziel der vorliegenden Offenbarung ist es, ein Leistungshalbleitergerät vom Typ Graben-Gate bereitzustellen, welches selbst bei Ausübung einer Belastung nicht leicht bricht.
  • Mittel zum Lösen des Problems
  • Gemäß der vorliegenden Offenbarung umfasst das Leistungshalbleitergerät ein SiC-Substrat, eine Driftschicht eines ersten Leitfähigkeitstyps, welche auf dem SiC-Substrat gebildet ist, einen ersten Fremdmaterialbereich eines von dem ersten Leitfähigkeitstyp verschiedenen, zweiten Leitfähigkeitstyps, welcher in einer Oberflächenschicht der Driftschicht gebildet ist, einen zweiten Fremdmaterialbereich des ersten Leitfähigkeitstyps, welcher in einer Oberflächenschicht des ersten Fremdmaterialbereichs punktuell gebildet ist, einen Graben, welcher sich durch den ersten Fremdmaterialbereich und den zweiten Fremdmaterialbereich erstreckt und die Driftschicht erreicht, eine Gateelektrode, welche in dem Graben liegt und eine V-förmige Rille auf ihrer oberen Oberfläche hat, und einen Oxidfilm, welcher auf einer die Rille enthaltenden oberen Oberfläche der Gateelektrode gebildet ist, wobei ein Boden der V-förmigen Rille tiefer als der erste Fremdmaterialbereich ist.
  • Gemäß der vorliegenden Offenbarung umfasst das Verfahren des Herstellens eines Leistungshalbleitergerätes die Schritte: Bilden einer Driftschicht eines ersten Leitfähigkeitstyps auf einem SiC-Substrat, Bilden eines ersten Fremdmaterialbereichs eines von dem ersten Leitfähigkeitstyp verschiedenen, zweiten Leitfähigkeitstyps in einer Oberflächenschicht der Driftschicht, punktuelles Bilden eines zweiten Fremdmaterialbereichs des ersten Leitfähigkeitstyps in einer Oberflächenschicht des ersten Fremdmaterialbereichs, Bilden eines Grabens, welcher sich durch den ersten Fremdmaterialbereich und den zweiten Fremdmaterialbereich erstreckt und die Driftschicht erreicht, Bilden einer Gateelektrode in dem Graben, welche eine V-förmige Rille auf ihrer oberen Oberfläche hat, und Bilden eines Oxidfilms auf einer die Rille enthaltenden oberen Oberfläche der Gateelektrode.
  • Wirkungen der Erfindung
  • Bei dem Leistungshalbleitergerät der vorliegenden Offenbarung verbessert die Volumenausdehnung, welche in dem Prozess des Bildens des Oxidfilms an der vorderen Oberfläche der Rille der Gateelektrode auftritt, die Verbindungsstärke zwischen der Gateelektrode und dem Graben über den Gate-Isolierfilm. Hierdurch bricht die Gateelektrode selbst bei Ausübung einer Belastung auf sie nicht leicht.
  • Figurenliste
    • 1 eine Querschnittsansicht eines SiC-MOSFETs einer ersten Ausführungsform.
    • 2 ein Ablaufdiagramm, welches einen Herstellungsprozess des SiC-MOSFETs der ersten Ausführungsform zeigt.
    • 3 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der ersten Ausführungsform.
    • 4 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der ersten Ausführungsform.
    • 5 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der ersten Ausführungsform.
    • 6 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der ersten Ausführungsform.
    • 7 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der ersten Ausführungsform.
    • 8 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der ersten Ausführungsform.
    • 9 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der ersten Ausführungsform.
    • 10 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der ersten Ausführungsform.
    • 11 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der ersten Ausführungsform.
    • 12 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der ersten Ausführungsform.
    • 13 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der ersten Ausführungsform.
    • 14 eine vergrößerte Querschnittsansicht der Umgebung eines Graben-Gates des SiC-MOSFETs der ersten Ausführungsform.
    • 15 eine Mikroskopaufnahme, welche einen Querschnitt des SiC-MOSFETs der ersten Ausführungsform zeigt.
    • 16 eine Draufsicht auf den SiC-MOSFET der ersten Ausführungsform.
    • 17 eine Querschnittsansicht entlang der Linie A-A' der 16.
    • 18 ein Diagramm, welches ein Halbleitermodul der ersten Ausführungsform zeigt.
    • 19 ein Graph, welcher den Zusammenhang zwischen der Tiefe einer Ausnehmung der Gateelektrode und dem Leckstrom zeigt.
    • 20 ein Graph, welcher den Zusammenhang zwischen dem Winkel einer Ausnehmung der Gateelektrode und dem Leckstrom zeigt.
    • 21 eine Querschnittsansicht eines SiC-MOSFETs einer zweiten Ausführungsform.
    • 22 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der zweiten Ausführungsform.
    • 23 eine Querschnittsansicht des SiC-MOSFETs in einem Herstellungsprozess der zweiten Ausführungsform.
    • 24 eine vergrößerte Querschnittsansicht der Umgebung eines Graben-Gates des SiC-MOSFETs der zweiten Ausführungsform.
    • 25 eine Querschnittsansicht eines SiC-MOSFETs einer dritten Ausführungsform.
    • 26 ein Ablaufdiagramm, welches einen Herstellungsprozess des SiC-MOSFETs der dritten Ausführungsform zeigt.
    • 27 eine Darstellung eines Beschichtungsverfahrens und eines Beschichtungsvorverfahrens in einem Herstellungsprozess des SiC-MOSFETs der dritten Ausführungsform.
    • 28 eine Querschnittsansicht, welche ein Halbleitermodul in einem Herstellungsprozess der dritten Ausführungsform zeigt.
    • 29 eine Querschnittsansicht, welche ein Halbleitermodul der dritten Ausführungsform zeigt.
    • 30 eine Querschnittsansicht eines SiC-MOSFETs einer ersten Abwandlung der dritten Ausführungsform.
    • 31 eine Querschnittsansicht eines SiC-MOSFETs einer zweiten Abwandlung der dritten Ausführungsform.
    • 32 ein Blockdiagramm, welches eine Konfiguration eines Leistungswandlersystems einer vierten Ausführungsform zeigt.
  • Beschreibung von Ausführungsform(en)
  • <A. Erste Ausführungsform>
  • <A-1.> Konfiguration
  • 1 ist eine Querschnittsansicht, welche eine Zellenstruktur eines Hauptteils eines SiC-MOSFETs 101 zeigt. Der SiC-MOSFET 101 ist ein Leistungshalbleitergerät der ersten Ausführungsform mit einer Graben-Gate-Struktur. Obwohl 1 fünf Zellstrukturen zeigt, ist die Anzahl von Zellen in dem SiC-MOSFET 101 darauf nicht begrenzt. In der Praxis sind die in 1 gezeigten Zellstrukturen in beliebiger Anzahl in der Horizontalrichtung der Zeichnung fortgesetzt.
  • Der SiC-MOSFET 101 umfasst ein n-leitendes SiC-Substrat 1, eine Driftschicht 2 aus einem n-leitenden SiC, einen p-leitenden Basisbereich 3, einen n-leitenden Sourcebereich 4, einen p-leitenden Basisbodenbereich 5, einen Gate-Isolierfilm 6, eine Gateelektrode 7, einen Oxidfilm 8, einen Zwischenschicht-Isolierfilm 9, eine Sourceelektrode 10 und eine Drainelektrode 11. In 1 wird eine Hauptoberfläche des SiC-Substrats 1 an der oberen Seite der Zeichnung als eine erste Hauptoberfläche bezeichnet (hierin nachfolgend auch als „vordere Oberfläche“ bezeichnet), und eine Hauptoberfläche auf der unteren Seite der Zeichnung wird als eine zweite Hauptoberfläche bezeichnet (hierin nachfolgend auch als „hintere Oberfläche“ bezeichnet).
  • Die Driftschicht 2 wird auf der ersten Hauptoberfläche des SiC-Substrats 1 epitaxisch aufgewachsen. Der Basisbereich 3 wird als ein erster Fremdmaterialbereich in der Oberflächenschicht der Driftschicht 2 punktuell gebildet. Der Sourcebereich 4 wird als ein zweiter Fremdmaterialbereich in der Oberflächenschicht des Basisbereichs 3 punktuell gebildet. Ausgehend von der vorderen Oberfläche des Sourcebereichs 4 werden Gräben 19 gebildet, welche eine Tiefe haben, die sich durch den Sourcebereich 4 und den Basisbereich 3 erstreckt und die Driftschicht 2 erreicht. Der Basisbodenbereich 5 wird als ein dritter Fremdmaterialbereich in der Driftschicht 2 an den Böden der Gräben 19 gebildet. Der Gate-Isolierfilm 6 wird an den Seitenwänden der Gräben 19 gebildet. Die Gateelektrode 7 wird in den Gräben 19 gebildet. Die obere Oberfläche der Gateelektrode 7 ist mit dem Oxidfilm 8 bedeckt. Der Zwischenschicht-Isolierfilm 9 wird auf dem oberen Teil des Oxidfilms 8 und dem oberen Teil des Sourcebereichs 4 gebildet. Die Sourceelektrode 10 wird auf den oberen Teilen des Basisbereichs 3, des Sourcebereichs 4 und des Zwischenschicht-Isolierfilms 9 gebildet. Die Drainelektrode 11 wird auf der zweiten Hauptoberfläche des SiC-Substrats 1 gebildet.
  • Der Basisbodenbereich 5 muss nicht notwendigerweise mit den Böden der Gräben 19 in Kontakt sein, sondern kann in der Driftschicht 2 unter den Böden der Gräben 19 bereitgestellt sein. Zudem muss der Basisbodenbereich 5 nicht die gesamten Böden der Gräben 19 bedecken, sondern kann so bereitgestellt sein, dass er zumindest einen Teil jedes Bodens des Grabens 19 bedeckt. Beispielsweise kann der Basisbodenbereich 5 mit Abständen entlang der Erstreckungsrichtung der Gräben 19 regelmäßig angeordnet sein oder kann so bereitgestellt sein, dass er etwa die Hälfte der Böden der Gräben 19 in einem zu der Erstreckungsrichtung orthogonalen Querschnitt bedeckt. Alternativ kann der Basisbodenbereich 5 so konfiguriert sein, dass die Breite des Basisbodenbereichs 5 größer als die Breite des Grabens 19 ist, indem der gesamte Boden so bedeckt wird, dass er in der Breitenrichtung des Grabens 19 übersteht.
  • Der Basisbodenbereich 5 muss nicht notwendigerweise entlang der Erstreckungsrichtung der Gräben 19 bereitgestellt sein, und mehrere Basisbodenbereiche 5 können in einer Erstreckungsweise in einer Richtung bereitgestellt sein, die zu der Erstreckungsrichtung der Gräben 19 orthogonal ist, um die Böden der Gräben 19 in der Erstreckungsrichtung teilweise und regelmäßig zu bedecken.
  • Der Basisbodenbereich 5 kann zwischen den benachbarten Gräben 19 in der Driftschicht 2 parallel zu der Erstreckungsrichtung der Gräben 19 bereitgestellt sein. In diesem Fall muss der Basisbodenbereich 5 nicht notwendigerweise gerade und durchgängig sein, sondern kann mit Abständen in der Erstreckungsrichtung der Gräben 19 regelmäßig bereitgestellt sein. Die Position, an welcher der Basisbodenbereich 5 gebildet ist, kann, ausgehend von der äußersten Oberflächenschicht, die Tiefe der Driftschicht 2 sein, kann gleich, flacher oder tiefer als die Tiefe des Bodens des Grabens 19 sein.
  • <A-2. Herstellungsprozess>
  • 2 ist ein Ablaufdiagramm, welches einen Herstellungsprozess des SiC-MOSFETs 101 zeigt. Nachfolgend wird der Herstellungsprozess des SiC-MOSFETs 101 gemäß dem Ablauf von 2 beschrieben. Zuerst wird das n-leitende SiC-Substrat 1 vorbereitet (Schritt S1). Wie in 3 gezeigt ist, wird dann die Driftschicht 2 aus n-leitendem SiC als ein Epitaxialfilm auf der vorderen Oberfläche des SiC-Substrats 1 gebildet.
  • Als Nächstes wird eine Maske (nicht gezeigt) aus einem Fotolack oder dergleichen auf der Driftschicht 2 gebildet, und p-leitendes Fremdmaterial wird in die Driftschicht 2 durch eine Öffnung der Maske ionenimplantiert. Hierdurch wird der p-leitende Basisbereich 3 auf der Oberflächenschicht der Driftschicht 2 gebildet, wie in 4 gezeigt ist (Schritt S2). Das p-leitende Fremdmaterial ist beispielsweise Bor (B) oder Aluminium (Al).
  • Dann wird eine Maske (nicht gezeigt) aus einem Fotolack oder dergleichen auf dem Basisbereich 3 gebildet, und n-leitendes Fremdmaterial wird in den Basisbereich 3 durch eine Öffnung der Maske ionenimplantiert. Wie in 5 gezeigt ist, wird hierdurch der n-leitende Sourcebereich 4 punktuell auf der Oberflächenschicht des Basisbereichs 3 gebildet (Schritt S3). Dass der Sourcebereich 4 auf der Oberflächenschicht des Basisbereichs 3 punktuell gebildet wird, bedeutet, dass in der Oberflächenschicht des Basisbereichs 3 Abschnitte, in denen der Sourcebereich 4 gebildet ist, und Abschnitte, in denen der Sourcebereich 4 nicht gebildet ist, existieren. Beispiele von n-leitendem Fremdmaterial umfassen Phosphor (P) und Stickstoff (N).
  • Als Nächstes wird der SiC-Wafer einer Wärmebehandlung bei einer hohen Temperatur durch ein Wärmebehandlungsgerät (nicht gezeigt) unterzogen. Hierdurch werden das p-leitende Fremdmaterial und das n-leitende Fremdmaterial, welche in den Basisbereich 3 und den Sourcebereich 4 implantiert sind, elektrisch aktiviert.
  • Als Nächstes wird eine Maske (nicht gezeigt) aus einem Fotolack oder dergleichen auf den vorderen Oberflächen des Basisbereichs 3 und des Sourcebereichs 4 gebildet. Dann werden die Gräben 19 durch Trockenätzen unter Verwendung von Plasma oder dergleichen gebildet (Schritt S4), wie in 6 gezeigt ist. Wenn dabei eine Fotolackmaske nicht gebildet werden kann, die dick genug ist, um die Gräben 19 zu bilden, wird ein Oxidfilm aus beispielsweise TEOS auf den vorderen Oberflächen des Basisbereichs 3 und des Sourcebereichs 4 gebildet und der Oxidfilm kann durch eine Fotolackmaske trockengeätzt werden. Hierdurch werden die Gräben 19 mit Tiefe gebildet.
  • Dann wird p-leitendes Fremdmaterial in den Boden der Gräben 19 ionenimplantiert. Wie in 7 gezeigt ist, wird hierdurch der p-leitende Basisbodenbereich 5 am Boden der Gräben 19 gebildet. Der Basisbodenbereich 5 dient zum Entspannen der elektrischen Felder an dem Boden der Graben-Gates. Vorliegend ist das p-leitende Fremdmaterial beispielsweise Bor (B) oder Aluminium (Al).
  • Um den beim Bilden der Gräben 19 verursachten Plasmaschaden zu entfernen, werden die Innenwände der Gräben 19 und die Oberflächen des Basisbereichs 3 und des Sourcebereichs 4 als Nächstes durch ein thermisches Oxidationsverfahren oxidiert. Dabei gilt: je dicker die zu oxidierende Schicht, umso mehr Plasmaschaden kann entfernt werden; jedoch werden der Basisbereich 3 und der Sourcebereich 4 um diese Menge reduziert. Die Dicke der zu oxidierenden Schicht sollte daher mindestens 20 nm und höchstens 80 nm sein, bevorzugt mindestens 30 nm und höchstens 70 nm. Der Erfinder bestätigt durch Messen des Leckstroms zwischen der Gateelektrode 7 und der Sourceelektrode 10, dass der Plasmaschaden an den Innenwänden der Gräben 19 durch die obige Oxidationsmenge ausreichend entfernt wurde.
  • Wie in 8 gezeigt ist, wird dann ein Gate-Isolierfilm 6 an den Innenwänden der Gräben 19 durch ein Abscheidungsverfahren, wie beispielsweise chemische Gasphasenabscheidung oder einem thermischen Oxidationsverfahren, gebildet (Schritt S5). Der Gate-Isolierfilm 6 ist an den Seitenwänden und den Bodenoberflächen der Gräben 19 gebildet. Der Gate-Isolierfilm 6 an einer Bodenoberfläche eines Grabens 19 hat eine Dicke, die gleich oder größer der des Gate-Isolierfilms 6 an einer Seitenoberfläche eines Grabens 19 ist, und ist bevorzugt um mindestens 10% dicker.
  • Wie in 9 gezeigt ist, wird als Nächstes die Gateelektrode 7 aus Polysilizium auf dem Gate-Isolierfilm 6 gebildet. Wie in 10 gezeigt ist, wird dann der überschüssige Teil der Gateelektrode 7, der von dem Inneren der Gräben 19 verschieden ist, entfernt und die Gateelektrode 7 wird strukturiert (Schritt S6). Zum Strukturieren der Gateelektrode 7 wird bevorzugt isotropes Ätzen verwendet. Beispielsweise wird beim Trockenätzen Plasmaätzen mit einem Plasma bevorzugt, welches unter Verwendung eines Gases mit Schwefelhexafluorid (SF6) erzeugt wird, und in dem Fall von Nassätzen wird Ätzen mit einem Säuregemisch bevorzugt, welches eine Fluorwasserstoffsäure und eine Salpetersäure enthält. V-förmige Rillen 7a können auf der oberen Oberfläche der Gateelektrode 7 durch dieses Ätzen gebildet werden.
  • Wie in 11 gezeigt ist, wird dann der Oxidfilm 8 auf der oberen Oberfläche der Gateelektrode 7, die die V-förmigen Rillen 7a enthält, durch das thermische Oxidationsverfahren gebildet. Die Oxidationstemperatur, bei welcher der Oxidationsfilm 8 gebildet wird, ist bevorzugt mindestens 850 °C und höchstens 1050 °C, bevorzugt mindestens 900 °C und höchstens 1000 °C. Die Dicke des Oxidfilms 8 ist bevorzugt mindestens 10 nm und höchstens 40 nm, bevorzugt mindestens 20 nm und höchstens 35 nm. Das Bilden des Oxidfilms 8 durch das thermische Oxidationsverfahren verursacht eine Volumenausdehnung, während das Polysilizium, welches die Gateelektrode 7 bildet, in einen Siliziumoxidfilm übergeht; daher verbessert sich die Verbindungsstärke zwischen der Gateelektrode 7 und dem Graben 19 über den Gate-Isolierfilm 6, was in den Details später beschrieben wird.
  • Als Nächstes wird der Zwischenschicht-Isolierfilm 9 auf dem Basisbereich 3, dem Sourcebereich 4 und dem Oxidfilm 8 unter Verwendung eines Verfahrens der chemischen Gasphasenabscheidung (CVD) gebildet. Dann wird der Zwischenschicht-Isolierfilm 9 durch den fotomechanischen Prozess und eine Ätzbehandlung strukturiert, und, wie in 12 gezeigt ist, verbleibt der Zwischenschicht-Isolierfilm 9 nur auf den oberen Teilen des Oxidfilms 8 und des Sourcebereichs 4 (Schritt S7). Eine Einführung von Fremdmaterial, wie beispielsweise Bor (B) oder Phosphor (P), kann die Ecken des Zwischenschicht-Isolierfilms 9 rund machen. Das Material des durch das CVD-Verfahren abgeschiedenen Zwischenschicht-Isolierfilms 9 ist beispielsweise Siliziumnitrit (SixNy) oder Siliziumoxid (SiO2). Die Dicke des Zwischenschicht-Isolierfilms 9 beträgt bevorzugt mindestens 0,5 µm und höchstens 2,0 µm.
  • Wie in 13 gezeigt ist, wird dann die Sourceelektrode 10 als ein Film abgeschieden (Schritt S8). Das Material der Sourceelektrode 10 ist beispielsweise Aluminium, eine Aluminiumlegierung bestehend aus Aluminium und Silizium, Nickel oder dergleichen. Zwischen dem Basisbereich 3 und dem Sourcebereich 4 und der Sourceelektrode 10 kann ein Barrieremetall aus Titan oder einem Titangemisch, wie beispielsweise Titannitrid (TiN), geeignet gebildet werden.
  • Als Nächstes wird die hintere Oberfläche des SiC-Substrats 1 mit einem Schleifrad geschliffen, um das SiC-Substrat 1 zu dünner zu machen, falls dies erforderlich ist (Schritt S9).
  • Dann wird ein Nickelfilm mit einer Dicke von etwa 600 nm auf der hinteren Oberfläche des SiC-Substrats 1 als die Drainelektrode 11 durch ein Sputterverfahren oder dergleichen gebildet (Schritt S10). Wenn die äußerste Oberfläche des Nickelfilms oxidiert ist, verschlechtert sich das Benetzungsvermögen mit der Lötlegierung und der Verbindungszustand des Halbleiterchips verschlechtert sich. Daher kann ein Metall, welches weniger anfällig für Oxidation ist, wie beispielsweise Gold oder Silber, an der Oberfläche des Nickelfilms als ein Schutzfilm gebildet werden, und ein geschichteter Film, welcher aus dem Nickelfilm und dem Schutzfilm besteht, kann als die Drainelektrode 11 verwendet werden. Sodann ist der in 1 gezeigte SiC-MOSFET 101 fertig.
  • <A-3 Betrieb>
  • 14 ist eine vergrößerte Querschnittsansicht eines Graben-Gates und der Umgebung des Graben-Gates des SiC-MOSFETs 101. In 14 ist die y-Achse entlang der Dickenrichtung des SiC-MOSFETs 101, die z-Achse ist entlang der Breitenrichtung des Grabens 19, und die x-Achse ist entlang der Richtung, die zu der yz-Ebene senkrecht ist. Eine V-förmige Rille 7a ist auf der oberen Oberfläche der Gateelektrode 7 gebildet. Die Rille 7a wird gebildet, während der überschüssige Teil der Gateelektrode 7 durch isotropes Ätzen entfernt wird. θ repräsentiert den Winkel der Seitenoberfläche der Rille 7a bezüglich der Dickenrichtung (z-Richtung) des SiC-MOSFETs 101. Insbesondere repräsentierter θ den Winkel, unter welchem die vertikale Richtung (z-Richtung) in der Zeichnung von 14 die gerade Linie schneidet, welche entlang der Seitenoberfläche der Rille 7a gezeichnet ist. d repräsentiert die Tiefe der Rille 7a. Insbesondere präsentiert d den Abstand zwischen einem Mittelpunkt, welcher zwischen zwei über die Rille 7a benachbarten Punkten an der oberen Oberfläche der Gateelektrode 7 liegt, und dem Boden der Rille 7a. t repräsentiert die Tiefe der Gateelektroden 7. Insbesondere präsentiert t den Abstand zwischen einem Mittelpunkt, welcher zwischen zwei über die Rille 7a benachbarten Punkten an der oberen Oberfläche der Gateelektrode 7 liegt, und dem Boden der Gateelektrode 7.
  • Durch Anpassen der Injektionsenergie der n-leitenden Fremdmaterialionen beim Bilden des Sourcebereichs 4 erhält die Seitenwand des Grabens 19, die mit dem Sourcebereich 4 in Kontakt ist, eine gekrümmte Form, die nach außen gewölbt ist. Die Außenoberfläche der Gateelektrode 7 hat ebenfalls eine gekrümmte Form, bei der der Abschnitt, der dem Sourcebereich 4 zugewandt ist, entlang der Form der seitlichen Oberfläche des Grabens nach außen gewölbt ist, d. h. eine vorstehende gekrümmte Form. Mit anderen Worten nimmt die Breite des Abschnitts der Gateelektrode 7, welcher dem Sourcebereich 4 zugewandt ist, von der oberen Oberfläche der Gateelektrode 7 in Tiefenrichtung zu und nimmt dann wieder ab. Mit anderen Worten hat die seitliche Oberfläche der Gateelektrode 7 einen konvexen Abschnitt in einem Abschnitt, welcher dem Sourcebereich 4 zugewandt ist. An diesem Abschnitt wird zwischen der Gateelektrode 7 und der seitlichen Oberfläche des Grabens 19 eine Verankerungswirkung in der z-Richtung erzeugt. Wenn eine Belastung in der Dickenrichtung (negative y-Achsen-Richtung in 14) des SiC-MOSFETs 101 auf die Gateelektrode 7 ausgeübt wird, ist daher die Verbindungsstärke zwischen der Gateelektrode 7 und dem Graben 19 im Vergleich zu dem Fall signifikant verbessert, in welchem die äußere Oberfläche der Gateelektrode 7 gerade ist.
  • Zudem ist der Gate-Isolierfilm 6 an der seitlichen Oberfläche der Gateelektrode 7 dicker als der Gate-Isolierfilm 6 an dem Boden der Gateelektrode 7 gebildet. Der Erfinder hat in Experimenten bestätigt, dass hierdurch die Größe des Vorsprungs der Gateelektrode 7 und des Gate-Isolierfilms 6 in den Sourcebereich 4 erhöht ist und die Verbindungsstärke zwischen der Gateelektrode 7 und dem Graben 19 verbessert ist.
  • 15 ist eine Mikroskopaufnahme, welche einen Querschnitt des SiC-MOSFETs 101 zeigt. 16 ist eine Draufsicht auf den SiC-MOSFET 101. 17 ist eine Querschnittsansicht entlang der Linie A-A' von 16. Wie in 16 gezeigt ist, existiert außerhalb der Sourceelektrode 10 ein Anschlussbereich 12, und außerhalb des Anschlussbereichs 12 existiert ein Anschlussschutzfilm 13. Ein Teil der oberen Oberfläche des SiC-MOSFETs 101 ist ein Gateverbindungsteil 14.
  • 18 ist ein Diagramm, welches ein Halbleitermodul 110 der ersten Ausführungsform zeigt. Das Halbleitermodul 110 umfasst den SiC-MOSFET 101, Leitungsrahmen 15, 17, eine Leitung 18, Lötmittel 16 und ein Gießharz (nicht gezeigt). Als Erstes wird der Leitungsrahmen 17 mit der vorderen Oberfläche des SiC-MOSFETs 101 durch die Leitung 18 verbunden. Als Nächstes wird der Verbindungsrahmen 15 mit der hinteren Oberfläche des SiC-MOSFETs 101 durch das Lötmittel 16 verbunden. Dann werden der SiC-MOSFET 101 und die Leitungsrahmen 15 und 17 durch das Gießharz versiegelt, und das Halbleitermodul 110 ist fertig.
  • 19 zeigt den Zusammenhang zwischen dem Leckstrom zwischen der Gateelektrode 7 und der Sourceelektrode 10 und d/t nach Zusammensetzen des Halbleitermoduls 110 für den Fall, dass die Last beim Verbinden der Leitung 18 auf den SiC-MOSFET 101 absichtlich erhöht wird. Wie oben beschrieben ist, repräsentiert d die Tiefe der Rille 7a der Gateelektrode 7, und t repräsentiert die Tiefe der Gateelektrode 7. Gemäß 19 ist die Tiefe d der Rille 7a bevorzugt mindestens 10% und höchstens 70% der Tiefe t der Gateelektrode 7. Die durch den Erfinder durchgeführte Analyse hat ergeben, dass, wenn d kleiner als 10% von t ist, die beim Verbinden der Leitung 18 mit dem SiC-MOSET 101 ausgeübte Belastung die Gateelektrode 7 in der x-Richtung in 14 bewegt, wodurch der SiC-MOSET 101 bricht. Ferner wurde herausgefunden, dass, wenn d 70% von t übersteigt, die beim Verbinden der Leitung 18 mit dem SiC-MOSET 101 ausgeübte Belastung die Gateelektrode 7 ausgehend von der Rille 7a bricht.
  • Wie in 18 gezeigt ist, wird die Leitung 18 an der oberen Oberfläche des SiC-MOSFETs 101 gebonded, d. h. einer Ebene (xz-Ebene in 14), die zu der Tiefenrichtung (y-Achse-Richtung in 14) des Grabens 19 senkrecht ist. Wenn die Orientierung der Leitung 18 zu der Ebene (yz-Ebene in 14), welche aus der Tiefenrichtung des Grabens 19 (y-Achse-Richtung in 14) und der Breitenrichtung des Grabens 19 (z-Achse-Richtung in 14) besteht, nicht parallel ist, wirkt beim Verbinden der Leitung 18 die Kraft in der x-Achse-Richtung von 14 auf die Gateelektrode 7; daher kann die Wirkung der charakteristischen Graben-Gate-Struktur des SiC-MOSFETs 101 erhalten werden. Insbesondere, wenn der Winkel zwischen der Leitung 18 und dem Graben 19 in der Tiefenrichtung höchstens 60 Grad ist, kann die Wirkung der charakteristischen Graben-Gate-Struktur des SiC-MOSFETs 101 nennenswert erreicht werden.
  • 20 zeigt den Zusammenhang zwischen dem Leckstrom, zwischen der Gateelektrode 7 und der Sourceelektrode 10, und θ nach Zusammenfügen des Halbleitermoduls 110. Wie oben beschrieben ist, repräsentiert θ den Winkel der seitlichen Oberfläche der Rille 7a bezüglich der Dickenrichtung (z-Richtung) des SiC-MOSFETs 101. Gemäß 20 wird bevorzugt, dass θ mindestens 1 Grad und höchstens 20 Grad ist. Gemäß der Analyse des Erfinders wurde bestätigt, dass, wenn θ kleiner als 1 Grad ist, die Belastung beim Verbinden der Leitung 18 mit dem SiC-MOSFET 101 einen Riss in der Gateelektrode 7 erzeugt, welcher sich von der Rille 7a ausgehend in Richtung des unteren Teils in der Zeichnung der 14 erstreckt, und der SiC-MOSFET 101 bricht. Es wurde auch herausgefunden, dass, wenn θ 20 Grad übersteigt, sich die Gateelektrode 7 aufgrund der beim Verbinden der Leitung 18 mit dem SiC-MOSFET 101 auftretenden Belastung in der x-Richtung in 14 bewegt, was zu einem Bruch führt.
  • <A-4. Wirkung>
  • In der obigen Beschreibung ist der Leitfähigkeitstyp der jeweiligen Halbleiterschicht des SiC-MOSFETs 101 klar als n-leitend oder p-leitend angegeben. Jedoch kann der Leitfähigkeitstyp der jeweiligen Halbleiterschicht umgekehrt sein. Das bedeutet, dass in der obigen Beschreibung Leitfähigkeitstypen umgekehrt sein können, obwohl der Leitfähigkeitstyp des SiC-Substrats 1, der Driftschicht 2 und des Sourcebereichs 4 als n-leitend und der Leitfähigkeitstyp des Basisbereichs 3 und des Basisbodenbereichs 5 als p-leitend beschrieben waren.
  • Wie oben beschrieben ist, umfasst der SiC-MOSFET 101 der ersten Ausführungsform das SiC-Substrat 1, die Driftschicht 2 des ersten Leitfähigkeitstyps, welche auf dem SiC-Substrat 1 gebildet ist, den Basisbereich 3, welcher ein erster Fremdmaterialbereich des von dem ersten Leitfähigkeitstyp verschiedenen, zweiten Leitfähigkeitstyps ist, welcher in der Oberflächenschicht der Driftschicht gebildet ist, den Sourcebereich 4, welcher ein zweiter Fremdmaterialbereich des ersten Leitfähigkeitstyps ist, welcher in der Oberflächenschicht des ersten Fremdmaterialbereichs gebildet ist, den Graben 19, welcher sich durch den ersten Fremdmaterialbereich und mehrere zweite Fremdmaterialbereiche erstreckt und die Driftschicht 2 erreicht, die Gateelektrode 7, welche in dem Graben 19 liegt und eine V-förmige Rille 7a auf ihrer oberen Oberfläche hat, und den Oxidfilm 8, welcher auf der oberen Oberfläche, welche die Rille 7a enthält, der Gateelektrode 7 gebildet ist. Daher verbessert die Volumenausdehnung, welche beim Prozess des Bildens des Oxidfilms 8 auf der vorderen Oberfläche der Rille 7a der Gateelektrode 7 auftritt, die Verbindungsstärke zwischen der Gateelektrode 7 und dem Graben 19 über den Gate-Isolierfilm 6. Hierdurch bricht die Gateelektrode 7 nicht leicht, selbst wenn eine Belastung auf sie ausgeübt wird.
  • Ein Verfahren des Herstellens des Leistungshalbleitergerätes der ersten Ausführungsform umfasst: Bilden der Driftschicht 2 des ersten Leitfähigkeitstyps, welche auf dem SiC-Substrat 1 gebildet wird, Bilden des Basisbereichs 3, welcher der erste Fremdmaterialbereich des von dem ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps ist, welcher in der Oberflächenschicht der Driftschicht 2 gebildet wird, Bilden des Sourcebereichs 4, welcher der zweite Fremdmaterialbereich des ersten Leitfähigkeitstyps ist, welcher in der Oberflächenschicht des ersten Fremdmaterialbereichs gebildet wird, Bilden des Grabens 19, welcher sich durch den ersten Fremdmaterialbereich und die zweiten Fremdmaterialbereiche erstreckt und die Driftschicht 2 erreicht, Bilden der Gateelektrode 7, welche in dem Graben 19 liegt und die V-förmige Rille 7a an ihrer oberen Oberfläche hat, und Bilden des Oxidfilms 8, welcher auf der oberen Oberfläche, die die Rille 7a enthält, der Gateelektrode 7 gebildet wird. Die Volumenausdehnung, welche in dem Prozess des Bildens des Oxidfilms 8 auf der vorderen Oberfläche der Rille 7a der Gateelektrode 7 auftritt, verbessert die Verbindungsstärke zwischen der Gateelektrode 7 und dem Graben 19 über den Gate-Isolierfilm 6. Hierdurch bricht die Gateelektrode 7 nicht leicht, selbst wenn eine Belastung auf sie ausgeübt wird.
  • <B. Zweite Ausführungsform>
  • <B-1. Konfiguration>
  • 21 ist eine Querschnittsansicht, welche eine Zellenstruktur eines Hauptteils eines SiC-MOSFETs 102 zeigt. Der SiC-MOSFET 102 ist ein Leistungshalbleitergerät einer zweiten Ausführungsform mit einer Graben-Gate-Struktur. Obwohl 21 fünf Zellstrukturen zeigt, ist die Anzahl von Zellen in dem SiC-MOSFET 102 darauf nicht begrenzt. In der Praxis sind die in 21 gezeigten Zellstrukturen in beliebiger Anzahl in der Horizontalrichtung der Zeichnung fortgesetzt.
  • In dem SiC-MOSFET 102 ist die Tiefe des Basisbereichs 3 nicht konstant, und zwischen zwei benachbarten Gateelektroden 7 sind ein flacher Abschnitt und ein tiefer Abschnitt gebildet. Der flache Teil des Basisbereichs 3 wird auch als erster Bereich bezeichnet, und der tiefe Abschnitt wird auch als ein zweiter Bereich bezeichnet. Das bedeutet, dass der Basisbereich 3 den ersten Bereich und den zweiten Bereich, der tiefer als der erste Bereich ist, aufweist. Zudem überlappt der Sourcebereich 4 den gesamten ersten Bereich und einen Teil des zweiten Bereichs, gesehen in Draufsicht. Wie in 21 gezeigt ist, ist der zweite Bereich des Basisbereichs 3 mit dem Basisbodenbereich 5 in Kontakt. Abgesehen von der Tiefe des Basisbereichs 3 ist der SiC-MOSFET 102 gleich dem SiC-MOSFET 101.
  • <B-2. Herstellungsprozess>
  • Der Herstellungsprozess des SiC-MOSFETs 102 ist wie in 2 dargestellt. Der Schritt des Bildens des Basisbereichs 3 (Schritt S2) und der Schritt des Bildens des Sourcebereichs 4 (Schritt S3) unterscheiden sich von denen der ersten Ausführungsform, sie werden unten beschrieben.
  • Durch Bilden einer Maske (nicht gezeigt) aus Fotolack oder dergleichen auf der Driftschicht 2 und Ioneninjizieren von p-leitendem Fremdmaterial in die Driftschicht 2 durch die Öffnung der Maske wird der p-leitende Basisbereich 3 auf der Oberflächenschicht der Driftschicht 2 gebildet (Schritt S2). Wie in 22 gezeigt ist, werden vorliegend die zwei Typen, der schmale Basisbereich 3 und der tiefe Basisbereich 3, gebildet.
  • Dann wird eine Maske (nicht gezeigt) aus einem Fotolack oder dergleichen auf dem Basisbereich 3 gebildet, und das n-leitende Fremdmaterial wird in den Basisbereich 3 durch die Öffnung der Maske ionenimplantiert, um den n-leitenden Sourcebereich 4 punktuell in der Oberflächenschicht des Basisbereichs 3 zu bilden (Schritt S3). Vorliegend überlappt der Sourcebereich 4 den gesamten flachen Bereich des Basisbereichs 3 und einen Teil des tiefen Bereichs in Draufsicht. Durch Bilden des Sourcebereichs 4 über eine weite Fläche derart, dass der tiefe Bereich des Basisbereichs 3 auch überlappt wird, nimmt die Implantationsmenge von Elektronen zu und der An-Widerstand nimmt ab.
  • Wie in der ersten Ausführungsform werden dann der Basisbereich 3 und der Sourcebereich 4 aktiviert, die Gräben 19 werden gebildet, und der Basisbodenbereich 5 wird an den Böden der Gräben 19 gebildet, wie in 23 gezeigt ist. Dann werden der Gate-Isolierfilm 6, die Gateelektrode 7, der Zwischenschicht-Isolierfilm 9, die Sourceelektrode 10 und die Drainelektrode 11 auf die gleiche Weise wie in der ersten Ausführungsform gebildet, und der in 21 gezeigte SiC-MOSFET 102 ist fertig.
  • <B-3. Wirkung>
  • 24 ist eine vergrößerte Querschnittsansicht eines Graben-Gates und der Umgebung des Graben-Gates des SiC-MOSFETs 102. Gemäß der Graben-Gate-Struktur des SiC-MOSFETs 102 können zusätzlich zu der Wirkung der Graben-Gate-Struktur des SiC-MOSFETs 101 die folgenden Wirkungen erzielt werden.
  • In dem SiC-MOSFET 102 der zweiten Ausführungsform weist der Basisbereich 3, welcher der erste Fremdmaterialbereich ist, den ersten Bereich und den zweiten Bereich, der tiefer als der erste Bereich ist, auf. Zudem überlappt der Sourcebereich 4, welcher der zweite Fremdmaterialbereich ist, den gesamten ersten Bereich und einen Teil des zweiten Bereichs in Draufsicht. Durch Bilden des Sourcebereichs 4 über eine weite Fläche derart, dass auch der tiefe Bereich des Basisbereichs 3 überlappt wird, wird auf diese Weise in dem SiC-MOSFET 102 die Implantationsmenge von Elektronen erhöht und der An-Widerstand nimmt ab.
  • Ferner ist in dem SiC-MOSFET 102 der zweite Bereich des Basisbereichs 3 mit dem Basisbodenbereich 5, welcher der dritte Fremdmaterialbereich ist, auf der linken Seite der Gateelektrode 7 in Kontakt. Hierdurch sind die Sourceelektrode 10 und der p-leitende Basisbodenbereich 5 elektrisch durch den p-leitenden Basisbereich 3 verbunden. Selbst wenn ein hohes elektrisches Feld an den Basisbodenbereich 5 durch Schalten oder dergleichen angelegt wird, kann daher die An/Aus-Operation des SiC-MOSFETs 102 sichergestellt werden.
  • <C. Dritte Ausführungsform>
  • <C-1. Konfiguration>
  • 25 ist eine Querschnittsansicht, welche eine Zellenstruktur eines Hauptteils eines SiC-MOSFETs 103 zeigt. Der SiC-MOSFET 103 ist ein Leistungshalbleitergerät einer dritten Ausführungsform mit einer Graben-Gate-Struktur. Obwohl 25 fünf Zellstrukturen zeigt, ist die Anzahl von Zellen in dem SiC-MOSFET 103 darauf nicht begrenzt. In der Praxis sind die in 25 gezeigten Zellstrukturen in einer beliebigen Anzahl in der Horizontalrichtung der Zeichnung fortgesetzt.
  • Der in 25 gezeigte SiC-MOSFET 103 umfasst eine Sourceelektrode 20 zusätzlich zu der Konfiguration des in 1 gezeigten SiC-MOSFET 101. Jedoch kann der SiC-MOSFET 103 die Sourceelektrode 20 auch zusätzlich zu der Konfiguration des in 21 gezeigten SiC-MOSFET 102 umfassen. Die Sourceelektrode 20 wird auf der Sourceelektrode 10 gebildet. Um die beiden zu unterscheiden, wird die Sourceelektrode 10 auch als eine erste Sourceelektrode bezeichnet und die Sourceelektrode 20 wird auch als eine zweite Sourceelektrode bezeichnet.
  • <C-2. Herstellungsprozess>
  • 26 ist ein Ablaufdiagramm, welches einen Herstellungsprozess des SiC-MOSFETs 103 zeigt. In dem Herstellungsprozess des SiC-MOSFETs 103 sind eine Beschichtungsvorbehandlung (Schritt S11) und eine Beschichtungsbehandlung (Schritt S12) zu dem in 2 gezeigten Herstellungsprozess des SiC-MOSFETs 101 hinzugefügt.
  • 27 ist ein Ablaufdiagramm, welches Schritt S11 und Schritt S12, gezeigt in 26, detaillierter zeigt. Schritt S11 in 26 entspricht Schritten S21 bis S24 in 27, und Schritt S12 in 26 entspricht Schritten S25 und S26 in 27.
  • Wenn die Sourceelektrode 10 aus einer Aluminiumlegierung ist, verbleiben selbst nach dem Durchführen des allgemein bekannten Entfettens und Beizens starke organische Reste und ein Oxidfilm auf der oberen Oberfläche der Aluminiumlegierung. Selbst wenn danach die Beschichtungsbehandlung durchgeführt wird, tritt daher Metalldiffusion nicht in ausreichendem Maße zwischen der Aluminiumlegierung und dem beschichteten Metall auf, und das Bilden einer Beschichtungsschicht mit einer starken Haftkraft ist nicht sichergestellt. Daher wird in Schritt S11 die obere Oberfläche der Sourceelektrode 10 vor der Beschichtungsbehandlung der Beschichtungsvorbehandlung unterzogen.
  • Die Beschichtungsvorbehandlung ist wie folgt. Zuerst wird die Oberflächenaktivierungsbehandlung in Schritt S21 durchgeführt. Die Oberflächenaktivierungsbehandlung wird beispielsweise unter Verwendung von Plasma ausgeführt. Insbesondere ermöglicht eine Plasmareinigung, die obere Oberfläche der Sourceelektrode 10 zu reinigen, indem organische Reste mit Plasma oxidativ zersetzt werden, welche auf der oberen Oberfläche der Sourceelektrode 10 festgebrannt sind und durch eine allgemeine Beschichtungsvorbehandlung oder durch Herausschlagen mit Plasma nicht entfernt werden können.
  • Als Nächstes wird in Schritt S21 die Entfettungsbehandlung durchgeführt. Die Entfettungsbehandlung wird durchgeführt, um leichte organische Kontamination oder einen auf der oberen Oberfläche der Sourceelektrode 10 verbliebenen Oxidfilm zu entfernen.
  • Dann wird in Schritt S23 ein Beizen durchgeführt. Beizen neutralisiert die obere Oberfläche der Sourceelektrode 10 und raut sie durch Ätzen an. Beizen erhöht die Reaktivität der Behandlungslösung in dem nachfolgenden Schritt und verbessert die Haftkraft des Beschichtungsfilms.
  • Als Nächstes wird in Schritt S24 eine Zinkatbehandlung durchgeführt. Die Zinkatbehandlung ist eine Behandlung zum Bilden eines Zink (Zn)-Films, während dabei der Aluminiumoxidfilm auf der oberen Oberfläche der Aluminiumlegierung entfernt wird, wenn die Sourceelektrode 10 aus einer Aluminiumlegierung besteht. Insbesondere wenn eine Aluminiumlegierung in eine wässrige Lösung getaucht wird, in welcher Zink als Ionen gelöst ist, löst sich Aluminium als Ionen, weil das standardmäßige Redoxpotenzial von Zink edler als das von Aluminium ist. Die dabei erzeugten Elektronen bewirken, dass Zinkionen Elektronen an der oberen Oberfläche der Aluminiumlegierung aufnehmen, wodurch ein Zinkfilm auf der oberen Oberfläche der Aluminiumlegierung gebildet wird. Dabei wird der Aluminiumoxidfilm entfernt.
  • Die Zinkatbehandlung kann mehrfach durchgeführt werden. Nach Durchführen der ersten Zinkatbehandlung kann das durch die erste Zinkatbehandlung gebildete Zinkat beispielsweise abgeschält werden. Dann wird die zweite Zinkatbehandlung durchgeführt.
  • Die oben beschriebenen Schritte S24 bis S27 sind die Beschichtungsvorbehandlungen. Für jeden Schritt von Schritt S24 bis Schritt S27 wird eine ausreichende Waschdauer benötigt, um sicherzustellen, dass die Behandlungslösung oder Reste aus dem vorherigen Schritt nicht in den folgenden Schritt gelangen.
  • Dann wird in Schritt S12 die Beschichtungsbehandlung durchgeführt, welche ein Nassfilmbildungsverfahren ist. Insbesondere wird in Schritt S25 zuerst eine außenstromlose Ni-Beschichtung gebildet. Wenn eine Aluminiumlegierung mit einem darauf gebildeten Zinkfilm in eine außenstromlose Ni-Beschichtungslösung getaucht wird, ist das Standardredoxpotenzial von Zink zunächst basischer als das von Aluminium; daher wird Nickel auf der oberen Oberfläche der Aluminiumlegierung abgeschieden.
  • Danach, wenn die obere Oberfläche der Aluminiumlegierung mit Nickel bedeckt ist, wird Nickel durch die Wirkung des Reduktionsmittels, welches in der außenstromlosen Ni-Beschichtungslösung enthalten ist, autokatalytisch abgeschieden. Bei dieser autokatalytischen Abscheidung wird jedoch die Komponente des Reduktionsmittels in den außenstromlosen Ni-Beschichtungsfilm eingebaut, sodass der außenstromlose Ni-Beschichtungsfilm eine Legierung wird. Zudem wird, wenn die Konzentration des Reduktionsmittels hoch ist, der zu bildende außenstromlose Ni-Beschichtungsfilm amorph. Ferner wird im Allgemeinen Hypophosphit als Reduktionsmittel verwendet, sodass Phosphor (P) in der außenstromlosen Ni-Beschichtung enthalten ist.
  • Bei solchen Bedingungen wird ein außenstromloser Ni-Beschichtungsfilm mit einer Dicke von 5 µm auf der oberen Oberfläche der Sourceelektrode 10 gebildet.
  • Als Nächstes wird in Schritt S26 eine außenstromlose Au-Beschichtung gebildet. Der Substitutionstyp außenstromloser Au-Beschichtung ist ein Beschichtungstyp, bei welchem eine außenstromlose Au-Beschichtung auf der oberen Oberfläche der außenstromlosen Ni-Beschichtung gebildet wird, und es wird die Wirkung verwendet, bei welcher Nickel Au durch die Wirkung eines in der Beschichtungslösung enthaltenen Komplexierungsmittels ersetzt.
  • Die außenstromlose Au-Beschichtung ist ein Substitutionstyp; die Reaktion wird daher angehalten, wenn die Oberfläche von Nickel mit Au bedeckt ist. Daher ist das Bilden einer dicken außenstromlosen Au-Beschichtung eine schwierige Aufgabe. Die Dicke der außenstromlosen Au-Beschichtung beträgt im besten Fall 0,1 µm und beträgt üblicherweise etwa 0,05 µm in vielen Fällen. Bei Verwendung zum Löten ist die Dicke der Au-Beschichtung mit dem oben genannten Dickenwert jedoch nicht zu dünn. Der Film, welcher auf diese Weise aus der außenstromlosen Ni-Beschichtung und der außenstromlosen Au-Beschichtung gebildet wird, ist die Sourceelektrode 20.
  • Als Nächstes wird ein Halbleitermodul beschrieben, welches den SiC-MOSFET 103 umfasst. 28 ist eine Querschnittsansicht, welche einen Herstellungsprozess eines Halbleitermoduls zeigt. Wie in 28 gezeigt ist, sind die obere Oberfläche und die untere Oberfläche des SiC-MOSFETs 103 mit Leitungsrahmen 27 unter Verwendung eines Lötmittels 26 jeweils verbunden. Wie in 29 gezeigt ist, werden der SiC-MOSFET 103 und ein Teil der Leitungsrahmen 27 dann mit dem Gießharz 22 so versiegelt, dass die Spitzen der Leitungsrahmen 27 freiliegend sind, und das Halbleitermodul ist fertig.
  • <C-3. Abwandlung>
  • 30 ist eine Querschnittsansicht, welche die Zellenstruktur eines Hauptteils des SiC-MOSFETs 103A zeigt, welcher ein Leistungshalbleitergerät einer ersten Abwandlung der dritten Ausführungsform mit der Graben-Gate-Struktur ist. Obwohl 30 fünf Zellstrukturen zeigt, ist die Anzahl von Zellen in dem SiC-MOSFET 103A darauf nicht begrenzt. In der Praxis sind die in 30 gezeigten Zellstrukturen in beliebiger Anzahl in der Horizontalrichtung der Zeichnung fortgesetzt.
  • In dem SiC-MOSFET 103 ist der Zwischenschicht-Isolierfilm 9 auf allen Gateelektronen 7 über den Oxidfilm 8 gebildet, im Gegensatz dazu ist in dem SiC-MOSFET 103A der Zwischenschicht-Isolierfilm 9 an einigen der Gateelektroden 7 nicht gebildet.
  • Der SiC-MOSFET 103A wird wie folgt gebildet. Nach dem Bilden der Gateelektrode 7 wird der Zwischenschicht-Isolierfilm 9 auf dem Basisbereich 3, dem Sourcebereich 4 und dem Oxidfilm 8 gebildet. Wie in 30 gezeigt ist, verbleibt dann, wenn der Zwischenschicht-Isolierfilm 9 durch einen fotomechanischen Prozess und einen Ätzprozess strukturiert wird, der Zwischenschicht-Isolierfilm 9 nur auf einem Teil der Gateelektrode 7 und auf dem Sourcebereich 4 neben dem Teil der Gateelektrode 7. Bei dem SiC-MOSFET 103A wird nur die Gateelektrode 7, auf welcher der Zwischenschicht-Isolierfilm 9 gebildet ist, zum Schalten verwendet. Das Strukturieren des Zwischenschicht-Isolierfilms 9 stellt daher die Steuerung der Energieversorgungsleistungsfähigkeit des SiC-MOSFETs 103A sicher.
  • 31 ist eine Querschnittsansicht, welche die Zellstruktur eines Hauptteils des SiC-MOSFETs 103B zeigt, welcher ein Leistungshalbleitergerät einer zweiten Abwandlung der dritten Ausführungsform mit der Graben-Gate-Struktur ist. Obwohl 31 fünf Zellstrukturen zeigt, ist die Anzahl von Zellen in dem SiC-MOSFET 103B darauf nicht begrenzt. In der Praxis sind die in 31 gezeigten Zellstrukturen in beliebiger Anzahl in der Horizontalrichtung der Zeichnung fortgesetzt.
  • Bei dem SiC-MOSFET 103B ist auf die Drainelektrode 11 des SiC-MOSFETs 103A eine Drainelektrode 21 hinzugefügt, welche ein Beschichtungsfilm ist. Um die Beiden zu unterscheiden, wird die Drainelektrode 11 auch als eine erste Drainelektrode bezeichnet und die Drainelektrode 21 wird auch als eine zweite Drainelektrode bezeichnet. Die Drainelektrode 21 kann gleichzeitig wie die Sourceelektrode 20 in dem Herstellungsprozess des SiC-MOSFETs 103, beschrieben in <C-2.>, gebildet werden.
  • Die Sourceelektrode 20 ist dicker als die Drainelektrode 21. Die Dicke der Sourceelektrode 20 ist bevorzugt mindestens das 1,05-Fache der Dicke der Drainelektrode 21. Wenn die Temperatur des SiC-MOSFETs 103 aufgrund zeitweiser Versorgung mit Energie, wie beispielsweise einer Schaltoperation, fluktuiert, erzeugen eine Ausdehnung und Kontraktion des Lötmittels und der Leitungen zum Verbinden des SiC-MOSFETs 103 oder der Sourceelektroden 10 und 20, die in dem SiC-MOSFET 103 bereitgestellt sind, eine Kraft in der Druck- und Zugrichtung (nachfolgend als „Ausdehnungs-/Kontraktionsbelastung“ bezeichnet) zwischen dem SiC-Substrat 1 und der aus SiC bestehenden Driftschicht 2 und der aus Polysilizium bestehenden Gateelektrode 7. Durch Erhöhen der Filmdicke der Sourceelektrode 20 wie oben beschrieben, wird jedoch die Ausdehnungs-/Kontraktionsbelastung, die auf die Seite der vorderen Oberfläche wirkt, größer als die auf der Seite der hinteren Oberfläche des SiC-MOSFETs 103. Hierdurch kann die Ausdehnungs-/Kontraktionsbelastung nicht an dem Boden der Gateelektrode 7, sondern an dem oberen Teil der Gegenelektrode 7 und dem Graben 19 aufgenommen werden, wo die Verbindungstärke signifikant verbessert ist.
  • <D. Vierte Ausführungsform>
  • In der vierten Ausführungsform wird das Leistungshalbleitergerät der ersten bis dritten Ausführungsform auf ein Leistungswandlergerät angewendet. Obwohl die Anwendung des Leistungshalbleitergeräts der ersten bis dritten Ausführungsform nicht auf ein bestimmtes Leistungswandlergerät begrenzt ist, wird nachfolgend als die vierte Ausführungsform ein Fall beschrieben, in welchem das Leistungshalbleitergerät der ersten bis dritten Ausführungsform auf einen dreiphasigen Inverter angewendet ist.
  • 32 ist ein Blockdiagramm, welches eine Konfiguration eines Leistungswandlersystems zeigt, bei welchem ein Leistungswandlergerät gemäß der vierten Ausführungsform angewendet wird.
  • Das in 33 gezeigte Leistungswandlersystem umfasst eine Energieversorgung 100, ein Leistungswandlergerät 200 und eine Last 300. Die Energieversorgung 100 ist eine DC-Energieversorgung und versorgt das Leistungswandlergerät 200 mit DC-Energie. Die Energieversorgung 100 kann mit diversen Komponenten konfiguriert sein, beispielsweise kann ihre Konfiguration ein DC-System, eine Solarzelle und eine Speicherbatterie umfassen oder kann eine mit einem AC-System verbundene Gleichrichterschaltung oder einen AC/DC-Wandler umfassen. Ferner kann die Energieversorgung 100 durch einen DC/DC-Wandler konfiguriert sein, welcher die von dem DC-System ausgegebene DC-Energie in eine vorbestimmte Energie wandelt.
  • Das Leistungswandlergerät 200 ist ein dreiphasiger Inverter, welcher zwischen der Energieversorgung 100 und der Last 300 verbunden ist. Das Leistungswandlergerät 200 wandelt die DC-Energie, welche von der Energieversorgung 100 zugeführt wird, in AC-Energie und führt die gewandelte AC-Energie der Last 300 zu. Wie in 32 gezeigt ist, umfasst das Leistungswandlergerät 200 eine Hauptwandlerschaltung 201 und eine Steuerschaltung 203. Die Hauptwandlerschaltung 201 wandelt die eingegebene DC-Energie in AC-Energie und gibt die AC-Energie aus. Die Steuerschaltung 203 gibt ein Steuersignal zum Steuern der Hauptwandlerschaltung 201 an die Hauptwandlerschaltung 201 aus.
  • Die Last 300 ist ein dreiphasiger Elektromotor, welcher durch AC-Energie angetrieben wird, welche von dem Leistungswandlergerät 200 zugeführt wird. Die Last 300 ist nicht auf eine bestimmte Anwendung begrenzt und ist ein Elektromotor, welcher an diversen elektrischen Geräten montiert wird. Beispielsweise wird die Last 300 als ein Elektromotor für ein Hybridfahrzeug, ein Elektrofahrzeug, ein Eisenbahnfahrzeug, einen Aufzug oder eine Klimaanlage verwendet.
  • Nachfolgend wird die detaillierte Beschreibung des Leistungswandlergerätes 200 gegeben. Die Hauptwandlerschaltung 201 umfasst ein Siliziumcarbidhalbleitergerät 202. Das Siliziumcarbidhalbleitergerät 202 umfasst ein Schaltelement und eine Freilaufdiode. Durch das Schalten des Schaltelements wandelt die Hauptwandlerschaltung 201 die DC-Energie, welche von der Energieversorgung 100 zugeführt wird, in AC-Energie und führt die gewandelte AC-Energie der Last 300 zu. Es gibt diverse spezifische Schaltungskonfigurationen der Hauptwandlerschaltung 201, und die Hauptwandlerschaltung 201 der vierten Ausführungsform ist eine dreiphasige Vollbrückenschaltung mit zwei Niveaus und hat sechs Schaltelemente und sechs Freilaufdioden, welche jeweils zu den entsprechenden Schaltelementen antiparallel sind. Das Leistungswandlergerät gemäß jeder beliebigen der obigen Ausführungsformen 1 bis 3 wird auf das Schaltelement angewendet, welches das Siliziumcarbidhalbleitergerät 202 der Hauptwandlerschaltung 201 bildet. Jeweils zwei in Reihe verbundene Schaltelemente der sechs Schaltelemente bilden einen oberen und unteren Arm, und der obere und untere Arm bilden jeweils eine Phase (U-Phase, V-Phase, W-Phase) der Vollbrückenschaltung. Dann wird der Ausgabeanschluss des jeweiligen oberen und unteren Arms, d. h. die drei Ausgabeanschlüsse der Hauptwandlerschaltung 201, mit der Last 300 verbunden.
  • Ferner umfasst die Hauptwandlerschaltung 201 eine Antriebsschaltung (nicht gezeigt) zum Antreiben des jeweiligen Schaltelements. Die Antriebsschaltung erzeugt ein Antriebssignal zum Antreiben des Schaltelements der Hauptwandlerschaltung 201 und führt das Antriebssignal der Steuerelektrode des Schaltelements der Hauptwandlerschaltung 201 zu. In Reaktion auf das Steuersignal von der später beschriebenen Steuerschaltung 203 werden insbesondere ein Antriebssignal zum Anschalten des Schaltelements und ein Antriebssignal zum Ausschalten des Schaltelements an die Steuerelektrode des jeweiligen Schaltelements ausgegeben. Wenn das Schaltelement in dem An-Zustand gehalten wird, ist das Antriebssignal ein Spannungssignal (An-Signal), welches gleich oder größer als eine Schwellenspannung des Schaltelements ist, und, wenn das Schaltelement in dem Aus-Zustand gehalten wird, ist das Antriebssignal ein Spannungssignal (Aus-Signal), welches gleich oder kleiner als die Schwellenspannung des Schaltelements ist.
  • Die Steuerschaltung 203 steuert die Schaltelemente der Hauptwandlerschaltung 201 so, dass der Last 300 die gewünschte Energie zugeführt wird. Insbesondere berechnet die Steuerschaltung 203 die Zeit (An-Zeit), für welche das jeweilige Schaltelement der Hauptwandlerschaltung 201 in dem An-Zustand sein soll, basierend auf der der Last 300 zuzuführenden Energie. Beispielsweise wird die Hauptwandlerschaltung 201 durch Pulsweitenmodulation (PWM)-Steuerung gesteuert, welche die An-Zeit des Schaltelements gemäß der auszugebenden Spannung moduliert. Dann gibt die Steuerschaltung 203 einen Steuerbefehl (Steuersignal) an die Antriebsschaltung der Hauptwandlerschaltung 201 so aus, dass ein An-Signal an das Schaltelement ausgegeben wird, welches an diesem Zeitpunkt einzuschalten ist, und ein Aus-Signal wird an das Schaltelement ausgegeben, welches auszuschalten ist. Die Antriebsschaltung gibt ein An-Signal oder ein Aus-Signal als ein Antriebssignal an die Steuerelektrode des jeweiligen Schaltelements gemäß dem Steuersignal aus.
  • Gemäß der vorliegenden Ausführungsform wird das Siliziumcarbidhalbleitergerät 202, welches oben beschrieben ist, als mindestens eines der Halbleitergeräte verwendet, welche die Hauptwandlerschaltung 201 bilden. Selbst bei Ausübung einer Belastung wird daher das Auftreten eines dielektrischen Durchschlags aufgrund der Verschiebung der Gateelektrode 7 unterbunden. Dies verbessert nicht nur die Zuverlässigkeit der Hauptwandlerschaltung 201, sondern auch die Zuverlässigkeit des Leistungswandlergerätes 200.
  • Obwohl in der vorliegenden Ausführungsform beschrieben wurde, dass die vorliegende Offenbarung auf den dreiphasigen Inverter mit zwei Niveaus angewendet wurde, ist die vorliegende Offenbarung darauf nicht begrenzt und kann auf diverse Leistungswandlervorrichtungen angewendet werden. Obwohl das Leistungswandlergerät in der vorliegenden Ausführungsform ein Leistungswandlergerät mit zwei Niveaus ist, kann ein Leistungswandlergerät mit mehreren Niveaus, wie beispielsweise ein Leistungswandlergerät mit drei Niveaus, verwendet werden. Beim Zuführen von Energie zu einer einphasigen Last kann die vorliegende Offenbarung zudem auf einen einphasigen Inverter angewendet werden. Beim Zuführen von Energie zu einer DC-Last oder dergleichen kann die vorliegende Offenbarung zudem auf den DC/DC-Wandler oder den AC/DC-Wandler angewendet werden.
  • Zudem ist das Leistungswandlergerät, auf welches die vorliegende Offenbarung angewendet ist, nicht auf den Fall begrenzt, in welchem die oben genannte Last ein Elektromotor ist, beispielsweise kann die Leistungswandlervorrichtung auf den Fall angewendet werden, in welchem eine Last ein Energieversorgungsgerät für eine Funkenerosionsmaschine, eine Lasermaschine, ein Induktionskochfeld oder ein kontaktloses Energieversorgungssystem ist, und kann ferner in dem Fall angewendet werden, in welchem eine Last ein Energieanpasser für ein Solarenergieerzeugungssystem und ein Energiespeichersystem ist.
  • In der vorliegenden Offenbarung kann jede Ausführungsform beliebig kombiniert werden, geeignet modifiziert oder weggelassen werden, ohne den Umfang der Erfindung zu verlassen. Die vorangegangene Beschreibung ist in allen Aspekten beispielhaft und nicht begrenzend. Es ist zu verstehen, dass zahlreiche andere Abwandlungen, die nicht beschrieben wurden, denkbar sind, die den Umfang der Erfindung nicht verlassen.
  • Bezugszeichenliste
    • 1
    SiC-Substrat;
    2
    Driftschicht;
    3
    Basisbereich;
    4
    Sourcebereich;
    5
    Basisbodenbereich;
    6
    Gate-Isolierfilm;
    7
    Gateelektrode;
    7a
    Rille;
    8
    Oxidfilm;
    9
    Zwischenschicht-Isolierfilm;
    10
    Sourceelektrode;
    11
    Drainelektrode;
    12
    Anschlussbereich;
    13
    Anschlussschutzfilm;
    14
    Gateverbindungsteil;
    15, 17
    Leitungsrahmen;
    16
    Lötmittel;
    18
    Leitung;
    19
    Graben;
    100
    Energieversorgung;
    110
    Halbleitermodul;
    200
    Energiewandlervorrichtung;
    201
    Hauptwandlerschaltung;
    202
    Siliziumcarbidhalbleitergerät;
    203
    Steuerschaltung;
    300
    Last.

Claims (10)

  1. Leistungshalbleitergerät, umfassend: ein SiC-Substrat; eine Driftschicht eines ersten Leitfähigkeitstyps, welche auf dem SiC-Substrat gebildet ist; einen ersten Fremdmaterialbereich eines von dem ersten Leitfähigkeitstyp verschiedenen, zweiten Leitfähigkeitstyps, welcher in einer Oberflächenschicht der Driftschicht gebildet ist; einen zweiten Fremdmaterialbereich des ersten Leitfähigkeitstyps, welcher in einer Oberflächenschicht des ersten Fremdmaterialbereichs punktuell gebildet ist; einen Graben, welcher sich durch den ersten Fremdmaterialbereich und den zweiten Fremdmaterialbereich erstreckt und die Driftschicht erreicht; eine Gateelektrode, welche in dem Graben liegt und eine V-förmige Rille auf ihrer oberen Oberfläche hat; und einen Oxidfilm, welcher auf einer die Rille enthaltenden oberen Oberfläche der Gateelektrode gebildet ist, wobei ein Boden der V-förmigen Rille tiefer als der erste Fremdmaterialbereich ist.
  2. Leistungshalbleitergerät gemäß Anspruch 1, wobei die Gateelektrode aus Polysilizium gebildet ist, und der Oxidfilm ein Siliziumoxidfilm ist.
  3. Leistungshalbleitergerät gemäß Anspruch 1 oder 2, wobei unter der Annahme, dass ein Abstand zwischen einem Mittelpunkt, welcher zwischen zwei an beiden Enden der Rille benachbarten Punkten an der oberen Oberfläche der Gateelektrode liegt, und einem Boden der Gateelektrode eine Höhe der Gateelektrode ist, eine Tiefe der Rille mindestens 10% und höchstens 70% der Höhe der Gateelektrode beträgt.
  4. Leistungshalbleitergerät gemäß einem der Ansprüche 1 bis 3, wobei ein Winkel einer seitlichen Oberfläche der Rille der Gateelektrode in Bezug auf eine Dickenrichtung des Leistungshalbleitergeräts mindestens 1° und höchstens 20° beträgt.
  5. Leistungshalbleitergerät gemäß einem der Ansprüche 1 bis 4, wobei die seitliche Oberfläche der Gateelektrode in einem Abschnitt, der dem zweiten Fremdmaterialbereich zugewandt ist, einen konvexen Abschnitt hat.
  6. Leistungshalbleitergerät gemäß einem der Ansprüche 1 bis 5, wobei der erste Fremdmaterialbereich einen ersten Bereich und einen zweiten Bereich, der tiefer als der erste Bereich ist, hat, und der zweite Fremdmaterialbereich in Draufsicht den gesamten ersten Bereich und einen Teil des zweiten Bereichs überlappt.
  7. Leistungshalbleitergerät gemäß Anspruch 6, ferner umfassend: einen dritten Fremdmaterialbereich des zweiten Leitfähigkeitstyps, welcher unter dem Graben bereitgestellt ist, wobei der zweite Bereich des ersten Fremdmaterialbereichs mit dem dritten Fremdmaterialbereich in Kontakt ist.
  8. Verfahren des Herstellens eines Leistungshalbleitergeräts, welches die folgenden Schritte umfasst: Bilden einer Driftschicht eines ersten Leitfähigkeitstyps auf einem SiC-Substrat; Bilden eines ersten Fremdmaterialbereichs eines von dem ersten Leitfähigkeitstyp verschiedenen, zweiten Leitfähigkeitstyps in einer Oberflächenschicht der Driftschicht; punktuelles Bilden eines zweiten Fremdmaterialbereichs des ersten Leitfähigkeitstyps in einer Oberflächenschicht des ersten Fremdmaterialbereichs; Bilden eines Grabens, welcher sich durch den ersten Fremdmaterialbereich und den zweiten Fremdmaterialbereich erstreckt und die Driftschicht erreicht; Bilden einer Gateelektrode in dem Graben, welche eine V-förmige Rille auf ihrer oberen Oberfläche hat; und Bilden eines Oxidfilms auf einer die Rille enthaltenden oberen Oberfläche der Gateelektrode.
  9. Leistungswandlergerät, umfassend: eine Wandlerschaltung, welche ein Leistungshalbleitergerät gemäß einem der Ansprüche 1 bis 7 umfasst und konfiguriert ist, Eingangsleistung zu wandeln und auszugeben; eine Treiberschaltung, welche konfiguriert ist, ein Treibersignal zum Betreiben des Leistungshalbleitergeräts an das Leistungshalbleitergerät auszugeben; und eine Steuerschaltung, welche konfiguriert ist, ein Steuersignal zum Steuern der Treiberschaltung an die Treiberschaltung auszugeben.
  10. Leistungshalbleitergerät gemäß einem der Ansprüche 1 bis 7 , ferner umfassend: eine obere Oberflächenelektrode, welche den ersten Fremdmaterialbereich und den zweiten Fremdmaterialbereich bedeckt, wobei die obere Oberflächenelektrode umfasst: eine erste obere Oberflächenelektrode, welche auf oberen Oberflächen des ersten Fremdmaterialbereichs und des zweiten Fremdmaterialbereichs gebildet ist, und eine zweite Oberflächenelektrode, welche auf der ersten oberen Oberflächenelektrode gebildet ist.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7249269B2 (ja) * 2019-12-27 2023-03-30 株式会社東芝 半導体装置およびその製造方法
US11227926B2 (en) * 2020-06-01 2022-01-18 Nanya Technology Corporation Semiconductor device and method for fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04290271A (ja) * 1991-03-19 1992-10-14 Nec Corp 半導体装置
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
JP4290271B2 (ja) 1998-04-14 2009-07-01 久光製薬株式会社 経皮透過方法
JP6658257B2 (ja) * 2016-04-22 2020-03-04 住友電気工業株式会社 炭化珪素半導体装置
CN105957892B (zh) 2016-04-29 2019-04-23 深圳尚阳通科技有限公司 屏蔽栅功率器件及其制造方法
JP6605393B2 (ja) * 2016-05-12 2019-11-13 株式会社日立製作所 パワーモジュール、電力変換装置、及びパワーモジュールの製造方法
DE102018103550B4 (de) * 2018-02-16 2021-08-12 Infineon Technologies Ag Halbleitervorrichtung mit einem halbleiterkörper aus siliziumcarbid

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