DE112012003966T5

DE112012003966T5 - Hochleistungsteiler mit Vorsteuerung, Taktverstärker und Reihen-Entzerrspulen

Info

Publication number: DE112012003966T5
Application number: DE112012003966.1T
Authority: DE
Inventors: Zaw Soe
Original assignee: Tensorcom Inc
Current assignee: Tensorcom Inc
Priority date: 2011-09-23
Filing date: 2012-09-21
Publication date: 2014-09-18
Anticipated expiration: 2032-09-22
Also published as: WO2013043954A2; WO2013043950A1; CN104054267A; WO2013043954A4; DE112012003966B4; WO2013043957A3; WO2013043957A2; WO2013043954A3

Abstract

Ein Phasenregelkreis (PLL) ist eine wichtige Komponente in drahtlosen Systemen. Die CMOS-Technologie bietet spannungsgesteuerte Oszillatordesigns, die bei 60 GHz arbeiten. Eine der Schwierigkeiten ist die Teilung des Hochfrequenztakts auf eine handhabbare Taktfrequenz unter Verwendung eines herkömmlichen CMOS. Obwohl Injection-Locked-Teiler diese Taktfrequenz teilen können, haben diese Teiler Einschränkungen. Es wird ein Zweiteiler präsentiert, der zur Überwindung dieser Einschränkungen mehrere Techniken verwendet; Vorsteuerung, Taktverstärkung und Reihen-Entzerrspulen.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Die vorliegende Anmeldung betrifft die gleichzeitig eingereichte US Anmeldung Seriennr. 13/243,880, die am selben Tag hiermit eingereicht wurde, mit dem Titel ”A Differential Source Follower having 6 dB Gain with Applications to WiGig Baseband Filters”, und die gleichzeitig eingereichte US Anmeldung Seriennr. 13/243,986, die am selben Tag hiermit eingereicht wurde, mit dem Titel ”Method and Apparatus of Minimizing Extrinsic Parasitic Resistance in 60 GHz Power Amplifier Circuits”, die beide am 23. September 2011 eingereicht wurden, die vom selben Erfinder wie die vorliegende Anmeldung erfunden wurden und hierin in ihrer Gesamtheit zum Zwecke der Bezugnahme zitiert werden.
HINTERGRUND DER ERFINDUNG
Die Federal Communications Commission (FCC) hat ein Spektrum einer Bandbreite im 60 GHz Frequenzbereich (57 bis 64 GHz) bewilligt. Die Wireless Gigabit Alliance (WiGig) hat die Standardisierung dieses Frequenzbandes zum Ziel, das Datenübertragungsraten bis zu 7 Gbps unterstützen wird. Integrierte Schaltungen, die in einem Halbleiterchip gebildet sind, bieten einen Hochfrequenzbetrieb in diesem Millimeter-Wellenlängenbereich von Frequenzen. Einige dieser integrierten Schaltungen verwenden komplementäre Metalloxid-Halbleiter (Complementary Metal Oxide Semiconductor – CMOS), während andere entweder die Silizium-Germanium-(SiGe) oder Gallium-Arsenid-(GaAs)Technologie zur Bildung der Chips in diesen Konstruktionen verwenden können. Bei 60 GHz stellt das Erreichen der gewünschten Parameter der Frequenzsynthese unter Verwendung von VCOs und Hochleistungsteilern schwierige Herausforderungen dar.
Oszillator- und Frequenzsynthesizer sind Elemente in Kommunikationssystemen. Die Höchstleistungsschaltungen in einer bestimmten Technologie werden üblicherweise in einer gewissen Form eines On-Chip-Oszillators, wie eines Ringoszillators, unter Verwendung von Transistoren oder eines resonierenden Oszillators gemessen, der Transistoren und reaktive Komponenten in einer regenerativen Verbindung verwendet.
Die Frequenzsynthesizer sind für gewöhnlich Phasenregelkreise (Phase Locked Loops, PLL). Ein PLL erzeugt ein Hochfrequenztaktsignal unter Verwendung eines spannungsgesteuerten Oszillators (Voltage Controlled Oscillator – VCO) und vergleicht dieses Signal mit einer Referenzfrequenz. Ein stabiles Niederfrequenzsignal, das zum Beispiel auf einem Kristall beruht, wird als eine der Referenzfrequenzen innerhalb des Phasenregelkreises verwendet. Die negative Rückkopplung innerhalb des Phasenregelkreises unterdrückt jedes Phasenrauschen aufgrund des Oszillators, der das Hochfrequenztaktsignal erzeugt, und erlaubt die Erzeugung stabiler Hochfrequenztaktsignale. Ein VCO ist in einer bestimmten Technologie zum Erreichen der höchstmöglichen Leistung und zum Ausweiten technologischer Grenzen gestaltet, um ein Hochfrequenztaktsignal zu erzeugen. Dieses Taktsignal hat eine derart kurze Dauer (16 ps) bei 60 GHz, dass jedes herkömmliche rechnerische CMOS-Gate, das durch dieses Signal getaktet wird, aufgrund der kurzen Dauer versagen würde. Ein Vorteiler ist eine Schaltung, die das Hochfrequenztaktsignal teilt, um mehr Zeit zur Berechnung einer Rechnung zu haben. Das Problem ist, dass der Vorteiler selbst eine Rechnereinheit ist.
Der Vorteiler erzeugt ein Taktsignal niedrigerer Frequenz, das mehr Zeit für anfordernde Schaltungen bereitstellt, so dass sie ihre erforderlichen Funktionen ausführen können. Ein herkömmlicher Zweiteilungs-CMOS ist jedoch nicht imstande, bei einer Taktrate von 60 GHz zu arbeiten.
Üblicherweise wird ein Injection-Locked-Teiler zur Bildung eines Hochfrequenzteilers verwendet. Aber der Injection-Locked-Teiler hat Einschränkungen: 1) Injection-Locked-Teiler haben einen sehr schmalen Fangbereich; und 2) eine kommerzielle Produktion von Injection-Locked-Teilern hat sich nicht ausreichend bewährt. Es werden Vorrichtungen und Verfahren zur Überwindung dieser Einschränkungen präsentiert. Es wird ein Zweiteiler präsentiert, der diese Fortschritte enthält, wodurch die Notwendigkeit für den Injection-Locked-Teiler entfällt.
KURZDARSTELLUNG DER ERFINDUNG
Es werden verschiedene Ausführungsformen und Aspekte der Erfindungen unter Bezugnahme auf die unten besprochenen Einzelheiten beschrieben, und die beiliegenden Zeichnungen illustrieren die verschiedenen Ausführungsformen. Die folgende Beschreibung und die Zeichnungen sind für die Erfindung veranschaulichend und sind nicht als Einschränkung der Erfindung zu verstehen. Zahlreiche spezifische Einzelheiten sind für ein gründliches Verständnis verschiedener Ausführungsformen der vorliegenden Erfindung beschrieben. In gewissen Fällen jedoch sind allgemein bekannte oder herkömmliche Einzelheiten nicht beschrieben, um eine prägnante Besprechung von Ausführungsformen der vorliegenden Erfindungen zu bieten.
Wie die Versorgungsspannung bei der Skalierung integrierter Schaltungen abnimmt, so nimmt die Spannungsreserve für analoge integrierte Schaltungen entsprechend ab. Dies macht die Konstruktion von Hochleistungssystemen in einer integrierten Niederleistungs-Versorgungsschaltung viel schwieriger und anspruchsvoller. Der CMOS VCO (Voltage Controlled Oscillator) im PLL kann ein Taktsignal erzeugen, das im 60 GHz Frequenzbereich bei verringerten Versorgungsspannungen arbeitet. Dieses Taktsignal muss in eine besser handhabbare Frequenz heruntergeteilt werden, bevor der Rest der Schaltungen auf dem Chip dieses heruntergeteilte Taktsignal verwenden kann. Ein Zweiteiler ist eine der ersten Schaltungen zur Verringerung der Frequenz des Taktsignals zu einer besser handhabbaren Frequenz. Der Zweiteiler teilt das Hochfrequenztaktsignal (f) in die Hälfte, um ein Taktsignal zu erzeugen, das bei der Hälfte des hohen Frequenzsignals (f/2) arbeitet. Es ist zu beachten, dass der Zweiteiler mit der hohen Frequenzrate (f) getaktet sein muss. Die Periode eines 60 GHz Takts beträgt etwa 16,6 ps, während die Verzögerung durch eine Vorrichtung oder einen Transistor etwas mehr als das ist. Wenn daher herkömmliche CMOS Schaltungstechniken bei dem Zweiteiler angewendet werden, der bei 60 GHz getaktet ist, würden herkömmliche CMOS-Schaltungstechniken den Betrieb des Zweiteilers verhindern, da die Verzögerung durch eine CMOS-Vorrichtung größer ist als die Taktperiode. Dies erklärt, warum sich Konstrukteure auf die Injection-Locked-Teiler-Technik konzentrieren. Unsere Technolgie stellt einen robusten Zweiteiler zur Verfügung ohne auf die Injection-Locked-Teilertechnik zurückzugreifen.
Eine der Ausführungsformen der Offenbarung entfernt den Reihen-Vorspanntransistor, wodurch der Spielraum eines Differentialverstärkers erhöht wird. Der erhöhte Spielraum erhöht den dynamischen Bereich angelegter Signale. Dieses Merkmal ermöglicht rascher arbeitende Schaltungen.
Der herkömmliche CMOS-Zweiteiler leidet an einer RC Verzögerung, die durch die kapazitive Last über der Widerstandslast erzeugt wird. Eine Reihen-Entzerrspule wird in jeden Schenkel des Verstärkers integriert, um die Ausgangskapazitätslast, die an den Ausgang des Differentialverstärkers gekoppelt ist, abzustimmen. Dies eliminiert die RC-Verzögerung wirksam, wodurch die Leistung der Schaltung verbessert wird.
Eine andere Ausführungsform verwendet eine Vektorsummierung von zwei orthogonalen Takten zur Erzeugung eines zusammengesetzten Taktsignals, das eine Amplitude aufweist, die 41% größer ist. Dieses Taktsignal wird dazu verwendet, den Differentialverstärker und Differentialspeicher eines Flip-Flops freizugeben/zu sperren (zu schalten). Die erhöhte Amplitude des zusammengesetzten Taktsignals erhöht die Gate-zu-Source-Spannung, die an den geschalteten Transistor angelegt wird, wodurch das zusammengesetzte Taktsignal die Leistung der Schaltung verbessert.
Eine Ausführungsform verwendet eine Vorsteuerung zu einem getakteten Differentialverstärker. Der Vorsteuerungspfad ist jedoch nicht getaktet. Stattdessen reguliert eine Stromquelle den Stromfluss durch die Vorsteuerungsschaltung. Ein Stromspiegel kann den Strom durch die Vorsteuerungsschaltung variieren. Dieser Strom kann auf 0 verringert oder variiert werden, um das Resonanzverhalten der RLC-Last zu verschieben. Im ersten Fall wird das Verhalten der Vorsteuerungsschaltung durch Tri-Stating (drei Zustände) der Vorsteuerungsschaltung entfernt, während der zweite Fall zur Verbesserung der Leistung des Zweiteilers oder zur Einstellung der Schaltungsresonanzeigenschaften der RLC-Schaltung verwendet werden kann.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Es ist zu beachten, dass die in dieser Beschreibung dargestellten Zeichnungen nicht unbedingt maßstabgetreu sind und die relativen Abmessungen verschiedener Elemente in den Darstellungen schematisch abgebildet sind. Die hier präsentierten Erfindungen können in vielen verschiedenen Formen ausgeführt werden und sollten nicht als auf die hier dargelegten Ausführungsformen beschränkt angesehen werden. Vielmehr sind diese Ausführungsformen so bereitgestellt, dass diese Offenbarung gründlich und vollständig ist und den Fachleuten den Umfang der Erfindung vermittelt.
In anderen Fällen sind allgemein bekannte Strukturen und Funktionen nicht ausführlich dargestellt oder beschrieben, um eine unnötige Verschleierung der Beschreibung der Ausführungsform der Erfindung zu vermeiden. In den schematischen Darstellungen beziehen sich gleiche Bezugszeichen auf gleiche Elemente.
1a zeigt einen Phasenregelkreis (PLL).
1b zeigt einen Dual-Modulus-PLL mit zwei Zählern.
2a zeigt den in 1a dargestellten PLL mit einem Zweiteiler im Vorteilerpfad gemäß der vorliegenden Erfindung.
2b zeigt den in 1b dargestellten Dual-Modulus-PLL mit einem Zweiteiler im Vorteilerpfad gemäß der vorliegenden Erfindung.
3a zeigt einen anderen Dual-Modulus-PLL gemäß der vorliegenden Erfindung.
3b zeigt eine Blockdarstellung eines Zweiteilers gemäß der vorliegenden Erfindung.
3c zeigt eine CMOS-Schaltungsausführung eines Zweiteilers, die des Weiteren die Signalspeicher gemäß der vorliegenden Erfindung angibt.
4a zeigt die CMOS-Schaltungsausführung eines Zweiteilers, die des Weiteren die Komponenten der Signalspeicher gemäß der vorliegenden Erfindung angibt.
4b zeigt das Zeitablaufdiagramm von 4a gemäß der vorliegenden Erfindung.
4c zeigt die Master-Differentialverstärkerkomponente des Zweiteilers gemäß der vorliegenden Erfindung.
5a zeigt die Master-Differentialverstärkerkomponente, die ferner in drei Regionen gemäß der vorliegenden Erfindung unterteilt ist.
5b zeigt eine Entfernung einer der Regionen gemäß der vorliegenden Erfindung.
5c präsentiert eine Reihen-Entzerrspule zur Kompensation einer der übrigen Regionen gemäß der vorliegenden Erfindung.
5d zeigt einen Taktverstärkeraustausch in der letzten Region gemäß der vorliegenden Erfindung.
5e zeigt die Vektoraddition, die für die Taktverstärkung gemäß der vorliegenden Erfindung sorgt.
6a zeigt ein Zeitablaufdiagramm für die Taktverstärker-Ausführungsform gemäß der vorliegenden Erfindung.
6b zeigt ein vereinfachtes Modell des Differentialverstärkers mit den Taktverstärkungsvorrichtungen gemäß der vorliegenden Erfindung.
6c zeigt den Austausch einer einzelnen Vorrichtung und eines einzelnen Takts für den Taktverstärker der Schaltung in 6b gemäß der vorliegenden Erfindung.
6d zeigt das Fenster, in dem das Eingangssignal D gültig ist, bevor und nachdem das Signal X den Zustand gemäß der vorliegenden Erfindung ändert.
7a zeigt den Zweiteiler unter gleichzeitiger Verwendung mehrerer Ausführungsformen gemäß der vorliegenden Erfindung.
7b zeigt ein Zeitablaufdiagramm für den Zweiteiler in 7a gemäß der vorliegenden Erfindung.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Die in dieser Beschreibung präsentierten Erfindungen können in Hochfrequenzsystemdesigns verwendet werden. Es werden mehrere Ausführungsformen gezeigt, wobei jede Kombination dieser Ausführungsformen in das Schaltungsdesign eingegliedert werden kann. Obwohl ein Zweiteiler dargestellt ist, der aus diesen Techniken Nutzen zieht, können diese Techniken auch bei anderen Hochgeschwindigkeitsschaltungen verwendet werden.
1a zeigt einen herkömmlichen PLL. Die Referenzfrequenz f_ref von einem Kristall mit f wird durch den R-Block 1-1 geteilt. Das Niederfrequenzsignal wird im PDF (Phasen- und Frequenzdetektor) mit dem variablen Taktsignal 1-11 verglichen. Der VCO 1-4 erzeugt das Hochfrequenzsignal f_out. Dieses Signal wird dem Vorteiler 1-5 dargeboten und durch N geteilt und mit einem Referenzsignal im PFD Block 1-2 verglichen. Der Ausgang des PFD wird tiefpassgefiltert (LPF 1-3), um eine Gleichspannung zu erzeugen, die an den VCO zur Einstellung des Hochfrequenzsignals f_out angelegt wird.
In 1b ist ein Dual-Modulus-Vorteiler dargestellt und ermöglicht eine Teilung durch eine von zwei Zahlen. Abhängig von dem Wert des Programmzählers 1-8 (Wert von P) oder des Swallow-Zählers 1-10 (Wert von S) teilt der Dual-Modulus-Vorteiler 1-7 das Hochfrequenzsignal f_out entweder durch N und oder die Größe N + 1. Der Wert von P ist immer größer als der Wert von S. Der S-Zähler 1-10 und das Gate 1-9 zählen herab und teilen f_out durch N + 1, bis der S-Zähler null erreicht, und dann wird der Programmzähler freigegeben und der Vorteiler teilt für die verbleibende Zählung im P durch N. Das f_ref Signal wird vom Referenzteiler 1-6 heruntergeteilt und innerhalb des PFD verglichen. Die Blöcke LPF und VCO arbeiten wie vorher.
In 2a ist der Rückkopplungspfad des Vorteilers in die zwei Blöcke aufgeteilt. Der erste ist ein Zweiteiler 2-1, der f_out durch zwei teilt, wodurch diese kritische Frequenz um die Hälfte verringert wird. Die Taktperiode wird nun auf etwa 33 ps verdoppelt. Somit ist eine der Grundkomponenten in der Vorteilerfunktion der Zweiteilerblock 2-1, der das Hochfrequenzsignal halbiert und die Menge der verfügbaren Verarbeitungszeit verdoppelt. Durch Einführen eines zweiten Zweiteilers (nicht dargestellt) wäre die Taktperiode dann 66 ps, wodurch viel mehr Zeit zur Durchführung einer zusätzlichen Verarbeitung in komplexeren Schaltungskonfigurationen zur Verfügung steht. Die verbleibende Komponente des Vorteilers 2-2 erzeugt das Taktsignal, das mit einem Referenzsignal im PFD verglichen wird.
2b zeigt den Dual-Modulus-Vorteiler, der in Serie getrennt ist. Das Hochfrequenz-Ausgangstaktsignal f_out wird in 2-4 durch zwei geteilt. Der verbleibende Dual-Modulus-Vorteilerblock 2-3 muss sich nun nur mit einem Taktsignal beschäftigen, das die zweifache Periode des anfänglichen Taktsignals f_out hat. Wenn die Zeitperiode noch unzureichend ist, kann ein zusätzlicher Reihen-Zweiteiler in den Vorteiler eingeführt werden, um die verfügbare Zeitperiode weiter zu erhöhen, die den Rechnerschaltungen zur Verfügung steht.
3a zeigt eine weitere Ausführungsform des PLL, der bei 60 GHz arbeitet. Der Phasen- und Frequenzdetektor PFD vergleicht f_ref mit dem Ausgang des Dual-Modulus-Vorteilers. Der PFD wird bei der Ladepumpe 3-1 angewendet, der Ausgang der Ladepumpe wird vom Tiefpassfilter LPF gefiltert und an den spannungsgesteuerten Oszillator angelegt. Der VCO ist in diesem Fall ein Quadratur-VCO, der die realen Taktsignale bei 0° und 180° erzeugt und auch die imaginären Taktsignale bei 90° und 270° erzeugt. Die realen und imaginären Taktsignale stammen aus den orthogonalen Signalen und werden als C_I bzw. C_Q Signale bezeichnet. Alle Taktausgänge des VCO werden mit abgestimmten Lasten beaufschlagt, um sicherzustellen, dass die relativen Phasendifferenzen zwischen den erzeugten realen und imaginären Taktsignalen orthogonal bleiben.
Die C_I/C_Q Taktsignale werden durch zwei geteilt, 3-2, um die Frequenz zu verringern und die Zeitperiode zur Berechnung zu verlängern. Zusätzlich wird das Signal weiter durch 2 geteilt, 3-3, kann aber nun eine herkömmliche Zweiteilerschaltungsstruktur verwenden. Der Rest des Dual-Modulus-Vorteilers ist der Modulus-Drei- oder Vierteiler 3-4 und der N-Teiler 3-5. Der PLL ist eingerastet, sobald das vorgeteilte Hochfrequenztaktsignal das Taktfrequenzreferenzsignal verfolgt.
Ein Blockdiagramm eines Differential-Zweiteilers ist in 3b dargestellt. Eine Differentialschaltung arbeitet an/erzeugt Differential- oder vollsymmetrische Eingangs-/Ausgangsignal(e). Der Ausgang des Differential-Flip-Flops (DFF) wird zu ihm zurückgeleitet. Dieses Differential-Flip-Flop erfordert, dass der Ausgang und ein Ausgang-Signal an den Q und Q Ausgängen zum Eingang und zu den Eingangsbalkensignalen D und D zurückgekoppelt werden, um Taktausgänge mit einer Frequenz zu erzeugen, die die halbe Taktfrequenz ist, die zum Takten des Differential-Flip-Flops verwendet wird.
Ein Schema einer MOS-Schaltung des Differential-Flip-Flops ist in 3c dargestellt. Das Flip-Flop besteht aus zwei Signalspeichern in Serie; der erste ist der Master-Signalspeicher und der zweite wird als Slave-Signalspeicher bezeichnet. Jeder Signalspeicher ist strukturell derselbe und umfasst einen Differentialverstärker und eine Differentialspeichereinheit. Jeder wird abwechselnd in Abfolge freigegeben. Eine Vorspannungssteuerung, die an den Transistor N₁ angelegt wird, reguliert die Verlustleistung und Geschwindigkeit des Signalspeichers. Der Pfad ist zwischen Transistoren N₂ und N₃ gegabelt, die abwechselnd in Abfolge durch das CK und CK Signal freigegeben werden. Der Differentialverstärker, der aus den Transistoren N₄ und N₅ besteht, gemeinsam mit den Widerstandslasten R₁ und R₂, wird von der Vorrichtung N₂, getaktet durch CK, freigegeben. Die gepunktete Schleife 3-7 enthält eine Differentialzelle, die die zwei Transistoren N₄ und N₅ enthält, die an ihrer Source aneinander gekoppelt sind und die gestrichelte Schleife an einem Knoten 3-8 verlassen, der als Source bezeichnet wird. Die Gates von N₄ und N₅ treten bei 3-9 bzw. 3-10 in die gepunktete Schleife und werden als Eingänge bezeichnet. Die Drains von N₄ und N₅ verlassen die gestrichelte Schleife bei 3-11 bzw. 3-12 und werden als Schenkel bezeichnet. Der Differentialspeicher umfasst Transistoren N₆ und N₇, die aneinander kreuzgekoppelt sind. Der Differentialverstärker ist an die Differentialspeichereinheit gekoppelt und wird dem Slave-Signalspeicher bereitgestellt. Der Slave-Signalspeicher, wie zuvor erwähnt, ist eine Nachbildung des Master-Signalspeichers mit der Ausnahme, dass die CK Signale, CK und CK , geflippt wurden. Die Ausgänge des Master-Signalspeichers werden in die Eingänge des Differentialverstärkers des Slave-Signalspeichers geleitet. Die Ausgangssignale der Differentialspeichereinheit im Slave-Signalspeicher sind an die Eingangssignale des Differentialverstärkers im Master-Signalspeicher gekoppelt. Dies bietet die erforderliche Rückkopplung im Differential-Flip-Flop, um ein Taktausgangssignal zu erzeugen, das die halbe Frequenz des Taktsignals hat, das zum Takten des Differential-Flip-Flops verwendet wird.
In 4a ist der Master-Slave-Signalspeicher Zweiteiler neu gezeichnet, wobei der Master-Signalspeicher aus einem Master-Differentialverstärker und einem Master-Speicher besteht, während der Slave-Signalspeicher aus dem Slave-Differentialverstärker und dem Slave-Speicher besteht. Ein gepunkteter Kasten 4-1 enthält die Schaltung, die durch CK getaktet wird. Wenn CK nieder wird, werden die Vorrichtungen im Kasten 4-1 gesperrt, wodurch der Master-Differentialverstärker von der Slave-Speicherzelle abgekoppelt wird. Die Leitungen 4-2 und 4-3 sehen nur die kapazitive Last innerhalb des gepunkteten Kastens 4-1. Somit haben die Ausgangsknoten 4-4 und 4-5 aus dem gestrichelten Kasten 4-1 drei Zustände oder sie werden nicht angesteuert. Wenn das CK Signal hoch wird, erfasst der Master-Differentialverstärker das Differentialsignal an seinen Eingängen, während der Slave-Speicher freigegeben wird, um die zuvor getakteten Ergebnisse zu halten.
Das Zeitablaufdiagramm in 4b hilft bei der Darstellung, wie der Zweiteiler arbeitet. Die Signale von oben nach unten sind CK, CK , D, X und Q . Bei 4-11 steigt das CK, der D-Eingang zum Master-Differentialverstärker ist hoch, wie dargestellt, wodurch X nieder wird, 4-10, wie durch die gestrichelte Linie 4-15 dargestellt. Es ist zu beachten, dass der D-Eingang für die halbe CK Periode 4-7 vor der ansteigenden Flanke von CK gültig ist und für eine weitere Hälfte der CK Periode 4-9 nach der ansteigenden Flanke von CK gültig bleibt. Dies scheint eine Einrichtungs- bzw. Haltezeit für den Master-Differentialverstärker zu sein, um den Eingang von D am Knoten X zu erfassen, aber es ist mehr als das. Bei 4-12 steigt CK, der D-Eingang zum Slave-Differentialverstärker ist hoch (X), wie dargestellt, wodurch Q hoch wird, 4-17, wie durch die gestrichelte Linie 4-16 angegeben. Es ist zu beachten, dass der X-Eingang über eine halbe CK Periode 4-14 vor der ansteigenden Flanke von CK gültig war und eine weitere halbe CK Periode 4-13 nach der ansteigenden Flanke von CK gültig bleibt. Ähnlich wie zuvor scheint dies eine Einrichtungs- bzw. Haltezeit für den Slave-Differentialverstärker zum Erfassen des Signals am Knoten X bei Q zu sein. In beiden Fällen jedoch können Einrichtungs- bzw. Haltezeit möglicherweise verlängert werden und dennoch einen korrekten Betrieb des Differential-Flip-Flops ermöglichen.
Zurück zu 4-11, wenn CK steigt, fällt CK, wodurch die Elemente im Kasten 4-1 gesperrt werden. Somit ist die Last auf den Knoten X und X rein kapazitiv und breitet sich nicht über den Kasten 4-1 hinaus aus. Der Master-Differentialverstärker gemeinsam mit der kapazitiven Last ist in 4c dargestellt, wenn der Takt hoch geht. Dies ist eine sehr kritische Phase in der Leistung des geflippten Differentials, da diese Phase in der Lage sein muss, die Informationen aus dem Differentialsignal zu gewinnen, das aus D und D besteht, und dieses Signal zu den Knoten X bzw. X transportieren muss. Wie zuvor erwähnt, ist die Periode des Takts bei 60 GHz etwa 16,6 ps, was etwas größer als die Gate-Verzögerung einer einzelnen Vorrichtung, zum Beispiel des Transistors N₂ ist. Der Knoten 4-18 erreicht kaum die erforderliche Spannung innerhalb der Zeitperiode von 16,6 ps. Ferner wurde bisher die Ausbreitungsverzögerung durch die Transistoren N₄ und N₅ noch nicht angesprochen. Somit kann der Master-Differentialverstärker in der herkömmlichen Differential-Flip-Flop-Struktur nicht bei 60 GHz arbeiten. Innovative Lösungen sind notwendig, damit der Master-Differentialverstärker im Differential-Flip-Flop bei 60 GHz arbeiten kann.
Verschiedene Ausführungsformen dieser innovativen Lösungen sind in 5 und 6 dargestellt. In 5a ist der Master-Differentialverstärker von 4 erneut gezeichnet und drei Regionen sind innerhalb dieser Schaltung angegeben. Die erste Region 5-1 umfasst das RC Netz von R₁ und C₁, das eine RC Zeitkonstante am Knoten X einführt. Die zweite Region 5-2 umfasst einen der Schalttransistoren N₄ und den Transistor N₂, der durch das CK Signal angesteuert wird. Diese Schaltung besteht effektiv aus zwei Transistoren in Serie, wodurch die Ausbreitungsverzögerung die Zeitperiode von 16,6 ps überschreitet. Schließlich hat in der letzten Region 5-3 der Vorspanntransistor N₁ isoliert. Jede dieser Regionen wird analysiert, so dass die innovative Lösung, die gezeigt wird, verstanden wird.
Die in 5b dargestellte Ausführungsform zeigt, dass der Vorspanntransistor N₁ vollständig entfernt wurde. Die Spannungsversorgung für diese Schaltung liegt etwas über einem Volt und im Sinne einer Reserve wäre jedes Mittel zur Erhöhung der Reserve wünschenswert, um zur Verbesserung der Leistung der Schaltung beizutragen. Ein Entfernen des Vorspanntransistors erhöht die Reserve, wobei aber die Möglichkeit zu fehlen scheint, den Strom in der Schaltung zu steuern. Diese Steuerung wird später hinzugefügt.
Die in 5c dargestellte Ausführungsform zeigt Reihen-Entzerrspulen, L₁ und L₂, die jedem Schenkel des Differentialverstärkers hinzugefügt wurden. Die Reihen-Entzerrspule schwingt aus der Kapazität von C₁ und eliminiert das Problem bezüglich der RC Zeitkonstante, die früher zwischen den Komponenten R₁ und C₁ festgestellt wurden. Zusätzlich, wenn auch nicht dargestellt, kann die Kapazität C₁ dynamisch auf einen anderen Wert elektronisch eingestellt werden, so dass die Resonanzspitze der RLC Schaltung, die L₁, R₁ und C₁ umfasst, eingestellt werden kann. Die dynamisch eingestellte Kapazität von C1 wird zum Abstimmen der Reaktion des Symmetriedifferentialverstärkers verwendet.
Eine andere Ausführungsform, die in 5d dargestellt ist, zeigt, wie das einzelne Taktsignal, das zuvor an die einzelne Vorrichtung N₂ angelegt wurde, durch zwei Taktsignale ersetzt wird, die jeweils an eine der zwei parallelen Vorrichtungen N₂ und N₁₈ angelegt werden. Diese Vorrichtungen N₂ und N₁₈ können auch als Schalter angesehen werden, da das Taktsignal diese Vorrichtungen vollständig freigibt oder vollständig sperrt. Das ursprüngliche Taktsignal, CK, ist gleich C_Q oder C_I, mit Ausnahme einer möglichen Phasendifferenz. Somit wird das Signal C_Q zum Takten von Transistor N₂ verwendet. Ähnlich wird die neue Vorrichtung oder der Transistor N₁₈ durch das imaginäre Taktsignal C_I getaktet. Die Taktsignale C_I gehen dem Taktsignal C_Q um 90° voran. Diese Phaser-Darstellung der zwei Taktsignale C_Q und C_I ist in 5e näher dargestellt. Durch gemeinsames Hinzufügen dieser zwei Phaser ist die effektive Amplitude des Taktsignals nun um die Quadratwurzel von zwei (√2) größer als die Größe von entweder C_I oder C_Q. Diese zusätzliche Amplitude verbessert die Ausbreitungsverzögerung zur Auswertung des Signals bei X oder X.
6a zeigt ferner die Amplitude beim gemeinsamen Hinzufügen der zwei orthogonalen Taktsignale C_I und C_Q. Der Takt C_Q trägt den Abschnitt 6-1 zu C_com bei, während der Takt C_I den Abschnitt 6-2 C_com beiträgt. Die Größe von C, und ist (√2) Mal größer als eines der einzelnen Taktsignale C₁ oder C_Q. Die Dauer von C_com 6-3 hat dieselbe Dauer wie eines der einzelnen Taktsignale.
Die Ausführungsform in 6b zeigt die Vorsteuerungsinnovation, die dazu beiträgt, die Auswertung des Signals bei X und X zu beschleunigen. Die neuen Vorrichtungen oder Transistoren, die hinzugefügt wurden, enthalten die Vorrichtung N₁₅, die durch das analoge Signal V_nb gesteuert wird. Zusätzlich zwei Transistoren N₁₆ und N₁₇, die eine gemeinsame Source teilen, die an den Drain der Vorrichtung N₁₅ gekoppelt ist. Die Drains von N₁₆ und N₁₇ sind jeweils an den Abzweigungspunkt 6-4 und 6-3 in einem der Schenkel des Differential-Masterverstärkers angeschlossen. Die gepunktete Schleife 6-9 gibt die Last an, die zwischen den Schenkeln der Differentialzelle und der Spannungsversorgung gekoppelt ist. Der Abzweigungspunkt 6-10 liegt zwischen der Reihen-Entzerrspule und der Widerstandslast, zum Beispiel zwischen L₂ und R₂. Es ist zu beachten, dass der Pfad vom Abzweigungspunkt durch die Vorrichtung N₁₅ zur Masse kein getaktetes Element enthält. Wenn daher der Transistor N₁₅ freigegeben wird, werden die Signale D und D an die Gates von N₁₆ und N₁₇ angelegt, um die zwei Knoten X und X zu beeinflussen, bevor der Differentialabschnitt des Gates durch eines der zwei Taktsignale C_Q oder C_I freigegeben wird. Wenn V_nb N₁₅ freigibt, hilft dieser Vorsteuerungspfad in der Beschleunigung der Auswertung des Symmetrie-Master-Differentialverstärkers.
Zur Vereinfachung der schematischen Darstellungen sind die zwei Transistoren N₂ und N₁₈, wie in 6b dargestellt, zu einer gesteuerten Stromquelle I_C kombiniert, wie in 6c dargestellt. Ebenso ist die effektive Kombination der einzelnen Taktsignale C_Q und C_I durch das einzelne Taktsignal C_com dargestellt, wie zuvor in 5e gezeigt.
Die Wellenformen für den Master-Differentialverstärker, der in 6c gezeigt ist, sind in 6d angegeben. Es wird angenommen, dass: 1) die Wellenform vom Slave-Sinalseicher (nicht dargestellt) erzeugt wurde, getaktet durch das
Signal, wie in den zwei oberen Wellenformen dargestellt; und 2) die Spannung V_nb auf VSS eingestellt ist, um den Vorsteuerungspfad zu sperren. Die steigende Flanke des
Ereignisses 6-6 gibt die gesteuerte Stromquelle im Slave-Signalspeicher frei und bewirkt, dass die Wellenform D von nieder auf hoch wechselt. Ebenso bewirkt die nächste steigende Flanke, dass die Wellenform D ihren Zustand von hoch zu nieder ändert. Der Master-Differentialverstärker in 6c wird freigegeben, wenn die steigende Flanke von
an die gesteuerte Stromquelle I_C angelegt wird. Es ist zu beachten, dass die steigende Flanke von
ungefähr zwischen den steigenden und fallenden Flanken von Wellenform D eintritt. Die Wellenform D ist zeitlich um 4-7 früher eingerichtet und die Wellenform D wird eine ”Haltezeit” von 4-9 gehalten. Sobald
zum Zeitpunkt 4-10 hoch wird, wird der Ausgang des Master-Differential-Signalspeichers X nieder.
7a zeigt eine Ausführungsform eines Differential-Flip-Flops, der zum Zweiteiler gestaltet ist, während 7b die entsprechenden Wellenformen darstellt. Ein getakteter Differentialverstärker mit ersten vollsymmetrischen Eingängen (D und D) und ersten vollsymmetrischen Ausgangsleitungen (X und X), ist an eine komplementär getaktete Master-Speichereinheit mit ersten vollsymmetrischen Speicherleitungen (X und X) gekoppelt, die an erste vollsymmetrische Ausgangsleitungen (X und X) gekoppelt ist. Ein komplementär getakteter Slave-Differentialverstärker mit zweiten vollsymmetrischen Eingängen (X und X) ist an die ersten gekoppelten Speicherleitungen (X und X) gekoppelt. Der komplementär getaktete Slave-Differentialverstärker mit zweiten vollsymmetrischen Ausgangsleitungen (Q und Q) ist an eine getaktete Slave-Speichereinheit mit zweiten vollsymmetrischen Speicherleitungen (Q und Q) gekoppelt, die an zweite vollsymmetrische Ausgangsleitungen (Q und Q) gekoppelt ist; und die zweiten vollsymmetrischen Speicherleitungen, die an die ersten vollsymmetrischen Eingänge (D und D) kreuzgekoppelt sind, stellen die passende Rückkopplung bereit. Jeder der getakteten Differentialverstärker und Speichereinheiten verwendet zwei Schalter (Speicher, Transistoren, usw.) parallel zur Freigabe oder Sperre der Differentialverstärker und Speichereinheiten. Ein erster Hochfrequenztakt wird an einen Schalter angelegt und ein zweiter Hochfrequenztakt bei derselben Frequenz, aber mit einer anderen Phase, wird an den anderen Schalter angelegt. Diese zwei Schalter werden miteinander kombiniert und als gesteuerte Stromquelle I_c1 dargestellt, wie zuvor in 6c beschrieben. Die zwei Hochfrequenztakte sind durch das einzelne Signal C_com dargestellt. Diese gesteuerten Stromquellen I_c1, I_c2, I_c3 und I_c4 geben den Master-Differentialverstärker, den Master-Speicher, den Slave-Differentialverstärker bzw. den Slave-Speicher frei und steuern diesen.
Für 7a wird angenommen, dass V_nb die Vorrichtungen oder Transistoren N₁₅ und N₁₉ so steuert, dass die Vorsteuerungspfade betriebsbereit werden. Das Ausmaß der Vorsteuerung wird von dem Strom durch die Vorrichtungen oder Transistoren N₁₅ und N₁₉ gesteuert. Eine Stromquelle (nicht dargestellt) wird zum Erzeugen der Spannung V_nb verwendet. Die Stromsteuerung kann zum Einstellen der Positionierung der Resonanzfrequenz des Verstärkers verwendet werden. Der Master-Differentialverstärker benötigt D und D Eingänge, die von einem Rückkopplungspfad vom Slave-Speicherabschnitt des Differential-Flip-Flops bereitgestellt werden. Das heißt, der Q Ausgang des Symmetrie-Differentialverstärkers wird im Rückkopplungspfad zum D Eingang geleitet und der Q Ausgang wird zum D Eingang zurückgeleitet. Somit wird in 7b, sobald der
Takt von nieder zu hoch (7-1 und 7-2) im Slave-Differentialverstärker wechselt, der Q Ausgang von nieder zu hoch modifiziert 7-3, wie durch die steigende Flanke von Q dargestellt. Das Ereignis 7-2 bewirkt, dass sich Q von hoch zu nieder ändert. Da Q zum D Eingang des Differential-Flip-Flops zurückgeleitet wird, um den Zweiteiler zu schaffen, ist die D Wellenform im Prinzip mit der Q Wellenform identisch. Es werden die Q Wellenformen zurückgeleitet und an den Master-Differentialverstärkerabschnitt des Differential-Flip-Flops angelegt.
Der Master-Differentialverstärker wird freigegeben, wenn C_com hoch wird, wie durch das Ereignis 7-5 in 7b angegeben. Dieses Ereignis 7-6 bewirkt, dass X von hoch auf nieder entlang dem vollen Pfad der Wellenform von 7b abnimmt. Es ist zu beachten, dass dieser Übergang zwischen den steigenden und fallenden Flanken von D eintritt, wodurch die ”Einrichtungs-” und ”Haltezeit” annähernd gleiche Dauern haben. Der Vorsteuerungspfad wird freigegeben, da V_nb N₁₅ freigibt. Dieser Vorsteuerungspfad bewirkt, dass die fallende Flanke von X in der Zeit nach links vorgeschoben wird, da D hoch ist. X sollte früher nieder werden und diese Verschiebung 7-7 ist durch den gepunkteten Abschnitt der fallenden Flankenkurve von X dargestellt. Es ist zu beachten, dass der andere Vorsteuerungspfad mit der Vorrichtung N₁₇ gesperrt ist, da D auf einer logischen Null liegt. Dieses Signal wird vom Master-Speicher erfasst und an den Slave-Signalspeicher angelegt, der auf ähnliche Weise arbeitet, wenn der
Takt hoch wird.
Das nächste Mal, wenn C_com wieder hoch wird, ist durch das Ereignis 7-8 angezeigt. Der Master-Differentialverstärker wird freigegeben, wenn C_com wie zuvor wieder hoch wird. Dieses Ereignis 7-9 bewirkt, dass X entlang dem durchgezogenen Pfad der Wellenform von 7b von nieder auf hoch steigt. Ungefähr zur selben Zeit nimmt das Signal X (nicht dargestellt) von hoch zu nieder ab. Es ist jedoch zu beachten, dass der erste Rückkopplungspfad, der N₁₆ umfasst, gesperrt ist, (D ist nieder), so dass X vom ersten Vorsteuerungspfad nicht beeinflusst wird. Stattdessen wird der zweite Vorsteuerungspfad mit N₁₇, freigegeben, da D hoch ist, wodurch der X Ausgang nieder wird und die fallende Flanke früher verschiebt. Die Wirkung ist durch die Differentialpaarkopplung von N₄ und N₅ gekoppelt und bewirkt, dass X früher hoch wird und 7-10 verschiebt und die steigende Flankenkurve von verschiebt, wie durch den gepunkteten Teil der Wellenform dargestellt. Diese Verschiebung der fallenden und steigenden Flanke von X kann 90° oder 16,6/4 ps oder 4,16 ps bei 60 GHz nicht überschreiten, andernfalls würde die Flanke in einem der anderen drei Quadranten auftreten. Testmessungen zeigen jedoch, dass diese Flanke mehre Pikosekunden verschoben werden kann und dennoch einen zuverlässigen Betrieb des Zweiteilers bei 60 GHz ermöglicht.
Die Breiten der Vorrichtungen N₁₆ und N₄ sind auf etwa ein 1:3 Verhältnis eingestellt. Wenn die Breite von N₁₆ erhöht wird, wodurch dieses Verhältnis verringert wird, wird die Verschiebung der Wellenformen bei X und X zu weit vorgeschoben und bewirkt, dass der Flip-flop versagt. Wenn andererseits die Breite von N₁₆ verringert wird, wodurch dieses Verhältnis erhöht wird, kann die Wirkung der Verschiebung der Wellenformen bei X und X vernachlässigbar sein.
Schließlich ist klar, dass die vorangehende Beschreibung für die Prinzipien der vorliegenden Erfindung nur veranschaulichend ist. Verschiedene Änderungen, Verbesserungen und Modifizierungen werden auftreten und sollen hiermit nahgelegt werden und liegen im Wesen und Umfang der Erfindung. Diese Erfindung kann jedoch in vielen verschiedenen Formen ausgeführt werden und sollte nicht als auf die hierin angegebenen Ausführungsformen beschränkt angesehen werden. Vielmehr sind diese Ausführungsformen für eine umfassende und vollständige Offenbarung angegeben und vermitteln Fachleuten auf dem Gebiet vollständig den Umfang der Erfindung. Es ist klar, dass die verschiedenen Ausführungsformen der Erfindung, wenn auch unterschiedlich, gemäß diesen Prinzipien nicht wechselseitig ausschließlich sind und Fachleute zahlreiche Modifizierungen entwerfen können, ohne vom Wesen und Umfang der Erfindung abzuweichen. Obwohl die Schaltungen mit CMOS beschrieben wurden, können dieselben Schaltungstechniken für Verarmungsmodusvorrichtungen und BJT oder bipolare Schaltungen verwendet werden, da diese Technologie die Bildung von Stromquellen und Source-Folgern ermöglicht. Wenn eine Vorrichtung spezifiziert ist, kann die Vorrichtung ein Transistor wie ein N-MOS oder P-MOS sein. Die CMOS oder SOI (Silizium auf Isolator) Technologie bietet zwei Verstärkungsmodus-Kanaltypen; N-MOS (n-Kanal) und P-MOS (p-Kanal) Vorrichtungen oder Transistoren. Verschiedene Ausführungsformen wurden beschrieben, einschließlich: Taktverstärkung, Vorsteuerung, Reihen-Entzerrspulen und Reserveverbesserung. Jede dieser Ausführungsformen kann einzeln oder in beliebiger Kombination in einen Differentialverstärker integriert werden.

Claims

Geschalteter Differentialverstärker, umfassend: eine erste Differentialzelle; eine Last mit einer zentralen Abzweigung, die jeden Schenkel der ersten Differentialzelle an eine erste Leistungsversorgung koppelt; mehrere Schalter, die eine Source der ersten Differentialzelle an eine zweite Leistungsversorgung koppeln; wobei jeder der mehreren Schalter ein anderes Signal empfängt, und mindestens eines der verschiedenen Signale eine andere Phase als die übrigen Signale hat.
Vorrichtung nach Anspruch 1, des Weiteren umfassend: eine zweite Differentialzelle; wobei jeder Schenkel des zweiten Differentialtransistors einem äquivalenten Schenkel in der ersten Differentialzelle entspricht; jeder Schenkel der zweiten Differentialzelle an die entsprechenden zentralen Abzweigungen gekoppelt ist; und einen einzigen Schalter, der eine Source der zweiten Differentialzelle an die zweite Leistungsversorgung koppelt.
Vorrichtung nach Anspruch 1, wobei die Last eine Serienkopplung eines Widerstands und einer Reihen-Entzerrspule ist.
Vorrichtung nach Anspruch 3, des Weiteren umfassend: eine Kapazität, die an jeden Schenkel der ersten Differentialzelle zur Bildung eines RLC Netzes gekoppelt ist.
Vorrichtung nach Anspruch 4, wobei der Kapazitätswert elektrisch eingestellt werden kann.
Vorrichtung nach Anspruch 5, wobei ein Scheinwiderstand der Reihen-Entzerrspule mit einer Größe des elektrisch eingestellten Scheinwiderstands des Kondensators übereinstimmt.
Vorrichtung nach Anspruch 2, des Weiteren umfassend: einen Stromspiegel, der an den einzelnen Schalter gekoppelt ist, der einen Stromfluss durch den einzelnen Schalter einstellt.
Vorrichtung nach Anspruch 7, wobei der Stromfluss eine Resonanzeigenschaft des RLC Netzes einstellt.
Differentialverstärker, umfassend: eine erste Differentialzelle; eine Last mit einer zentralen Abzweigung, die jeden Schenkel der ersten Differentialzelle an eine erste Leistungsversorgung koppelt; eine Stromsteuerung, die die erste Differentialzelle an eine zweite Leistungsversorgung koppelt; eine zweite Differentialzelle; wobei jeder Schenkel des zweiten Differentialtransistors einem äquivalenten Schenkel in der Differentialzelle entspricht; jeder Schenkel der zweiten Differentialzelle an die entsprechenden zentralen Abzweigungen gekoppelt ist; und einen einzelnen Schalter, der eine Source der zweiten Differentialzelle an die zweite Leistungsversorgung koppelt.
Vorrichtung nach Anspruch 9, des Weiteren umfassend: mehrere Schalter, die zwischen der Source der Differentialzelle und der Stromsteuerung gekoppelt sind; wobei jeder der mehreren Schalter ein anderes Signal empfängt, und mindestens eines der verschiedenen Signale eine andere Phase als die übrigen Signale hat.
Vorrichtung nach Anspruch 11, wobei die Last eine Serienkopplung eines Widerstands und einer Reihen-Entzerrspule ist.
Vorrichtung nach Anspruch 9, des Weiteren umfassend: eine Kapazität, die an jeden Schenkel der Differentialzelle zur Bildung eines RLC Netzes gekoppelt ist.
Vorrichtung nach Anspruch 13, wobei der Kapazitätswert elektrisch eingestellt werden kann.
Vorrichtung nach Anspruch 14, wobei ein Scheinwiderstand der Reihen-Entzerrspule mit einer Größe des elektrisch eingestellten Scheinwiderstands des Kondensators übereinstimmt.
Vorrichtung nach Anspruch 9, des Weiteren umfassend: einen Stromspiegel, der an den einzelnen Schalter gekoppelt ist, der einen Stromfluss durch den einzelnen Schalter einstellt.
Vorrichtung nach Anspruch 16, wobei der Stromfluss die Eigenschaften des RLC Resonanznetzes einstellt.
Zweiteilervorrichtung, umfassend: einen getakteten Master-Differentialverstärker mit ersten vollsymmetrischen Eingängen und ersten vollsymmetrischen Ausgangsleitungen; eine komplementär getaktete Master-Speichereinheit mit ersten vollsymmetrischen Speicherleitungen, die an die ersten vollsymmetrischen Ausgangsleitungen gekoppelt sind; einen komplementär getakteten Slave-Differentialverstärker mit zweiten vollsymmetrischen Eingängen, die an die ersten vollsymmetrischen Speicherleitungen gekoppelt sind; den komplementär getakteten Slave-Differentialverstärker mit zweiten vollsymmetrischen Ausgangsleitungen; eine getaktete Slave-Speichereinheit mit zweiten vollsymmetrischen Speicherleitungen, die an die zweiten vollsymmetrischen Ausgangsleitungen gekoppelt sind und die zweiten vollsymmetrischen Speicherleitungen, die an die ersten vollsymmetrischen Eingänge kreuzgekoppelt sind; wobei jeder der getakteten Differentialverstärker und Speichereinheiten zwei Schalter parallel verwenden, um die Differentialverstärker und Speichereinheiten durch Anlegen eines ersten Hochfrequenztakts an einen Schalter und eines zweiten Hochfrequenztakts bei derselben Frequenz aber mit einer anderen Phase an den anderen Schalter freizugeben oder zu sperren.
Vorrichtung nach Anspruch 17, wobei die ersten und zweiten vollsymmetrischen Speicherleitungen die Zweiteiler-Taktausgänge bereitstellen.
Vorrichtung nach Anspruch 17, wobei die andere Phase 90° ist.
Vorrichtung nach Anspruch 17, wobei ein zusammengesetzter Takt die Phaser-Addition der zwei Hochfrequenztakte ist.