DE112012003966B4 - Hochleistungsteiler mit Vorsteuerung, Taktverstärkung und Reihen-Entzerrspulen - Google Patents
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Abstract
Geschalteter Differentialverstärker, aufweisend:
eine erste Differentialzelle, die von einem Eingangssignal angesteuert wird;
eine erste Last mit einer ersten zentralen Abzweigung koppelt einen ersten Schenkel der ersten Differentialzelle an eine erste Spannungsversorgung;
eine zweite Last mit einer zweiten zentralen Abzweigung koppelt einen zweiten Schenkel der ersten Differentialzelle an die erste Spannungsversorgung;
eine Mehrzahl von Schaltern zum Koppeln einer Source der ersten Differentialzelle an eine zweite Spannungsversorgung;
wobei jeder der Mehrzahl von Schaltern ein anderes Signal empfängt,
mindestens eines der verschiedenen Signale eine andere Phase als die übrigen Signale hat; und
die ersten und zweiten zentralen Abzweigungen an eine nicht getaktete Version des Eingangssignals gekoppelt sind; und
die Vorrichtung des Weiteren aufweisend:
eine zweite Differentialzelle, die von dem Eingangssignal angesteuert wird;
wobei jeder Schenkel der zweiten Differentialzelle einem äquivalenten Schenkel in der ersten Differentialzelle entspricht;
ein erster Schenkel der zweiten Differentialzelle an die erste zentrale Abzweigung gekoppelt ist;
ein zweiter Schenkel der zweiten Differentialzelle an die zweite zentrale Abzweigung gekoppelt ist; und
einen Transistor zum Koppeln einer Source der zweiten Differentialzelle an die zweite Spannungsversorgung, wobei ein analoges Signal den Transistor freigibt.
eine erste Differentialzelle, die von einem Eingangssignal angesteuert wird;
eine erste Last mit einer ersten zentralen Abzweigung koppelt einen ersten Schenkel der ersten Differentialzelle an eine erste Spannungsversorgung;
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Description
- QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
- Die vorliegende Anmeldung betrifft die gleichzeitig eingereichte US Anmeldung Seriennr.
13/243,880 13/243,986 - HINTERGRUND DER ERFINDUNG
- Die Federal Communications Commission (FCC) hat ein Spektrum einer Bandbreite im 60GHz Frequenzbereich (57 bis 64 GHz) bewilligt. Die Wireless Gigabit Alliance (WiGig) hat die Standardisierung dieses Frequenzbandes zum Ziel, das Datenübertragungsraten bis zu 7 Gbps unterstützen wird. Integrierte Schaltungen, die in einem Halbleiterchip gebildet sind, bieten einen Hochfrequenzbetrieb in diesem Millimeter-Wellenlängenbereich von Frequenzen. Einige dieser integrierten Schaltungen verwenden komplementäre Metalloxid-Halbleiter (Complementary Metal Oxide Semiconductor - CMOS), während andere entweder die Silizium-Germanium- (SiGe) oder Gallium-Arsenid- (GaAs) Technologie zur Bildung der Chips in diesen Konstruktionen verwenden können. Bei 60GHz stellt das Erreichen der gewünschten Parameter der Frequenzsynthese unter Verwendung von VCOs und Hochleistungsteilern schwierige Herausforderungen dar.
- Oszillator- und Frequenzsynthesizer sind Elemente in Kommunikationssystemen. Die Höchstleistungsschaltungen in einer bestimmten Technologie werden üblicherweise in einer gewissen Form eines On-Chip-Oszillators, wie eines Ringoszillators, unter Verwendung von Transistoren oder eines resonierenden Oszillators gemessen, der Transistoren und reaktive Komponenten in einer regenerativen Verbindung verwendet.
- Die Frequenzsynthesizer sind für gewöhnlich Phasenregelkreise (Phase Locked Loops, PLL). Ein PLL erzeugt ein Hochfrequenztaktsignal unter Verwendung eines spannungsgesteuerten Oszillators (Voltage Controlled Oscillator - VCO) und vergleicht dieses Signal mit einer Referenzfrequenz. Ein stabiles Niederfrequenzsignal, das zum Beispiel auf einem Kristall beruht, wird als eine der Referenzfrequenzen innerhalb des Phasenregelkreises verwendet. Die negative Rückkopplung innerhalb des Phasenregelkreises unterdrückt jedes Phasenrauschen aufgrund des Oszillators, der das Hochfrequenztaktsignal erzeugt, und erlaubt die Erzeugung stabiler Hochfrequenztaktsignale. Ein VCO ist in einer bestimmten Technologie zum Erreichen der höchstmöglichen Leistung und zum Ausweiten technologischer Grenzen gestaltet, um ein Hochfrequenztaktsignal zu erzeugen. Dieses Taktsignal hat eine derart kurze Dauer (16 ps) bei 60 GHz, dass jedes herkömmliche rechnerische CMOS-Gate, das durch dieses Signal getaktet wird, aufgrund der kurzen Dauer versagen würde. Ein Vorteiler ist eine Schaltung, die das Hochfrequenztaktsignal teilt, um mehr Zeit zur Berechnung einer Rechnung zu haben. Das Problem ist, dass der Vorteiler selbst eine Rechnereinheit ist.
- Der Vorteiler erzeugt ein Taktsignal niedrigerer Frequenz, das mehr Zeit für anfordernde Schaltungen bereitstellt, so dass sie ihre erforderlichen Funktionen ausführen können. Ein herkömmlicher Zweiteilungs-CMOS ist jedoch nicht imstande, bei einer Taktrate von 60GHz zu arbeiten. Üblicherweise wird ein Injection-Locked-Teiler zur Bildung eines Hochfrequenzteilers verwendet. Aber der Injection-Locked-Teiler hat Einschränkungen: 1) Injection-Locked-Teiler haben einen sehr schmalen Fangbereich; und 2) eine kommerzielle Produktion von Injection-Locked-Teilern hat sich nicht ausreichend bewährt. Es werden Vorrichtungen und Verfahren zur Überwindung dieser Einschränkungen präsentiert. Es wird ein Zweiteiler präsentiert, der diese Fortschritte enthält, wodurch die Notwendigkeit für den Injection-Locked-Teiler entfällt.
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US 2009/0212856 A1 -
US 2005/140417 A1 beschreibt eine Signalgeneratorschaltung mit variabler Verzögerung, die eine Verzögerungskette und eine Interpolatorschaltung umfasst. -
US 2002/0017921 A1 -
US 2003/0201815 A1 - KURZDARSTELLUNG DER ERFINDUNG
- Es werden verschiedene Ausführungsformen und Aspekte der Erfindungen unter Bezugnahme auf die unten besprochenen Einzelheiten beschrieben, und die beiliegenden Zeichnungen illustrieren die verschiedenen Ausführungsformen. Die folgende Beschreibung und die Zeichnungen sind für die Erfindung veranschaulichend und sind nicht als Einschränkung der Erfindung zu verstehen. Zahlreiche spezifische Einzelheiten sind für ein gründliches Verständnis verschiedener Ausführungsformen der vorliegenden Erfindung beschrieben. In gewissen Fällen jedoch sind allgemein bekannte oder herkömmliche Einzelheiten nicht beschrieben, um eine prägnante Besprechung von Ausführungsformen der vorliegenden Erfindungen zu bieten.
- Wie die Versorgungsspannung bei der Skalierung integrierter Schaltungen abnimmt, so nimmt die Spannungsreserve für analoge integrierte Schaltungen entsprechend ab. Dies macht die Konstruktion von Hochleistungssystemen in einer integrierten Niederleistungs-Versorgungsschaltung viel schwieriger und anspruchsvoller. Der CMOS VCO (Voltage Controlled Oscillator) im PLL kann ein Taktsignal erzeugen, das im 60GHz Frequenzbereich bei verringerten Versorgungsspannungen arbeitet. Dieses Taktsignal muss in eine besser handhabbare Frequenz heruntergeteilt werden, bevor der Rest
der Schaltungen auf dem Chip dieses heruntergeteilte Taktsignal verwenden kann. Ein Zweiteiler ist eine der ersten Schaltungen zur Verringerung der Frequenz des Taktsignals zu einer besser handhabbaren Frequenz. Der Zweiteiler teilt das Hochfrequenztaktsignal (f) in die Hälfte, um ein Taktsignal zu erzeugen, das bei der Hälfte des hohen Frequenzsignals (f/2) arbeitet. Es ist zu beachten, dass der Zweiteiler mit der hohen Frequenzrate (f) getaktet sein muss. Die Periode eines 60 GHz Takts beträgt etwa 16,6 ps, während die Verzögerung durch eine Vorrichtung oder einen Transistor etwas mehr als das ist. Wenn daher herkömmliche CMOS Schaltungstechniken bei dem Zweiteiler angewendet werden, der bei 60GHz getaktet ist, würden herkömmliche CMOS-Schaltungstechniken den Betrieb des Zweiteilers verhindern, da die Verzögerung durch eine CMOS-Vorrichtung größer ist als die Taktperiode. Dies erklärt, warum sich Konstrukteure auf die Injection-Locked-Teiler-Technik konzentrieren. Unsere Technolgie stellt einen robusten Zweiteiler zur Verfügung ohne auf die Injection-Locked-Teilertechnik zurückzugreifen. - Eine der Ausführungsformen der Offenbarung entfernt den Reihen-Vorspanntransistor, wodurch der Spielraum eines Differentialverstärkers erhöht wird. Der erhöhte Spielraum erhöht den dynamischen Bereich angelegter Signale. Dieses Merkmal ermöglicht rascher arbeitende Schaltungen.
- Der herkömmliche CMOS-Zweiteiler leidet an einer RC Verzögerung, die durch die kapazitive Last über der Widerstandslast erzeugt wird. Eine Reihen-Entzerrspule wird in jeden Schenkel des Verstärkers integriert, um die Ausgangskapazitätslast, die an den Ausgang des Differentialverstärkers gekoppelt ist, abzustimmen. Dies eliminiert die RC-Verzögerung wirksam, wodurch die Leistung der Schaltung verbessert wird.
- Eine andere Ausführungsform verwendet eine Vektorsummierung von zwei orthogonalen Takten zur Erzeugung eines zusammengesetzten Taktsignals, das eine Amplitude aufweist, die 41% größer ist. Dieses Taktsignal wird dazu verwendet, den Differentialverstärker und Differentialspeicher eines Flip-Flops freizugeben/zu sperren (zu schalten). Die erhöhte Amplitude des zusammengesetzten Taktsignals erhöht die Gate-zu-Source-Spannung, die an den geschalteten Transistor angelegt wird, wodurch das zusammengesetzte Taktsignal die Leistung der Schaltung verbessert.
- Eine Ausführungsform verwendet eine Vorsteuerung zu einem getakteten Differentialverstärker. Der Vorsteuerungspfad ist jedoch nicht getaktet. Stattdessen reguliert eine Stromquelle den Stromfluss durch die Vorsteuerungsschaltung. Ein Stromspiegel kann den Strom durch die Vorsteuerungsschaltung variieren. Dieser Strom kann auf 0 verringert oder variiert werden, um das Resonanzverhalten der RLC-Last zu verschieben. Im ersten Fall wird das Verhalten der Vorsteuerungsschaltung durch Tri-Stating (drei Zustände) der Vorsteuerungsschaltung entfernt, während der zweite Fall zur Verbesserung der Leistung des Zweiteilers oder zur Einstellung der Schaltungsresonanzeigenschaften der RLC-Schaltung verwendet werden kann.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Es ist zu beachten, dass die in dieser Beschreibung dargestellten Zeichnungen nicht unbedingt maßstabgetreu sind und die relativen Abmessungen verschiedener Elemente in den Darstellungen schematisch abgebildet sind. Die hier präsentierten Erfindungen können in vielen verschiedenen Formen ausgeführt werden und sollten nicht als auf die hier dargelegten Ausführungsformen beschränkt angesehen werden. Vielmehr sind diese Ausführungsformen so bereitgestellt, dass diese Offenbarung gründlich und vollständig ist und den Fachleuten den Umfang der Erfindung vermittelt. In anderen Fällen sind allgemein bekannte Strukturen und Funktionen nicht ausführlich dargestellt oder beschrieben, um eine unnötige Verschleierung der Beschreibung der Ausführungsform der Erfindung zu vermeiden. In den schematischen Darstellungen beziehen sich gleiche Bezugszeichen auf gleiche Elemente.
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1a zeigt einen Phasenregelkreis (PLL). -
1b zeigt einen Dual-Modulus-PLL mit zwei Zählern. -
2a zeigt den in1a dargestellten PLL mit einem Zweiteiler im Vorteilerpfad gemäß der vorliegenden Erfindung. -
2b zeigt den in1b dargestellten Dual-Modulus-PLL mit einem Zweiteiler im Vorteilerpfad gemäß der vorliegenden Erfindung. -
3a zeigt einen anderen Dual-Modulus-PLL gemäß der vorliegenden Erfindung. -
3b zeigt eine Blockdarstellung eines Zweiteilers gemäß der vorliegenden Erfindung. -
3c zeigt eine CMOS-Schaltungsausführung eines Zweiteilers, die des Weiteren die Signalspeicher gemäß der vorliegenden Erfindung angibt. -
4a zeigt die CMOS-Schaltungsausführung eines Zweiteilers, die des Weiteren die Komponenten der Signalspeicher gemäß der vorliegenden Erfindung angibt. -
4b zeigt das Zeitablaufdiagramm von4a gemäß der vorliegenden Erfindung. -
4c zeigt die Master-Differentialverstärkerkomponente des Zweiteilers gemäß der vorliegenden Erfindung. -
5a zeigt die Master-Differentialverstärkerkomponente, die ferner in drei Regionen gemäß der vorliegenden Erfindung unterteilt ist. -
5b zeigt eine Entfernung einer der Regionen gemäß der vorliegenden Erfindung. -
5c präsentiert eine Reihen-Entzerrspule zur Kompensation einer der übrigen Regionen gemäß der vorliegenden Erfindung. -
5d zeigt einen Taktverstärkeraustausch in der letzten Region gemäß der vorliegenden Erfindung. -
5e zeigt die Vektoraddition, die für die Taktverstärkung gemäß der vorliegenden Erfindung sorgt. -
6a zeigt ein Zeitablaufdiagramm für die Taktverstärker-Ausführungsform gemäß der vorliegenden Erfindung. -
6b zeigt ein vereinfachtes Modell des Differentialverstärkers mit den Taktverstärkungsvorrichtungen gemäß der vorliegenden Erfindung. -
6c zeigt den Austausch einer einzelnen Vorrichtung und eines einzelnen Takts für den Taktverstärker der Schaltung in6b gemäß der vorliegenden Erfindung. -
6d zeigt das Fenster, in dem das Eingangssignal D gültig ist, bevor und nachdem das Signal X den Zustand gemäß der vorliegenden Erfindung ändert. -
7a zeigt den Zweiteiler unter gleichzeitiger Verwendung mehrerer Ausführungsformen gemäß der vorliegenden Erfindung. -
7b zeigt ein Zeitablaufdiagramm für den Zweiteiler in7a gemäß der vorliegenden Erfindung. - AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
- Die in dieser Beschreibung präsentierten Erfindungen können in Hochfrequenzsystemdesigns verwendet werden. Es werden mehrere Ausführungsformen gezeigt, wobei jede Kombination dieser Ausführungsformen in das Schaltungsdesign eingegliedert werden kann. Obwohl ein Zweiteiler dargestellt ist, der aus diesen Techniken Nutzen zieht, können diese Techniken auch bei anderen Hochgeschwindigkeitsschaltungen verwendet werden.
-
1a zeigt einen herkömmlichen PLL. Die Referenzfrequenz fref von einem Kristall mit f wird durch den R-Block 1-1 geteilt. Das Niederfrequenzsignal wird im PDF (Phasen- und Frequenzdetektor) mit dem variablen Taktsignal 1-11 verglichen. Der VCO 1-4 erzeugt das Hochfrequenzsignal fout. Dieses Signal wird dem Vorteiler 1-5 dargeboten und durch N geteilt und mit einem Referenzsignal im PFD Block 1-2 verglichen. Der Ausgang des PFD wird tiefpassgefiltert (LPF 1-3), um eine Gleichspannung zu erzeugen, die an den VCO zur Einstellung des Hochfrequenzsignals fout angelegt wird. - In
1b ist ein Dual-Modulus-Vorteiler dargestellt und ermöglicht eine Teilung durch eine von zwei Zahlen. Abhängig von dem Wert des Programmzählers 1-8 (Wert von P) oder des Swallow-Zählers 1-10 (Wert von S) teilt der Dual-Modulus-Vorteiler 1-7 das Hochfrequenzsignal fout entweder durch N und oder die Größe N+1. Der Wert von P ist immer größer als der Wert von S. Der S-Zähler 1-10 und das Gate 1-9 zählen herab und teilen fout durch N+1, bis der S-Zähler null erreicht, und dann wird der Programmzähler freigegeben und der Vorteiler teilt für die verbleibende Zählung im P durch N. Das fref Signal wird vom Referenzteiler 1-6 heruntergeteilt und innerhalb des PFD verglichen. Die Blöcke LPF und VCO arbeiten wie vorher. - In
2a ist der Rückkopplungspfad des Vorteilers in die zwei Blöcke aufgeteilt. Der erste ist ein Zweiteiler 2-1, der fout durch zwei teilt, wodurch diese kritische Frequenz um die Hälfte verringert wird. Die Taktperiode wird nun auf etwa 33 ps verdoppelt. Somit ist eine der Grundkomponenten in der Vorteilerfunktion der Zweiteilerblock 2-1, der das Hochfrequenzsignal halbiert und die Menge der verfügbaren Verarbeitungszeit verdoppelt. Durch Einführen eines zweiten Zweiteilers (nicht dargestellt) wäre die Taktperiode dann 66 ps, wodurch viel mehr Zeit zur Durchführung einer zusätzlichen Verarbeitung in komplexeren Schaltungskonfigurationen zur Verfügung steht. Die verbleibende Komponente des Vorteilers 2-2 erzeugt das Taktsignal, das mit einem Referenzsignal im PFD verglichen wird. -
2b zeigt den Dual-Modulus-Vorteiler, der in Serie getrennt ist. Das Hochfrequenz-Ausgangstaktsignal fout wird in 2-4 durch zwei geteilt. Der verbleibende Dual-Modulus-Vorteilerblock 2-3 muss sich nun nur mit einem Taktsignal beschäftigen, das die zweifache Periode des anfänglichen Taktsignals fout hat. Wenn die Zeitperiode noch unzureichend ist, kann ein zusätzlicher Reihen-Zweiteiler in den Vorteiler eingeführt werden, um die verfügbare Zeitperiode weiter zu erhöhen, die den Rechnerschaltungen zur Verfügung steht. -
3a zeigt eine weitere Ausführungsform des PLL, der bei 60 GHz arbeitet. Der Phasen- und Frequenzdetektor PFD vergleicht fref mit dem Ausgang des Dual-Modulus-Vorteilers. Der PFD wird bei der Ladepumpe 3-1 angewendet, der Ausgang der Ladepumpe wird vom Tiefpassfilter LPF gefiltert und an den spannungsgesteuerten Oszillator angelegt. Der VCO ist in diesem Fall ein Quadratur-VCO, der die realen Taktsignale bei 0° und 180° erzeugt und auch die imaginären Taktsignale bei 90° und 270° erzeugt. Die realen und imaginären Taktsignale stammen aus den orthogonalen Signalen und werden als CI bzw. CQ Signale bezeichnet. Alle Taktausgänge des VCO werden mit abgestimmten Lasten beaufschlagt, um sicherzustellen, dass die relativen Phasendifferenzen zwischen den erzeugten realen und imaginären Taktsignalen orthogonal bleiben. - Die CI/CQ Taktsignale werden durch zwei geteilt, 3-2, um die Frequenz zu verringern und die Zeitperiode zur Berechnung zu verlängern. Zusätzlich wird das Signal weiter durch 2 geteilt, 3-3, kann aber nun eine herkömmliche Zweiteilerschaltungsstruktur verwenden. Der Rest des Dual-Modulus-Vorteilers ist der Modulus-Drei- oder Vierteiler 3-4 und der N-Teiler 3-5. Der PLL ist eingerastet, sobald das vorgeteilte Hochfrequenztaktsignal das Taktfrequenzreferenzsignal verfolgt.
- Ein Blockdiagramm eines Differential-Zweiteilers ist in
3b dargestellt. Eine Differentialschaltung arbeitet an/erzeugt Differential- oder vollsymmetrische Eingangs-/Ausgangsignal(e). Der Ausgang des Differential-Flip-Flops (DFF) wird zu ihm zurückgeleitet. Dieses Differential-Flip-Flop erfordert, dass der Ausgang und ein Ausgang-Signal an den Q undQ Ausgängen zum Eingang und zu den Eingangsbalkensignalen D undD zurückgekoppelt werden, um Taktausgänge mit einer Frequenz zu erzeugen, die die halbe Taktfrequenz ist, die zum Takten des Differential-Flip-Flops verwendet wird. - Ein Schema einer MOS-Schaltung des Differential-Flip-Flops ist in
3c dargestellt. Das Flip-Flop besteht aus zwei Signalspeichern in Serie; der erste ist der Master-Signalspeicher und der zweite wird als Slave-Signalspeicher bezeichnet. Jeder Signalspeicher ist strukturell derselbe und umfasst einen Differentialverstärker und eine Differentialspeichereinheit. Jeder wird abwechselnd in Abfolge freigegeben. Eine Vorspannungssteuerung, die an den Transistor N1 angelegt wird, reguliert die Verlustleistung und Geschwindigkeit des Signalspeichers. Der Pfad ist zwischen Transistoren N2 und N3 gegabelt, die abwechselnd in Abfolge durch das CK undCK Signal freigegeben werden. Der Differentialverstärker, der aus den Transistoren N4 und N5 besteht, gemeinsam mit den Widerstandslasten R1 und R2, wird von der Vorrichtung N2, getaktet durch CK, freigegeben. Die gepunktete Schleife 3-7 enthält eine Differentialzelle, die die zwei Transistoren N4 und N5 enthält, die an ihrer Source aneinander gekoppelt sind und die gestrichelte Schleife an einem Knoten 3-8 verlassen, der als Source bezeichnet wird. Die Gates von N4 und N5 treten bei 3-9 bzw. 3-10 in die gepunktete Schleife und werden als Eingänge bezeichnet. Die Drains von N4 und N5 verlassen die gestrichelte Schleife bei 3-11 bzw. 3-12 und werden als Schenkel bezeichnet. Der Differentialspeicher umfasst Transistoren N6 und N7, die aneinander kreuzgekoppelt sind. Der Differentialverstärker ist an die Differentialspeichereinheit gekoppelt und wird dem Slave-Signalspeicher bereitgestellt. Der Slave-Signalspeicher, wie zuvor erwähnt, ist eine Nachbildung des Master-Signalspeichers mit der Ausnahme, dass die CK Signale, CK undCK , geflippt wurden. Die Ausgänge des Master-Signalspeichers werden in die Eingänge des Differentialverstärkers des Slave-Signalspeichers geleitet. Die Ausgangssignale der Differentialspeichereinheit im Slave-Signalspeicher sind an die Eingangssignale des Differentialverstärkers im Master-Signalspeicher gekoppelt. Dies bietet die erforderliche Rückkopplung im Differential-Flip-Flop, um ein Taktausgangssignal zu erzeugen, das die halbe Frequenz des Taktsignals hat, das zum Takten des Differential-Flip-Flops verwendet wird. - In
4a ist der Master-Slave-Signalspeicher Zweiteiler neu gezeichnet, wobei der Master-Signalspeicher aus einem Master-Differentialverstärker und einem Master-Speicher besteht, während der Slave-Signalspeicher aus dem Slave-Differentialverstärker und dem Slave-Speicher besteht. Ein gepunkteter Kasten 4-1 enthält die Schaltung, die durchCK getaktet wird. WennCK nieder wird, werden die Vorrichtungen im Kasten 4-1 gesperrt, wodurch der Master-Differentialverstärker von der Slave-Speicherzelle abgekoppelt wird. Die Leitungen 4-2 und 4-3 sehen nur die kapazitive Last innerhalb des gepunkteten Kastens 4-1. Somit haben die Ausgangsknoten 4-4 und 4-5 aus dem gestrichelten Kasten 4-1 drei Zustände oder sie werden nicht angesteuert. Wenn das CK Signal hoch wird, erfasst der Master-Differentialverstärker das Differentialsignal an seinen Eingängen, während der Slave-Speicher freigegeben wird, um die zuvor getakteten Ergebnisse zu halten. - Das Zeitablaufdiagramm in
4b hilft bei der Darstellung, wie der Zweiteiler arbeitet. Die Signale von oben nach unten sind CK,CK , D,X undQ . Bei 4-11 steigt das CK, der D-Eingang zum Master-Differentialverstärker ist hoch, wie dargestellt, wodurchX nieder wird, 4-10, wie durch die gestrichelte Linie 4-15 dargestellt. Es ist zu beachten, dass der D-Eingang für die halbe CK Periode 4-7 vor der ansteigenden Flanke von CK gültig ist und für eine weitere Hälfte der CK Periode 4-9 nach der ansteigenden Flanke von CK gültig bleibt. Dies scheint eine Einrichtungs- bzw. Haltezeit für den Master-Differentialverstärker zu sein, um den Eingang von D am KnotenX zu erfassen, aber es ist mehr als das. Bei 4-12 steigtCK , der D-Eingang zum Slave-Differentialverstärker ist hoch (X), wie dargestellt, wodurchQ hoch wird, 4-17, wie durch die gestrichelte Linie 4-16 angegeben. Es ist zu beachten, dass derX -Eingang über eine halbe CK Periode 4-14 vor der ansteigenden Flanke von CK gültig war und eine weitere halbe CK Periode 4-13 nach der ansteigenden Flanke von CK gültig bleibt. Ähnlich wie zuvor scheint dies eine Einrichtungs- bzw. Haltezeit für den Slave-Differentialverstärker zum Erfassen des Signals am KnotenX beiQ zu sein. In beiden Fällen jedoch können Einrichtungs- bzw. Haltezeit möglicherweise verlängert werden und dennoch einen korrekten Betrieb des Differential-Flip-Flops ermöglichen. - Zurück zu 4-11, wenn CK steigt, fällt
CK , wodurch die Elemente im Kasten 4-1 gesperrt werden. Somit ist die Last auf den Knoten X undX rein kapazitiv und breitet sich nicht über den Kasten 4-1 hinaus aus. Der Master-Differentialverstärker gemeinsam mit der kapazitiven Last ist in4c dargestellt, wenn der Takt hoch geht. Dies ist eine sehr kritische Phase in der Leistung des geflippten Differentials, da diese Phase in der Lage sein muss, die Informationen aus dem Differentialsignal zu gewinnen, das aus D undD besteht, und dieses Signal zu den Knoten X bzw.X transportieren muss. Wie zuvor erwähnt, ist die Periode des Takts bei 60 GHz etwa 16,6 ps, was etwas größer als die Gate-Verzögerung einer einzelnen Vorrichtung, zum Beispiel des Transistors N2 ist. Der Knoten 4-18 erreicht kaum die erforderliche Spannung innerhalb der Zeitperiode von 16,6 ps. Ferner wurde bisher die Ausbreitungsverzögerung durch die Transistoren N4 und N5 noch nicht angesprochen. Somit kann der Master-Differentialverstärker in der herkömmlichen Differential-Flip-Flop-Struktur nicht bei 60 GHz arbeiten. Innovative Lösungen sind notwendig, damit der Master-Differentialverstärker im Differential-Flip-Flop bei 60 GHz arbeiten kann. - Verschiedene Ausführungsformen dieser innovativen Lösungen sind in
5 und6 dargestellt. In5a ist der Master-Differentialverstärker von4 erneut gezeichnet und drei Regionen sind innerhalb dieser Schaltung angegeben. Die erste Region 5-1 umfasst das RC Netz von R1 und C1, das eine RC Zeitkonstante am KnotenX einführt. Die zweite Region 5-2 umfasst einen der Schalttransistoren N4 und den Transistor N2, der durch das CK Signal angesteuert wird. Diese Schaltung besteht effektiv aus zwei Transistoren in Serie, wodurch die Ausbreitungsverzögerung die Zeitperiode von 16,6 ps überschreitet. Schließlich hat in der letzten Region 5-3 der Vorspanntransistor N1 isoliert. Jede dieser Regionen wird analysiert, so dass die innovative Lösung, die gezeigt wird, verstanden wird. - Die in
5b dargestellte Ausführungsform zeigt, dass der Vorspanntransistor N1 vollständig entfernt wurde. Die Spannungsversorgung für diese Schaltung liegt etwas über einem Volt und im Sinne einer Reserve wäre jedes Mittel zur Erhöhung der Reserve wünschenswert, um zur Verbesserung der Leistung der Schaltung beizutragen. Ein Entfernen des Vorspanntransistors erhöht die Reserve, wobei aber die Möglichkeit zu fehlen scheint, den Strom in der Schaltung zu steuern. Diese Steuerung wird später hinzugefügt. - Die in
5c dargestellte Ausführungsform zeigt Reihen-Entzerrspulen, L1 und L2, die jedem Schenkel des Differentialverstärkers hinzugefügt wurden. Die Reihen-Entzerrspule schwingt aus der Kapazität von C1 und eliminiert das Problem bezüglich der RC Zeitkonstante, die früher zwischen den Komponenten R1 und C1 festgestellt wurden. Zusätzlich, wenn auch nicht dargestellt, kann die Kapazität C1 dynamisch auf einen anderen Wert elektronisch eingestellt werden, so dass die Resonanzspitze der RLC Schaltung, die L1, R1 und C1 umfasst, eingestellt werden kann. Die dynamisch eingestellte Kapazität von C1 wird zum Abstimmen der Reaktion des Symmetriedifferentialverstärkers verwendet. - Eine andere Ausführungsform, die in
5d dargestellt ist, zeigt, wie das einzelne Taktsignal, das zuvor an die einzelne Vorrichtung N2 angelegt wurde, durch zwei Taktsignale ersetzt wird, die jeweils an eine der zwei parallelen Vorrichtungen N2 und N18 angelegt werden. Diese Vorrichtungen N2 und N18 können auch als Schalter angesehen werden, da das Taktsignal diese Vorrichtungen vollständig freigibt oder vollständig sperrt. Das ursprüngliche Taktsignal, CK, ist gleich CQ (Clk) oder CI (Clk+90°), mit Ausnahme einer möglichen Phasendifferenz. Somit wird das Signal CQ zum Takten von Transistor N2 verwendet. Ähnlich wird die neue Vorrichtung oder der Transistor N18 durch das imaginäre Taktsignal CI getaktet. Die Taktsignale CI gehen dem Taktsignal CQ um 90° voran. Diese Phasen-Darstellung der zwei Taktsignale CQ und CI ist in5e näher dargestellt. Durch gemeinsames Hinzufügen dieser zwei Phasen ist die effektive Amplitude des Taktsignals nun um die Quadratwurzel von zweiX oder X. -
6a zeigt ferner die Amplitude beim gemeinsamen Hinzufügen der zwei orthogonalen Taktsignale CI und CQ. Der Takt CQ trägt den Abschnitt 6-1 zu Ccom bei, während der Takt CI den Abschnitt 6-2 Ccom beiträgt. Die Größe von C, und ist - Die Ausführungsform in
6b zeigt die Vorsteuerungsinnovation, die dazu beiträgt, die Auswertung des Signals beiX und X zu beschleunigen. Die neuen Vorrichtungen oder Transistoren, die hinzugefügt wurden, enthalten die Vorrichtung N15, die durch das analoge Signal Vnb gesteuert wird. Zusätzlich zwei Transistoren N16 und N17, die eine gemeinsame Source teilen, die an den Drain der Vorrichtung N15 gekoppelt ist. Die Drains von N16 und N17 sind jeweils an den Abzweigungspunkt 6-4 und 6-5 in einem der Schenkel des Differential-Masterverstärkers angeschlossen. Die gepunktete Schleife 6-9 (6c ) gibt die Last an, die zwischen den Schenkeln der Differentialzelle und der Spannungsversorgung gekoppelt ist. Der Abzweigungspunkt 6-10 (6c ) liegt zwischen der Reihen-Entzerrspule und der Widerstandslast, zum Beispiel zwischen L2 und R2. Es ist zu beachten, dass der Pfad vom Abzweigungspunkt durch die Vorrichtung N15 zur Masse kein getaktetes Element enthält. Wenn daher der Transistor N15 freigegeben wird, werden die Signale D undD an die Gates von N16 und N17 angelegt, um die zwei KnotenX und X zu beeinflussen, bevor der Differentialabschnitt des Gates durch eines der zwei Taktsignale CQ oder CI freigegeben wird. Wenn Vnb N15 freigibt, hilft dieser Vorsteuerungspfad in der Beschleunigung der Auswertung des Symmetrie-Master-Differentialverstärkers. - Zur Vereinfachung der schematischen Darstellungen sind die zwei Transistoren N2 und N18, wie in
6b dargestellt, zu einer gesteuerten Stromquelle IC kombiniert, wie in6c dargestellt. Ebenso ist die effektive Kombination der einzelnen Taktsignale CQ und CI durch das einzelne Taktsignal Ccom dargestellt, wie zuvor in5e gezeigt. - Die Wellenformen für den Master-Differentialverstärker, der in
6c gezeigt ist, sind in6d angegeben. Es wird angenommen, dass: 1) die Wellenform vom Slave-Signalspeicher (nicht dargestellt) erzeugt wurde, getaktet durch das6c wird freigegeben, wenn die steigende Flanke vonX nieder. -
7a zeigt eine Ausführungsform eines Differential-Flip-Flops, der zum Zweiteiler gestaltet ist, während7b die entsprechenden Wellenformen darstellt. Ein getakteter Differentialverstärker mit ersten vollsymmetrischen Eingängen (D undD ) und ersten vollsymmetrischen Ausgangsleitungen (X undX ), ist an eine komplementär getaktete Master-Speichereinheit mit ersten vollsymmetrischen Speicherleitungen (X undX ) gekoppelt, die an erste vollsymmetrische Ausgangsleitungen (X undX ) gekoppelt ist. Ein komplementär getakteter Slave-Differentialverstärker mit zweiten vollsymmetrischen Eingängen (X undX ) ist an die ersten gekoppelten Speicherleitungen (X undX ) gekoppelt. Der komplementär getaktete Slave-Differentialverstärker mit zweiten vollsymmetrischen Ausgangsleitungen (Q undQ ) ist an eine getaktete Slave-Speichereinheit mit zweiten vollsymmetrischen Speicherleitungen (Q undQ ) gekoppelt, die an zweite vollsymmetrische Ausgangsleitungen (Q undQ ) gekoppelt ist; und die zweiten vollsymmetrischen Speicherleitungen, die an die ersten vollsymmetrischen Eingänge (D undD ) kreuzgekoppelt sind, stellen die passende Rückkopplung bereit. Jeder der getakteten Differentialverstärker und Speichereinheiten verwendet zwei Schalter (Speicher, Transistoren, usw.) parallel zur Freigabe oder Sperre der Differentialverstärker und Speichereinheiten. Ein erster Hochfrequenztakt wird an einen Schalter angelegt und ein zweiter Hochfrequenztakt bei derselben Frequenz, aber mit einer anderen Phase, wird an den anderen Schalter angelegt. Diese zwei Schalter werden miteinander kombiniert und als gesteuerte Stromquelle Ic1 dargestellt, wie zuvor in6c beschrieben. Die zwei Hochfrequenztakte sind durch das einzelne Signal Ccom dargestellt. Diese gesteuerten Stromquellen Ic1, Ic2, Ic3 und Ic4 geben den Master-Differentialverstärker, den Master-Speicher, den Slave-Differentialverstärker bzw. den Slave-Speicher frei und steuern diesen. - Für
7a wird angenommen, dass Vnb die Vorrichtungen oder Transistoren N15 und N19 so steuert, dass die Vorsteuerungspfade betriebsbereit werden. Das Ausmaß der Vorsteuerung wird von dem Strom durch die Vorrichtungen oder Transistoren N15 und N19 gesteuert. Eine Stromquelle (nicht dargestellt) wird zum Erzeugen der Spannung Vnb verwendet. Die Stromsteuerung kann zum Einstellen der Positionierung der Resonanzfrequenz des Verstärkers verwendet werden. Der Master-Differentialverstärker benötigt D undD Eingänge, die von einem Rückkopplungspfad vom Slave-Speicherabschnitt des Differential-Flip-Flops bereitgestellt werden. Das heißt, der Q Ausgang des SymmetrieDifferentialverstärkers wird im Rückkopplungspfad zumD Eingang geleitet und derQ Ausgang wird zum D Eingang zurückgeleitet. Somit wird in7b , sobald derQ Ausgang von nieder zu hoch modifiziert 7-3, wie durch die steigende Flanke vonQ dargestellt. Das Ereignis 7-2 bewirkt, dass sichQ von hoch zu nieder ändert. DaQ zum D Eingang des Differential-Flip-Flops zurückgeleitet wird, um den Zweiteiler zu schaffen, ist die D Wellenform im Prinzip mit derQ Wellenform identisch. Es werden die Q Wellenformen zurückgeleitet und an den Master-Differentialverstärkerabschnitt des Differential-Flip-Flops angelegt. - Der Master-Differentialverstärker wird freigegeben, wenn Ccom hoch wird, wie durch das Ereignis 7-5 in
7b angegeben. Dieses Ereignis 7-6 bewirkt, dassX von hoch auf nieder entlang dem vollen Pfad der Wellenform von7b abnimmt. Es ist zu beachten, dass dieser Übergang zwischen den steigenden und fallenden Flanken von D eintritt, wodurch die „Einrichtungs-“ und „Haltezeit“ annähernd gleiche Dauern haben. Der Vorsteuerungspfad wird freigegeben, da Vnb N15 freigibt. Dieser Vorsteuerungspfad bewirkt, dass die fallende Flanke vonX in der Zeit nach links vorgeschoben wird, da D hoch ist.X sollte früher nieder werden und diese Verschiebung 7-7 ist durch den gepunkteten Abschnitt der fallenden Flankenkurve vonX dargestellt. Es ist zu beachten, dass der andere Vorsteuerungspfad mit der Vorrichtung N17 gesperrt ist, daD auf einer logischen Null liegt. Dieses Signal wird vom Master-Speicher erfasst und an den Slave-Signalspeicher angelegt, der auf ähnliche Weise arbeitet, wenn der - Das nächste Mal, wenn Ccom wieder hoch wird, ist durch das Ereignis 7-8 angezeigt. Der Master-Differentialverstärker wird freigegeben, wenn Ccom wie zuvor wieder hoch wird. Dieses Ereignis 7-9 bewirkt, dass
X entlang dem durchgezogenen Pfad der Wellenform von7b von nieder auf hoch steigt. Ungefähr zur selben Zeit nimmt das Signal X (nicht dargestellt) von hoch zu nieder ab. Es ist jedoch zu beachten, dass der erste Rückkopplungspfad, der N16 umfasst, gesperrt ist, (D ist nieder), so dassX vom ersten Vorsteuerungspfad nicht beeinflusst wird. Stattdessen wird der zweite Vorsteuerungspfad mit N17 freigegeben, daD hoch ist, wodurch der X Ausgang nieder wird und die fallende Flanke früher verschiebt. Die Wirkung ist durch die Differentialpaarkopplung von N4 und N5 gekoppelt und bewirkt, dassX früher hoch wird und 7-10 verschiebt und die steigende Flankenkurve vonX verschiebt, wie durch den gepunkteten Teil der Wellenform dargestellt. Diese Verschiebung der fallenden und steigenden Flanke vonX kann 90° oder 16,6/4 ps oder 4,16 ps bei 60 GHz nicht überschreiten, andernfalls würde die Flanke in einem der anderen drei Quadranten auftreten. Testmessungen zeigen jedoch, dass diese Flanke mehre Pikosekunden verschoben werden kann und dennoch einen zuverlässigen Betrieb des Zweiteilers bei 60 GHz ermöglicht. - Die Breiten der Vorrichtungen N16 und N4 sind auf etwa ein 1:3 Verhältnis eingestellt. Wenn die Breite von N16 erhöht wird, wodurch dieses Verhältnis verringert wird, wird die Verschiebung der Wellenformen bei X und
X zu weit vorgeschoben und bewirkt, dass der Flip-flop versagt. Wenn andererseits die Breite von N16 verringert wird, wodurch dieses Verhältnis erhöht wird, kann die Wirkung der Verschiebung der Wellenformen bei X undX vernachlässigbar sein. - Schließlich ist klar, dass die vorangehende Beschreibung für die Prinzipien der vorliegenden Erfindung nur veranschaulichend ist. Verschiedene Änderungen, Verbesserungen und Modifizierungen werden auftreten und sollen hiermit nahgelegt werden und liegen im Wesen und Umfang der Erfindung. Diese Erfindung kann jedoch in vielen verschiedenen Formen ausgeführt werden und sollte nicht als auf die hierin angegebenen Ausführungsformen beschränkt angesehen werden. Vielmehr sind diese Ausführungsformen für eine umfassende und vollständige Offenbarung angegeben und vermitteln Fachleuten auf dem Gebiet vollständig den Umfang der Erfindung. Es ist klar, dass die verschiedenen Ausführungsformen der Erfindung, wenn auch unterschiedlich, gemäß diesen Prinzipien nicht wechselseitig ausschließlich sind und Fachleute zahlreiche Modifizierungen entwerfen können, ohne vom Wesen und Umfang der Erfindung abzuweichen. Obwohl die Schaltungen mit CMOS beschrieben wurden, können dieselben Schaltungstechniken für Verarmungsmodusvorrichtungen und BJT oder bipolare Schaltungen verwendet werden, da diese Technologie die Bildung von Stromquellen und Source-Folgern ermöglicht. Wenn eine Vorrichtung spezifiziert ist, kann die Vorrichtung ein Transistor wie ein N-MOS oder P-MOS sein. Die CMOS oder SOI (Silizium auf Isolator) Technologie bietet zwei Verstärkungsmodus-Kanaltypen; N-MOS (n-Kanal) und P-MOS (p-Kanal) Vorrichtungen oder Transistoren. Verschiedene Ausführungsformen wurden beschrieben, einschließlich: Taktverstärkung, Vorsteuerung, Reihen-Entzerrspulen und Reserveverbesserung. Jede dieser Ausführungsformen kann einzeln oder in beliebiger Kombination in einen Differentialverstärker integriert werden.
Claims (15)
- Geschalteter Differentialverstärker, aufweisend: eine erste Differentialzelle, die von einem Eingangssignal angesteuert wird; eine erste Last mit einer ersten zentralen Abzweigung koppelt einen ersten Schenkel der ersten Differentialzelle an eine erste Spannungsversorgung; eine zweite Last mit einer zweiten zentralen Abzweigung koppelt einen zweiten Schenkel der ersten Differentialzelle an die erste Spannungsversorgung; eine Mehrzahl von Schaltern zum Koppeln einer Source der ersten Differentialzelle an eine zweite Spannungsversorgung; wobei jeder der Mehrzahl von Schaltern ein anderes Signal empfängt, mindestens eines der verschiedenen Signale eine andere Phase als die übrigen Signale hat; und die ersten und zweiten zentralen Abzweigungen an eine nicht getaktete Version des Eingangssignals gekoppelt sind; und die Vorrichtung des Weiteren aufweisend: eine zweite Differentialzelle, die von dem Eingangssignal angesteuert wird; wobei jeder Schenkel der zweiten Differentialzelle einem äquivalenten Schenkel in der ersten Differentialzelle entspricht; ein erster Schenkel der zweiten Differentialzelle an die erste zentrale Abzweigung gekoppelt ist; ein zweiter Schenkel der zweiten Differentialzelle an die zweite zentrale Abzweigung gekoppelt ist; und einen Transistor zum Koppeln einer Source der zweiten Differentialzelle an die zweite Spannungsversorgung, wobei ein analoges Signal den Transistor freigibt.
- Vorrichtung nach
Anspruch 1 , wobei die Last eine Serienkopplung eines Widerstand und einer Reihen-Entzerrspule ist. - Vorrichtung nach
Anspruch 2 , des Weiteren umfassend: eine Kapazität, die an jeden Schenkel der ersten Differentialzelle zur Bildung eines RLC Netzes gekoppelt ist. - Vorrichtung nach
Anspruch 3 , wobei der Kapazitätswert elektrisch eingestellt werden kann. - Vorrichtung nach
Anspruch 4 , wobei ein Scheinwiderstand der Reihen-Entzerrspule mit einer Größe des elektrisch eingestellten Scheinwiderstands des Kondensators übereinstimmt. - Vorrichtung nach
Anspruch 1 , des Weiteren umfassend: einen Stromspiegel, der an den Transistor gekoppelt ist, der einen Stromfluss durch den Transistor einstellt. - Vorrichtung nach
Anspruch 6 , wobei der Stromfluss eine Resonanzeigenschaft eines RLC Netzes einstellt. - Differentialverstärker, umfassend: eine erste Differentialzelle, die von einem Eingangssignal angesteuert wird; eine erste Last mit einer ersten zentralen Abzweigung koppelt einen ersten Schenkel der ersten Differentialzelle an eine erste Spannungsversorgung; eine zweite Last mit einer zweiten zentralen Abzweigung koppelt einen zweiten Schenkel der ersten Differentialzelle an die erste Spannungsversorgung; eine Stromsteuerung zum Koppeln der ersten Differentialzelle an eine zweite Spannungsversorgung; wobei die ersten und zweiten zentralen Abzweigungen an eine nicht getaktete Version des Eingangssignals gekoppelt sind; eine zweite Differentialzelle, die von dem Eingangssignal angesteuert wird; wobei jeder Schenkel der zweiten Differentialzelle einem äquivalenten Schenkel in der Differentialzelle entspricht; ein erster Schenkel der zweiten Differentialzelle an die erste zentrale Abzweigung gekoppelt ist; ein zweiter Schenkel der zweiten Differentialzelle an die zweite zentrale Abzweigung gekoppelt ist; und einen Transistor zum Koppeln einer Source der zweiten Differentialzelle an die zweite Spannungsversorgung, wobei ein analoges Signal den Transistor freigibt.
- Vorrichtung nach
Anspruch 8 , des Weiteren aufweisend: eine Mehrzahl von Schaltern, die zwischen der Source der Differentialzelle und der Stromsteuerung gekoppelt sind; wobei jeder der mehreren Schalter ein anderes Signal empfängt, und mindestens eines der verschiedenen Signale eine andere Phase als die übrigen Signale hat. - Vorrichtung nach
Anspruch 8 , wobei die Last eine Serienkopplung eines Widerstands und einer Reihen-Entzerrspule ist. - Vorrichtung nach
Anspruch 8 , des Weiteren umfassend: eine Kapazität, die an jeden Schenkel der Differentialzelle zur Bildung eines RLC Netzes gekoppelt ist. - Vorrichtung nach
Anspruch 11 , wobei der Kapazitätswert elektrisch eingestellt werden kann. - Vorrichtung nach
Anspruch 12 , wobei ein Scheinwiderstand der Reihen-Entzerrspule mit einer Größe des elektrisch eingestellten Scheinwiderstands des Kondensators übereinstimmt. - Vorrichtung nach
Anspruch 8 , des Weiteren umfassend: ein Stromspiegel, der an den Transistor gekoppelt ist, der einen Stromfluss durch den Transistor einstellt. - Vorrichtung nach
Anspruch 14 , wobei der Stromfluss die Eigenschaften des RLC Resonanznetzes einstellt.
Applications Claiming Priority (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/243,880 | 2011-09-23 | ||
US13/243,908 US8680899B2 (en) | 2011-09-23 | 2011-09-23 | High performance divider using feed forward, clock amplification and series peaking inductors |
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US13/243,908 | 2011-09-23 | ||
US13/243,880 US8487695B2 (en) | 2011-09-23 | 2011-09-23 | Differential source follower having 6dB gain with applications to WiGig baseband filters |
US13/243,986 US8406710B1 (en) | 2011-09-23 | 2011-09-23 | Method and apparatus of minimizing extrinsic parasitic resistance in 60 GHz power amplifier circuits |
PCT/US2012/056463 WO2013043954A2 (en) | 2011-09-23 | 2012-09-21 | A high performance divider using feed forward, clock amplification and series peaking inductors |
Publications (2)
Publication Number | Publication Date |
---|---|
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103939068A (zh) * | 2014-04-16 | 2014-07-23 | 东北石油大学 | 一种开采稠油或沥青的方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020017921A1 (en) | 2000-02-24 | 2002-02-14 | Broadcom Corporation | Current-controlled CMOS circuits with inductive broadbanding |
US20030201815A1 (en) | 2002-04-30 | 2003-10-30 | Qantec Communication, Inc. | 2-level series-gated CML-based circuit with inductive components for optical communication |
US20050140417A1 (en) | 2003-12-30 | 2005-06-30 | Intel Corporation | Variable-delay signal generators and methods of operation therefor |
US20090212856A1 (en) | 2005-07-12 | 2009-08-27 | Agere Systems Inc. | Analog amplifier having dc offset cancellation circuit and method of offset cancellation for analog amplifiers |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3701791A1 (de) * | 1987-01-22 | 1988-08-04 | Siemens Ag | Differenzverstaerker mit steuerbarer leistungsaufnahme |
US5264736A (en) * | 1992-04-28 | 1993-11-23 | Raytheon Company | High frequency resonant gate drive for a power MOSFET |
US5396128A (en) * | 1993-09-13 | 1995-03-07 | Motorola, Inc. | Output circuit for interfacing integrated circuits having different power supply potentials |
US5589783A (en) * | 1994-07-29 | 1996-12-31 | Sgs-Thomson Microelectronics, Inc. | Variable input threshold adjustment |
US5959504A (en) * | 1998-03-10 | 1999-09-28 | Wang; Hongmo | Voltage controlled oscillator (VCO) CMOS circuit |
US6057714A (en) * | 1998-05-29 | 2000-05-02 | Conexant Systems, Inc. | Double balance differential active ring mixer with current shared active input balun |
US6801090B1 (en) * | 2002-08-13 | 2004-10-05 | Applied Microcircuits Corporation | High performance differential amplifier |
US7181180B1 (en) * | 2003-05-15 | 2007-02-20 | Marvell International Ltd. | Sigma delta modulated phase lock loop with phase interpolation |
US6937071B1 (en) * | 2004-03-16 | 2005-08-30 | Micrel, Incorporated | High frequency differential power amplifier |
US7598811B2 (en) * | 2005-07-29 | 2009-10-06 | Broadcom Corporation | Current-controlled CMOS (C3MOS) fully differential integrated wideband amplifier/equalizer with adjustable gain and frequency response without additional power or loading |
US7372335B2 (en) * | 2005-10-21 | 2008-05-13 | Wilinx, Inc. | Wideband circuits and methods |
EP1788626B1 (de) * | 2005-11-17 | 2009-04-29 | Seiko Epson Corporation | Mehrlagenschaltung mit variablem Induktor sowie Verfahren zu ihrer Herstellung |
US7486145B2 (en) * | 2007-01-10 | 2009-02-03 | International Business Machines Corporation | Circuits and methods for implementing sub-integer-N frequency dividers using phase rotators |
EP2151834A3 (de) * | 2008-08-05 | 2012-09-19 | Nxp B.V. | Induktorbaugruppe |
US8004361B2 (en) * | 2010-01-08 | 2011-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Constant transconductance operational amplifier and method for operation |
US8797100B2 (en) * | 2010-03-05 | 2014-08-05 | Epcos Ag | Circuit unit, bias circuit with circuit unit and differential amplifier circuit with first and second circuit unit |
-
2012
- 2012-09-21 WO PCT/US2012/056463 patent/WO2013043954A2/en active Application Filing
- 2012-09-21 WO PCT/US2012/056466 patent/WO2013043957A2/en active Application Filing
- 2012-09-21 CN CN201280054536.0A patent/CN104054267A/zh active Pending
- 2012-09-21 DE DE112012003966.1T patent/DE112012003966B4/de active Active
- 2012-09-21 WO PCT/US2012/056458 patent/WO2013043950A1/en active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020017921A1 (en) | 2000-02-24 | 2002-02-14 | Broadcom Corporation | Current-controlled CMOS circuits with inductive broadbanding |
US20030201815A1 (en) | 2002-04-30 | 2003-10-30 | Qantec Communication, Inc. | 2-level series-gated CML-based circuit with inductive components for optical communication |
US20050140417A1 (en) | 2003-12-30 | 2005-06-30 | Intel Corporation | Variable-delay signal generators and methods of operation therefor |
US20090212856A1 (en) | 2005-07-12 | 2009-08-27 | Agere Systems Inc. | Analog amplifier having dc offset cancellation circuit and method of offset cancellation for analog amplifiers |
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