CN104054267A - 使用前馈、时钟放大和串联峰值电感器的高性能分频器 - Google Patents
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Abstract
锁相环(PLL)是无线系统中的一个重要部件。CMOS技术提供了以60GHz操作的压控振荡器设计。一个难题是使用常规的CMOS将高频时钟下分频成一个可管理的时钟频率。尽管注入锁定分频器可以对此时钟频率进行下分频，但这些分频器具有限制。提出了一种使用若干种技术的2分频电路；前馈、时钟放大和串联峰值电感器来克服这些限制。
Description
相关申请的交叉引用
本申请涉及与本申请在同一天提交的名称为“施加到无线千兆比特基带滤波器上的具有6dB增益的差分源极跟随器(A Differential Source Followerhaving6dB Gain with Applications to WiGig Baseband Filters)”的共同提交的美国申请第13/243,880号，以及与本申请在同一天提交的名称为“使60GHz功率放大器电路中的外部寄生电阻最小化的方法和装置(Method and Apparatus ofMinimizing Extrinsic Parasitic Resistance in60GHz Power Amplifier Circuits)”的共同提交的美国申请第13/243,986号，这两个申请都在2011年9月23日提交，并且由与本申请相同的发明人发明并且通过引用以其全文结合于此。
背景技术
美国联邦通信委员会(FCC)已经分配了在60GHz频率范围(57到64GHz)内的带宽的频谱。无线千兆比特联盟(WiGig)以此频带的标准化为目标，该标准化将支持多达7Gbps的数据传输速率。在半导体裸片中形成的集成电路提供在频率的此毫米波长范围内的高频操作。这些集成电路中的一些集成电路利用了互补金属氧化物半导体(CMOS)，而其他集成电路可以使用或者硅锗(SiGe)或者砷化镓(GaAs)技术以形成这些设计中的裸片。在60GHz处，使用VCO和高性能分频器获得所希望的频率合成参数提出了困难的挑战。
振荡器和频率合成器是通信系统中的元件。在一种给定技术中的最高性能电路通常以片上振荡器的某一形式进行测量，如使用晶体管的一个环形振荡器或使用再生连接中的晶体管和电抗部件的一个谐振振荡器。
频率合成器典型地为锁相环(PLL)。PLL使用压控振荡器(VCO)产生高频时钟信号并且将此信号与参考频率进行比较。基于(例如)晶体的稳定低频信号被用作锁相环内的参考频率之一。锁相环内的负反馈抑制由于产生高频时钟信号的振荡器而导致的任何相位噪声并且允许产生稳定的高频时钟信号。VCO以一种给定的技术被设计以获得最大可能性能并且推动技术边界的边缘以产生高频时钟信号。这个时钟信号具有在60GHz处的一个较短的持续时间(16ps)，从而通过此信号被计时的任何常规的计算CMOS门都将失效，因为持续时间如此之短。前置分频器为一个对高频时钟信号进行下分频以提供更多时间来进行计算的电路。难题是，前置分频器本身就是一个计算单元。
前置分频器产生一个较低频率时钟信号，该时钟信号提供更多时间给要求高的电路，从而使得它们可以执行其所需的功能。然而，常规的CMOS2分频电路不能够以60GHz的时钟速率进行操作。注入锁定分频器典型地被用于创建高频分频器。但注入锁定分频器具有限制；1)注入锁定分频器具有一个非常窄的锁定范围；以及2)注入锁定分频器的商业生产尚未得到较好的证明。提出了一些装置和方法来克服这些限制。提出了一种结合了这些进步的2分频电路，由此消除了对注入锁定分频器的需要。
发明内容
将参考下文论述的细节描述本发明的各种实施例和方面并且附图将图示出各种实施例。以下描述和附图是说明本发明，并且不应被解释为限制本发明。许多特定细节被描述以提供对本发明的各种实施例的透彻理解。然而，在某些实例中，众所周知的或常规的细节将不被描述，以便提供对本发明的实施例的简明论述。
随着集成电路尺寸设定中的电源电压降低，模拟集成电路的电压余量相对应地降低。这使低电源集成电路中的高性能系统的设计变得困难并且有挑战性得多。PLL中的CMOS VCO(压控振荡器)可以产生以降低的电源电压在60GHz的频率范围中操作的一个时钟信号。这个时钟信号需要先被下分频到一个更加可管理的频率，然后芯片上的电路的其余部分才能够使用这个经过下分频的时钟信号。2分频电路为第一电路之一，这些第一电路用于将时钟信号的频率降低到一个更加可管理的频率。2分频电路将高频时钟信号(f)分频成一半以产生以高频信号的一半(f/2)进行操作的一个时钟信号。注意，2分频电路必须以高频速率(f)被计时。60GHz时钟的周期约为16.6ps，而通过一个器件或晶体管的时延稍微超过这个值。因此，如果常规的CMOS电路技术被施加到以60GHz计时的2分频电路上，常规的CMOS电路技术将防止2分频电路的操作，因为通过一个CMOS器件的时延大于时钟周期。这解释了设计者被引向注入锁定分频器技术的原因。我们的技术提供了一种鲁棒的2分频电路而不需要借助注入锁定分频器技术。
本披露的实施例之一去除了串联偏压晶体管，由此增加了差分放大器的余量。增加的余量增加了所施加的信号的动态范围。这个特征实现了更快的执行电路。
常规的CMOS2分频电路受到由跨电阻负载的电容负载引起的RC时延的影响。串联峰值电感器被结合到放大器的每一个管脚中以解谐耦合到差分放大器的输出上的输出电容负载。这有效地消除了RC时延，由此改进了电路的性能。
另一个实施例使用两个正交时钟的矢量求和来创建一个复合时钟信号，该复合时钟信号具有大41％的振幅。此时钟信号被用于启用/停用(开关)触发器的差分放大器和差分存储器。复合时钟信号的增加的振幅增加了施加到开关式晶体管上的栅极到源极电压，从而使复合时钟信号改进电路的性能。
一个实施例对计时差分放大器使用前馈。然而，前馈路径不被计时。实际上，电流源调节通过前馈电路的电流。电流镜可以改变通过前馈电路电流。这个电流可以被减少到0或被改变以转变RLC负载的共振行为。第一种情况通过将前馈电路分成三态去除了前馈电路的行为，而第二种情况可以被用于改进2分频电路的性能或调节RLC电路的共振电路特征。
附图说明
请注意，本说明书中示出的附图可能未必按比例绘制并且图式中各种元件的相对尺寸示意性地被描绘。此处所提出的发明可以用许多不同形式实施并且不应被解释为限于这里所列举的实施例。更准确地说，提供这些实施例是为了使本披露将是透彻并且完整的，并且这些实施例将把本发明的范围完整地传达给本领域的技术人员。在其他实例中，众所周知的结构和功能未被示出或详细描述，以避免对本发明的实施例的描述产生不必要的模糊。在图式中相同数字指代相同元件。
图1a描绘了一个锁相环(PLL)。
图1b示出了具有两个计数器的双模PLL。
图2a图示了根据本发明的具有在前置分频器路径中的一个2分频电路的在图1a中图示出的PLL。
图2b描绘了根据本发明的具有在前置分频器路径中的一个2分频电路的在图1b中图示出的双模PLL。
图3a呈现了根据本发明的另一双模PLL。
图3b图示了根据本发明的一个2分频电路的框图表示。
图3c描绘了根据本发明的进一步识别锁存器的一个2分频电路的CMOS电路实现方式。
图4a图示了根据本发明的进一步识别锁存器的部件的一个2分频电路的CMOS电路实现方式。
图4b呈现了根据本发明的图4a的时序图。
图4c描绘了根据本发明的2分频电路的主差分放大器部件。
图5a呈现了根据本发明的进一步被分割成三个区域的主差分放大器部件。
图5b图示了根据本发明的区域之一的去除。
图5c呈现了根据本发明的用于补偿其余区域之一的一个串联峰值电感器。
图5d图示了根据本发明的在最后区域中的时钟放大器替换。
图5e描绘了根据本发明的提供了时钟放大的矢量加法。
图6a示出了根据本发明的时钟放大器实施例的时序图。
图6b描绘了根据本发明的具有时钟放大器件的差分放大器的简化模型。
图6c图示了根据本发明的用于图6b中的电路的时钟放大器的单个器件和单个时钟的替换。
图6d示出了根据本发明的窗口，该窗口为在信号X改变状态之前和之后，输入信号D为有效的。
图7a描绘了根据本发明的同时使用若干个实施例的2分频电路。
图7b图示了根据本发明的在图7a中的2分频电路的时序图。
具体实施方式
本说明书中提出的发明可以被用于高频系统设计中。若干个实施例被呈现，其中这些实施例的任何组合可以被包括到电路设计中。尽管一个2分频电路被图示为受益于这些技术，但这些技术还可以被应用到其他高速电路。
图la图示了一个常规的的PLL。来自一个晶体的参考频率f参考通过R分频框1-1被下分频。低频信号在PDF(相位和频率检测器)中被与可变时钟信号1-11比较。VCO1-4产生高频信号f输出。此信号被呈现给前置分频器1-5并且被N除并且在PFD框1-2中被与一个参考信号比较。PFD的输出被低通滤波(LPF1-3)以产生一个直流电压，该直流电压被施加到VCO上以调节高频信号f输出。
在图1b中，一个双模前置分频器被呈现并且允许通过两个数字之一进行分频。根据程序计数器1-8的值(P的值)或吞脉冲计数器l-10的值(S的值)，双模前置分频器1-7用N和或量N+1除高频信号f输出。P的值总是大于S的值。S计数器1-10和门1-9倒计数并且用N+1除f输出，直到S计数器到达零，随后程序计数器被启用并且前置分频器针对P内的其余计数用N除。f参考信号被参考分频器1-6下分频并且在PFD内被比较。LPF和VCO框像之前一样起作用。
在图2a中，前置分频器的反馈路径被分割成两个框。第一个为用二除f输出的一个2分频电路2-1，从而将此临界频率减少一半。时钟周期现在被加倍到约33ps。因此，在前置分频器功能中的基本部件之一为2分频电路框2-1，该框将高频信号分频成一半并且使可获得的处理时间的数量加倍。通过引入第二二分频电路(未示出)，时钟周期于是将为66ps，从而提供多得多的时间以在更加复杂的电路配置内执行额外处理。前置分频器2-2的其余部件产生时钟信号，该时钟信号在PFD中被与一个参考信号比较。
图2b图示了串联的分割双模前置分频器。高频输出时钟信号f输出在2-4中被二除。其余的双模前置分频器框2-3现在需要仅与一个时钟信号相关，该时钟信号的周期是初始时钟信号f输出的周期的两倍。如果时间周期仍不够，一个另外的二分频电路可以被插入到前置分频器中以进一步增加可获得的可用于计算电路的时间周期。
图3a图示了以60GHz进行操作的PLL的另一个实施例。相位和频率检测器PFD将f参考与双模前置分频器的输出进行比较。PFD被施加到电荷泵3-1上，电荷泵的输出通过低通滤波器LPF被滤波并且被施加到压控振荡器上。VCO在此情况下为一个正交VCO，该正交VCO在0°和180°处产生实时钟信号，并且在90°和270°处产生虚时钟信号。来自正交信号的实和虚时钟信号分别被称为C1和CQ信号。VCO的所有时钟输出都被装载有匹配的负载以确保实产生时钟信号与虚产生时钟信号之间的相对相位差保持正交。
C1/CQ时钟信号被2除3-2以减小频率并且增加用于计算的时间周期。此外，信号进一步被2除3-3，但现在可以使用一个常规的2分频电路结构。双模前置分频器的其余部分为三或四分频模3-4以及N分频模3-5。一旦前置分频的高频时钟信号跟踪时钟频率参考信号，PLL就被锁定。
一个差分二分频电路的框图在图3b中被图示出。一个差分电路对差分或平衡输入/输出信号进行操作或产生差分或平衡输入/输出信号。差分触发器(DFF)的输出被反馈到本身。此差分触发器要求在Q和输出处的输出和一个信号被反馈回输入和输入条状信号D和以便产生具有一定频率的时钟输出，该频率为被用以对差分触发器计时的时钟频率的一半。
差分触发器的一个MOS电路示意图在图3c中被图示出。触发器由串联的两个锁存器组成；第一个为主锁存器并且第二个被称为从锁存器。每一个锁存器是结构上相同的，包括一个差分放大器和一个差分存储器存储单元。每一个被依次交替地启用。施加到晶体管N1上的一个偏压控制调节锁存器的功率耗散和速度。路径在通过CK和信号被依次交替地启用的晶体管N2和N3之间分叉。差分放大器包括晶体管N4和N5连同通过器件N2被启用的电阻负载R1和R2，该器件通过CK被计时。虚线环路3-7包含一个差分单元，该差分单元包括在其源极处耦合在一起并且在被称为源极的一个节点3-8处离开虚线环路的两个晶体管N4和N5。N4和N5的栅极分别在3-9和3-10处进入虚线环路并且被称为输入。N4和N5的漏极分别在3-11和3-12处离开虚线环路并且被称为管脚。差分存储器存储器件包括交叉耦合到彼此上的晶体管N6和N7。差分放大器耦合到差分存储器存储单元上并且被提供给从锁存器。如先前所指出的，从锁存器为主锁存器的一个复制品，除了CK信号(CK和)已经被翻转。主锁存器的输出被馈送到从锁存器的差分放大器的输入中。从锁存器中的差分存储器存储单元的输出信号耦合到主锁存器中的差分放大器的输入信号上。这提供了差分触发器中所需的反馈，以便产生具有用以对差分触发器进行计时的时钟信号的一半频率的一个时钟输出信号。
在图4a中，二分频主从锁存器被重新绘制，其中主锁存器包括一个主差分放大器和一个主存储器，而从锁存器包括从差分放大器和从存储器。虚线框4-1包含通过被计时的电路。当变低时，框4-1内的器件被停用，从而导致主差分放大器从从存储器单元上去耦。导线4-2和4-3仅见到虚线框4-1内的电容负载。因此，来自虚线框4-1的输出节点4-4和4-5被分成三态或者它们不被驱动。随着CK信号变高，主差分放大器在其输入处检测到差分信号，同时从存储器被启用以保持先前被计时的结果。
图4b中的时序图有助于图示2分频电路操作的方法。信号从上到下为CK、D、和在4-11处，CK上升，向主差分放大器的D输入如所示较高，从而导致变低4-10，如虚线4-15所指示。应注意，D输入已经对在CK的上升沿之前的半个CK周期4-7有效并且对在CK的上升沿之后的CK周期的另外一半4-9保持有效。这似乎分别是供主差分放大器捕获在节点处的D输入的设置与保持时间，但它不止如此。在4-12处，正上升，向从差分放大器的D输入如所示较高()，从而导致变高4-17，如虚线4-16所指示。应注意，输入已经对在CK的上升沿之前的半个CK周期4-14有效并且对在CK的上升沿之后的CK周期的另外一半4-13保持有效。类似地，与之前一样，这似乎是分别供从差分放大器在处捕获节点上的信号的设置与保持时间。然而，在这两种情况下，此设置与保持时间潜在地有可能被扩展并且仍允许差分触发器适当地操作。
返回到4-11，当CK正上升时，正下降，从而导致框4-1内部的元件被停用。因此，节点X和上的负载为纯电容的并且不传播经过框4-1。当时钟变高时的主差分放大器连同电容负载在图4c中被图示出。这在差分翻转的性能中是一个非常重要的阶段，因为这个阶段必须能够从包括D和的差分信号上提取出信息并且将该信号分别传输到节点X和如先前所指出的，在60GHz处的时钟的周期约为16.6ps，该周期稍微大于单个器件(例如，晶体管N2)的门时延。在16.6ps的时间周期内节点4-18将勉强达到所需的电压。此外，通过晶体管N4和N5的传播时延尚未被处理。因此，在常规差分触发器结构内的主差分放大器不能以60GHz进行执行。为了差分触发器内的主差分放大器能够以60GHz进行操作，需要创新的解决方案。
这些创新的解决方案的各种实施例被呈现在图5和图6中。在图5a中，主差分放大器根据图4被重新绘制，并且在此电路内识别了三个区域。第一区域5-1涵盖R1和C1的RC网络，该RC网络在节点处引入一个RC时间常数。第二区域5-2涵盖开关晶体管N4之一和通过CK信号N2被驱动的晶体管。此电路实际上是两个串联的晶体管，这导致传播时延超出16.6ps的时间周期。最后，最后区域5-3将偏压晶体管N1隔离。这些区域中的每一个被分析，因此被呈现的创新解决方案被了解。
图5b中描绘的实施例显示出，偏压晶体管N1已经被完全去除。此电路的电源为一伏特多一点，并且就余量而言，为了有助于改进电路的性能，用于增加余量的每一个装置将非常合乎需要。去除偏压晶体管增加了余量，但似乎缺乏控制电路中的电流的能力。此控制将在稍后被添加。
图5c中图示的实施例示出了添加到差分放大器的每一个管脚中的串联峰值电感器，L1和L2。串联峰值电感器使C1的电容被共振掉并且去除了对先前在部件R1与C1之间识别的RC时间常数的关注。此外，尽管未图示，但电容C1可以电子地被动态调节到一个不同的值，从而使得包括L1、R1和C1的RLC电路的共振峰值可以被调节。C1的动态调节电容被用以调谐平衡差分放大器的响应。
图5d中示出的另一个实施例图示了先前施加到单个器件N2上的单个时钟信号被两个时钟信号替代的方法，这两个时钟信号分别被施加到两个并联器件N2和N18之一上。这些器件N2和N18还可以被看作开关，因为时钟信号完全启用或完全停用这些器件。除了可能的一个相位差之外，初始时钟信号CK等效于CQ或C1。因此，信号CQ被用以对晶体管N2计时。类似地，新器件或晶体管N18通过虚时钟信号C1被计时。时钟信号C1比时钟信号CQ超前90°。两个时钟信号CQ和C1的此相矢量表示进一步在图5e中被图示出。通过将这两个相位器加在一起，时钟信号的有效振幅现在比C1或CQ的任一者的大小大二的平方根()。此另外的振幅改进了评估在或X处的信号的传播时延。
图6a进一步图示了将两个正交时钟信号C1和CQ加在一起的振幅。时钟CQ将6-1部分贡献给C通信，而时钟C1将6-2部分贡献给C通信。C的大小比单独时钟信号C1或CQ大()倍。C通信6-3的持续时间具有与单独时钟信号中的任一个信号相同的持续时间。
图6b中的实施例图示了用以帮助加速在和X处的信号的评估的前馈创新。已经添加的新器件或晶体管包括通过模拟信号Vnb被控制的器件N15。另外，两个晶体管N16和N17共享耦合到器件N15的漏极上的一个共用源极。N16和N17的漏极分别连接到在差分主放大器的管脚之一中的分接头点6-4和6-5上。虚线环路6-9识别了耦合在差分单元的管脚与电源之间的负载。分接头点6-10出现在串联峰值电感器与电阻负载之间，例如，在L2与R2之间。应注意，从分接头点通过器件N15到地面的路径不包含被计时的一个元件。因此，如果晶体管N15被启用，那么信号D和被施加到N16和N17的栅极上，以便在栅极的差分部分通过两个时钟信号CQ或CI中的任一个被启用之前影响两个节点和X。如果Vnb启用N15，此前馈路径有助于加速平衡差分主放大器的评估。
为了简化图式，如图6b中所描绘的两个晶体管N2和N18被组合到一个受控电流源IC中，如图6c中所图示。类似地，单独时钟信号CQ和CI的有效组合由如图5e中先前示出的单个时钟信号C通信表示。
在图6d中提供图6c中图示的主差分放大器的波形。假设：1)D波形已经由通过信号被计时的从锁存器(未图示)产生，如在两个顶部波形中所图示；以及2)电压Vnb被设置成VSS以停用前馈路径。事件6-6的上升沿启用了从锁存器中的受控电流源并且导致波形D从低改变成高。类似地，下一上升沿事件6-8导致波形D从高到低改变状态。当C通信的上升沿被施加到受控电流源Ic上时，图6c中的主差分放大器被启用。应注意，C通信的上升沿大致地出现在波形D的上升沿与下降沿之间。波形D被提前4-7的时间“设置”，并且波形D在4-9的“保持时间”上被保持。一旦C通信在时间4-10变高，主差分锁存器的输出就变低。
图7a图示了被配置成用于2分频电路的一个差分触发器的一个实施例，而图7b提供了相对应的波形。具有第一平衡输入(D和)和第一平衡输出导线(X和)的一个计时主差分放大器耦合到具有多条第一平衡存储器导线(X和)的一个互补计时主存储器存储单元上，这些第一平衡存储器导线耦合到第一平衡输出导线(X和)上。具有第二平衡输入(X和)的一个互补计时从差分放大器耦合到第一平衡存储器导线(X和)上。具有第二平衡输出导线(Q和)的互补计时从差分放大器耦合到具有多条第二平衡存储器导线(Q和)的一个计时从存储器存储单元上，该第二平衡存储器导线耦合到第二平衡输出导线(Q和)上；并且这些第二平衡存储器导线交叉耦合到第一平衡输入(和D)上，从而提供适当的反馈。计时差分放大器和存储器存储单元中的每一个使用并联的两个开关(器件、晶体管等)以启用或停用差分放大器和存储器存储单元。一个第一高频时钟被施加到一个开关上，并且在相同频率处但具有不同相位的一个第二高频时钟被施加到另一个开关上。这两个开关被组合在一起并且表示为一个受控电流源Ic1，如先前在图6c中所述。两个高频时钟由单个信号C通信表示。这些受控电流源Ic1、Ic2、Ic3和Ic4分别启用并且控制主差分放大器、主存储器、从差分放大器和从存储器。
对于图7a，假设Vnb启用器件或晶体管N15和N19，从而使得前馈路径变得可操作。前馈的数量由通过器件或晶体管N15和N19的电流受到控制。一个电流源(未图示)被用以产生电压Vnb。电流控制可以被用以调节放大器的共振频率的定位。主差分放大器需要通过一个反馈路径从差分触发器的从存储器部分被提供的D和输入。也就是说，平衡差分放大器的Q输出被施加到回到输入的反馈路径中，并且输出被反馈到D输入。因此，在图7b中，一旦在从差分放大器中时钟从低到高(7-1和7-2)进行转换，输出就从低到高被修改7-3，如通过的上升沿所图示。事件7-2导致从高改变成低。因为被反馈至差分触发器的D输入以创建二分频电路，D波形实际上与波形完全相同。Q波形被反馈并且施加到差分触发器的主差分放大器部分上。
当C通信变高时，如图7b中的事件7-5所指示的，主差分放大器被启用。此事件7-6导致沿着图7b的波形的实线路径从高下降到低。应注意，此转换出现在D的上升沿与下降沿之间，从而导致“设置”和“保持时间”具有大致相同的持续时间。前馈路径被启用，因为Vnb启用了N15。此前馈路径导致的下降沿及时前进到左侧，因为D较高。应该较早降低并且此移位7-7通过的下降沿曲线的虚线部分图示出。应注意，具有器件N17的其他前馈路径被停用，因为在逻辑零处。当时钟变高时，此信号通过主存储器被捕获并且被施加到以一种类似方式操作的从锁存器上。
通过事件7-8指示下一次C通信再次变高。当C通信与之前一样再次变高时，主差分放大器被启用。此事件7-9导致沿着图7b的波形的实线路径从低增加到高。在大致相同时间，信号X(未图示)从高降低到低。然而，注意，包括N16的第一反馈路径被停用(D较低)，因此未被此第一前馈路径影响。相反，具有N17的第二前馈路径被启用，因为较高，从而导致X输出较早变低并且使下降沿移位。效应通过N4和N5的差分对耦合来耦合，从而导致应较早变高并且使7-10移位并且使的上升沿曲线移位，如通过波形的虚线部分所图示。的下降沿和上升沿的此移位在60GHz处不能超出90°或16.6/4ps或4.16ps，否则的话，沿将出现在其他三个象限之一中。然而，试验测量指出，此沿可以被移位若干皮秒，但仍使2分频电路以60GHz可靠地操作。
器件N16比N4的宽度被设置为约1比3的比值。N16在宽度上增加从而使此比值下降，在X和处波形的移位前进得太多并且导致触发器失效。另一方面，如果N16在宽度上降低从而使此比值升高，那么在X和处波形的移位的效应可以是可忽略的。
最后，应理解，上述描述仅说明了本发明的原理。各种改变、改进以及更改将出现并且意图特此被提出，并且在本发明的精神和范围内。然而，本发明可以用许多不同的形式被实施，并且不应被解释为限于这里列举的实施例。更准确地说，提供这些实施例是为了使本披露将是透彻并且完整的，并且这些实施例将把本发明的范围完整地传达给本领域的技术人员。应理解，本发明的各种实施例尽管是不同的，但不是相互排斥的。根据这些原理，在不脱离本发明的精神和范围的情况下，本领域的技术人员可以设计出许多更改。尽管使用CMOS对电路进行描述，但相同的电路技术可以被应用到耗尽模式器件和BJT或双极电路中，因为此技术允许电流源和源极跟随器的形成。当对一个器件进行详细说明时，该器件可以是一个晶体管，如N-MOS或P-MOS。CMOS或SOI(绝缘体上硅)技术提供两个增强模式沟道类型：N-MOS(n沟道)和P-MOS(p沟道)器件或晶体管。各种实施例已经被描述，包括：时钟放大、前馈、串联峰值电感器和余量改进。这些实施例中的每一个都可以单独地被合并到一个差分放大器中或在任何组合中组合。
权利要求书(按照条约第19条的修改)
1.一种开关式差分放大器，包括：
一个第一差分单元，该第一差分单元通过一个差分输入信号被驱动；
一个具有一个第一中心分接头的第一负载，该第一负载将该第一差分单元的一个第一管脚耦合到一个第一电源上；
一个具有一个第二中心分接头第二负载，该第二负载将该第一差分单元的一个第二管脚耦合到该第一电源上；
多个开关，用于将该第一差分单元的一个源极耦合到一个第二电源上；该多个开关中的每一个接收一个不同的信号，
这些不同信号中的至少一个具有一个与其余信号不同的相位；并且
这些第一和第二中心分接头耦合到该差分输入信号的一个非计时版本上。
2.如权利要求1所述的装置，进一步包括：
一个第二差分单元，该第二差分单元通过该差分输入信号被驱动；
该第二差分单元的每一个管脚对应于该第一差分单元中的一个等效管脚；
该第二差分单元的一个第一管脚耦合到该第一中心分接头上；
该第二差分单元的一个第二管脚耦合到该第二中心分接头上；以及
一个晶体管，用于将该第二差分单元的一个源极耦合到该第二电源上，其中
一个模拟信号启用该晶体管。
3.如权利要求1所述的装置，其中
该负载为一个电阻器和一个串联峰值电感器的一个串联耦合。
4.如权利要求3所述的装置，进一步包括：
一个电容，该电容耦合到该第一差分单元的每一个管脚上，从而形成一个RLC网络。
5.如权利要求4所述的装置，由此
电容值可以被电气地调节。
6.如权利要求5所述的装置，其中
该串联峰值电感器的阻抗与该电容器的被电气地调节的阻抗的大小相匹配。
7.如权利要求2所述的装置，进一步包括：
一个电流镜，该电流镜耦合到该晶体管上，该电流镜调节通过该晶体管的电流。
8.如权利要求7所述的装置，其中
该电流调节一个RLC网络的一个共振特征。
9.一种差分放大器，包括：
一个第一差分单元；
一个具有一个第一中心分接头的第一负载，该第一负载将该第一差分单元的一个第一管脚耦合到一个第一电源上；
一个具有一个第二中心分接头的第二负载，该第二负载将该第一差分单元的一个第二管脚耦合到该第一电源上；
一个电流控制，用于将该第一差分单元耦合到一个第二电源上；
一个第二差分单元；
该第二差分单元的每一个管脚对应于该差分单元中的一个等效管脚；
该第二差分单元的一个第一管脚耦合到该第一中心分接头上；
该第二差分单元的一个第二管脚耦合到该第二中心分接头上；以及
一个晶体管，用于将该第二差分单元的一个源极耦合到该第二电源上，其中
一个模拟信号启用该晶体管。
10.如权利要求9所述的装置，进一步包括：
多个开关，该多个开关耦合在该差分单元的该源极与该电流控制之间；
该多个开关中的每一个接收一个不同信号，并且
这些不同信号中的至少一个具有一个与其余信号不同的相位。
11.如权利要求9所述的装置，其中
该负载为一个电阻器和一个串联峰值电感器的一个串联耦合。
12.如权利要求9所述的装置，进一步包括：
一个电容，该电容耦合到该差分单元的每一个管脚上，从而形成一个RLC网络。
13.如权利要求12所述的装置，由此
电容值可以被电气地调节。
14.如权利要求13所述的装置，其中
该串联峰值电感器的阻抗与该电容器的被电气地调节的阻抗的大小相匹配。
15.如权利要求9所述的装置，进一步包括：
一个耦合到该晶体管上的电流镜，该电流镜调节通过该晶体管的电流。
16.如权利要求15所述的装置，由此
该电流调节该共振RLC网络的特征。
17.一种2分频装置，包括：
一个计时主差分放大器，具有多个第一平衡输入和多条第一平衡输出导线；
一个互补计时主存储器存储单元，具有耦合到这些第一平衡输出导线上的多条第一平衡存储器导线；
一个互补计时从差分放大器，具有耦合到这些第一平衡存储器导线上的多个第二平衡输入；
该互补计时从差分放大器具有多条第二平衡输出导线；
一个计时从存储器存储单元，具有耦合到这些第二平衡输出导线上的多条第二平衡存储器导线；并且
该第二平衡存储器导线交叉耦合到这些第一平衡输入上；由此
这些计时差分放大器和存储器存储单元中的每一个使用并联的两个开关，以便通过将一个第一高频时钟施加到一个开关上并且将在相同频率处但具有不同相位的一个第二高频时钟施加到另一个开关上，从而启用或停用这些差分放大器和存储器存储单元。
18.如权利要求17所述的装置，由此
这些第一和第二平衡存储器导线提供2分频时钟输出。
19.如权利要求17所述的装置，由此
该不同相位为90°。
20.如权利要求17所述的装置，由此
一个复合时钟为这两个高频时钟的相矢量相加。
Claims (20)
1.一种开关式差分放大器，包括：
一个第一差分单元；
一个具有一个中心分接头的负载，该负载将该第一差分单元的每一个管脚耦合到一个第一电源上；
多个开关，这些开关将该第一差分单元的一个源极耦合到一个第二电源上；
该多个开关中的每一个接收一个不同信号，并且
这些不同信号中的至少一个具有一个与其余信号不同的相位。
2.如权利要求1所述的装置，进一步包括：
一个第二差分单元；
该第二差分晶体管的每一个管脚对应于该第一差分单元中的一个等效管脚；
该第二差分单元的每一个管脚耦合到相对应的中心分接头上；以及
单个开关，该开关将该第二差分单元的一个源极耦合到该第二电源上。
3.如权利要求1所述的装置，由此
该负载为一个电阻器和一个串联峰值电感器的一个串联耦合。
4.如权利要求3所述的装置，进一步包括：
一个电容，该电容耦合到该第一差分单元的每一个管脚上，从而形成一个RLC网络。
5.如权利要求4所述的装置，由此
电容值可以被电气地调节。
6.如权利要求5所述的装置，由此
该串联峰值电感器的阻抗与该电容器的被电气地调节的阻抗的大小相匹配。
7.如权利要求2所述的装置，进一步包括：
一个耦合到该单个开关上的电流镜，该电流镜调节通过该单个开关的电流。
8.如权利要求7所述的装置，由此
该电流调节该RLC网络的一个共振特征。
9.一种差分放大器，包括：
一个第一差分单元；
一个具有一个中心分接头的负载，该负载将该第一差分单元的每一个管脚耦合到一个第一电源上；
一个电流控制，该电流控制将该第一差分单元耦合到一个第二电源上；
一个第二差分单元；
该第二差分晶体管的每一个管脚对应于该差分单元中的一个等效管脚；
该第二差分单元的每一个管脚耦合到相对应的中心分接头上；以及
单个开关，该单个开关将该第二差分单元的一个源极耦合到该第二电源上。
10.如权利要求9所述的装置，进一步包括：
多个开关，该多个开关耦合在该差分单元的该源极与该电流控制之间；
该多个开关中的每一个接收一个不同信号，并且
该多个开关中的每一个接收一个不同信号，并且这些不同信号中的至少一个具有一个与其余信号不同的相位。
11.如权利要求11所述的装置，由此
该负载为一个电阻器和一个串联峰值电感器的一个串联耦合。
12.如权利要求9所述的装置，进一步包括：
一个电容，该电容耦合到该差分单元的每一个管脚上，从而形成一个RLC网络。
13.如权利要求13所述的装置，由此
电容值可以被电气地调节。
14.如权利要求14所述的器件，由此
该串联峰值电感器的阻抗与该电容器的被电气地调节的阻抗的大小相匹配。
15.如权利要求9所述的装置，进一步包括：
一个耦合到该单个开关上的电流镜，该电流镜调节通过该单个开关的电流。
16.如权利要求16所述的装置，由此
该电流调节该共振RLC网络的特征。
17.一种2分频装置，包括：
具有多个第一平衡输入和多条第一平衡输出导线的一个计时主差分放大器；
一个互补计时主存储器存储单元，具有耦合到这些第一平衡输出导线上的多条第一平衡存储器导线；
一个互补计时从差分放大器，具有耦合到这些第一平衡存储器导线上的多个第二平衡输入；
该互补计时从差分放大器具有多条第二平衡输出导线；
一个计时从存储器存储单元，具有耦合到这些第二平衡输出导线上的多条第二平衡存储器导线；并且
这些第二平衡存储器导线交叉耦合到这些第一平衡输入上；由此
这些计时差分放大器和存储器存储单元中的每一个使用并联的两个开关，以便通过将一个第一高频时钟施加到一个开关上并且将在相同频率处但具有一个不同相位的一个第二高频时钟施加到另一个开关上，从而启用或停用这些差分放大器和存储器存储单元。
18.如权利要求17所述的装置，由此
这些第一和第二平衡存储器导线提供2分频时钟输出。
19.如权利要求17所述的装置，由此
该不同相位为90°。
20.如权利要求17所述的装置，由此
一个复合时钟为这两个高频时钟的相矢量相加。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140917 |
|
| WD01 | Invention patent application deemed withdrawn after publication |