DE112010004400T5

DE112010004400T5 - Bildung von Nickelsilicid mit Gestaffelter PT-Zusammensetzung

Info

Publication number: DE112010004400T5
Application number: DE112010004400T
Authority: DE
Inventors: Andrew Simon; Asa Frye
Original assignee: International Business Machines Corp
Current assignee: Auriga Innovations Inc
Priority date: 2010-01-08
Filing date: 2010-12-09
Publication date: 2012-12-20
Anticipated expiration: 2030-12-10
Also published as: CN102714159A; DE112010004400B4; GB2491935B; US20120153359A1; WO2011084339A3; TW201140822A; TWI506778B; US8741773B2; CN102714159B; US8637925B2; US20110169058A1; GB201208149D0; GB2491935A; WO2011084339A2

Abstract

In Ausführungsformen der Erfindung wird ein Verfahren zum Bilden von Nickelsilicid bereitgestellt. Das Verfahren kann das Abscheiden einer ersten und zweiten Metallschicht (105, 106) über zumindest einer aus einer Gate-, einer Source- und einer Drain-Zone eines Feldeffekttransistors (FET) (100) durch ein Verfahren der physikalischen Abscheidung aus der Gasphase (PVD) umfassen, wobei die erste Metallschicht (105) unter Verwendung eines ersten Nickel-Targetmaterials abgeschieden wird, welches Platin (Pt) enthält, und die zweite Metallschicht (106) unter Verwendung eines zweiten Nickel-Targetmaterials oben auf der ersten Metallschicht abgeschieden wird, welches kein Platin oder weniger Platin als das erste Nickel-Targetmaterial enthält; und das Tempern der ersten und zweiten Metallschicht umfassen, die den FET bedecken, um an einer oberen Fläche der Gate-, Source- und Drain-Zone eine platinhaltige Nickelsilicidschicht (107) zu bilden.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNG
Für die vorliegende Patentanmeldung wird die Priorität der US-Patentanmeldung der Seriennummer 12/684,144 mit der Bezeichnung „Nickel-Silicide Formation With Differential Pt Composition” beansprucht, eingereicht am 8. Januar 2010 beim United States Patent and Trademark Office, deren Inhalt durch Bezugnahme in seiner Gesamtheit hierin einbezogen wird.
GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft allgemein das Gebiet der Halbleitereinheitenherstellung und insbesondere ein Verfahren zum Bilden von Nickelsilicid mit gestaffelter Platinzusammensetzung.
HINTERGRUND DER ERFINDUNG
Nickelsilicid (NiSi) ist ein wichtiges und häufig verwendetes Kontaktmaterial für Halbleitereinheiten wie z. B. Feldeffekttransistoren (FETs), welches gewöhnlich in der Source(S)-, Drain(D)- und/oder Gate(G)-Zone eines FET verwendet wird. Andererseits ist NiSi, obwohl es als Kontaktmaterial geeignet ist, auch als häufiger Grund für Defekte von Einheiten bekannt, was durch NiSi begründet sein kann, welches unterhalb von Rändern von Maskierungs-Abstandhaltern gebildet wird, und insbesondere durch NiSi, welches in Richtung des Übergangs eines FET gebildet wird. Diese Defekte, welche hierin im Folgenden zusammengefasst als Übergriffsdefekte bezeichnet werden und in nahezu jedem Technologieknoten seit dem 65-nm-Knoten beobachtet worden sind, können möglicherweise aufgrund von S/D-Wannen- und/oder S/D-Gate-Leckströmen zum Versagen von Einheiten führen. Deswegen sind NiSi-Übergriffsdefekte (z. B. der „Röhrendefekt” und der „Tunneldefekt”, die auf dem Fachgebiet bekannt sind) beim Verfahren der Bildung von FETs als „Killerdefekte” bekannt.
Auf der Grundlage der zurückliegenden Erfahrungen scheint sich die Neigung zum Verursachen von Übergriffsdefekten bei der Bildung von NiSi zwischen n-leitend dotierten FET-Einheiten (NFET-Einheiten) und p-leitend dotierten FET-Einheiten (PFET-Einheiten) und zwischen PFET-SOI-Einheiten (Silicium auf Isolator, Silicon an Insulator) und PFET-eSiGe-Einheiten (eingebettetes SiGe) zu unterscheiden. Es ist versucht worden, bei der Bildung von Nickelsilicid (genauer von platinhaltigem Nickelsilicid) für einen 65-nm-Knoten ein Targetmaterial einer Nickel-Platin-Legierung zu verwenden, zum Beispiel Ni5%Pt, welches ungefähr 5% Platin (Pt) enthält (in Atom wie auch im gesamten vorliegenden Dokument), und es hat sich gezeigt, dass bei dem so gebildeten NiSi die „Röhrendefekte” beseitigt wurden, welche zuvor als auf NFET- und PFET-SOI-Einheiten vorherrschend bezeichnet wurden. Beim 45-nm-Knoten ist eine deutliche Ausbeuteverbesserung erreicht worden, indem ein Targetmaterial einer Ni10%Pt-Legierung verwendet wurde, welches einen höheren Platin(Pt)-Gehalt von 10% aufweist, um die „Tunneldeffekte” in PFET-eSiGe-Einheiten zu verhindern, die man sonst bei herkömmlichem NiSi findet. Man weiß, dass die „Tunneldefekte” beim 45-nm-Knoten eine deutlich größere Größe/Länge aufweisen als die „Röhrendefekte”, die man beim 65-nm-Knoten findet.
Leider ist die Umstellung auf die Verwendung einer Nickel-Platin-Legierung mit höherem Pt-Gehalt von einem Widerstandsnachteil begleitet, der speziell für Technologien bedeutsamer ist, die einen eDRAM integrieren, wo der Brückenwiderstand und möglicherweise die Speicherkapazität für den Widerstand (Rs) des Silicids hochempfindlich sind. Der Nachteil in Bezug auf den Widerstand kann nicht einfach korrigiert werden, indem zum Beispiel einfach die Dicke des Silicids erhöht wird, weil für die NiSi-Dicke nur ein enges Prozessfenster zur Verfügung steht. Außerdem ist die Umstellung auf die Verwendung einer Nickel-Platin-Legierung mit höherem Pt-Gehalt ferner von einer Verfahrenstendenz der Bildung von teilweise FUSI (vollständig silicidierten, Fully Silicided) Gate-Zonen begleitet, wodurch der Betriebsstrom der Einheit verringert werden kann. Obwohl später herausgefunden wurde, dass durch ein Nickelsilicid-Bildungsverfahren bei niedriger Temperatur der Teil-FUSI-Defekt verhindert werden kann, führte das Verfahren zu weiteren Anstiegen des Silicidwiderstands. Unabhängig von den obigen technischen Problemen ist die Halbleiterindustrie aufgrund der möglicherweise höheren Kosten des Targetmaterials abgeneigt, sich in Richtung auf ein Silicidverfahren mit höherem Pt-Gehalt zu bewegen.
KURZDARSTELLUNG DER ERFINDUNG
In Anbetracht der obigen Bedenken in Bezug auf das derzeitige Verfahren der NiSi-Bildung bleibt es weiterhin notwendig, eine Lösung zu finden, welche die NiSi-Bildung mit einem breiteren Prozessfenster, verringerter Anfälligkeit für Übergriffsdefekte, verringerter Bildung von Teil-FUSI, einem minimalen Silicidwiderstandsnachteil und annehmbaren Kosten ermöglicht.
Eine Ausführungsform der Erfindung stellt ein Verfahren zur Bildung von Nickelsilicid und/oder platinhaltigem Nickelsilicid bereit. Das Verfahren kann die Schritte des Abscheidens einer ersten und zweiten Metallschicht über mindestens einer aus einer Gate-, einer Source- und einer Drain-Zone eines Feldeffekttransistors (FET) durch ein Verfahren der physikalischen Abscheidung aus der Gasphase (Physical Vapour Deposition, PVD), wobei die erste Metallschicht unter Verwendung eines ersten Nickel-Targetmaterials abgeschieden wird, welches Platin (Pt) enthält, und die zweite Metallschicht unter Verwendung eines zweiten Nickel-Targetmaterials, welches kein Platin oder weniger Platin als das erste Nickel-Targetmaterial enthält, oben auf der ersten Metallschicht abgeschieden wird; und des Temperns der ersten und zweiten Metallschicht umfassen, welche den FET bedecken, um eine platinhaltige Nickelsilicidschicht an einer oberen Fläche der Gate-, Source- und Drain-Zone zu bilden.
Gemäß einer Ausführungsform umfasst das Tempern der ersten und zweiten Metallschicht ferner das Bilden des platinhaltigen Nickelsilicids derart, dass eine Platinkonzentration erreicht wird, die in der Nähe einer Bodenfläche höher ist als in der Nähe einer oberen Fläche des Nickelsilicids. In einer anderen Ausführungsform umfasst das Abscheiden der ersten und zweiten Metallschicht ferner das Abscheiden der ersten und zweiten Metallschicht derart, dass eine Gesamtdicke in einem vorgegebenen Bereich erreicht wird. Zum Beispiel kann die erste Metallschicht so abgeschieden werden, dass sie eine Dicke von etwa 30 bis 70 Prozent, vorzugsweise etwa 30 bis 50 Prozent, des vorgegebenen Bereichs aufweist. Der vorgegebene Bereich ist ein Prozessfenster, welches durch die FET-Typen, die von der ersten und zweiten Metallschicht bedeckt sind, und das spezielle Verfahren bestimmt wird, das beim Bilden des Nickelsilicids angewendet wird, und liegt in einer Ausführungsform vorzugsweise bei etwa 9 nm bis 11 nm.
Gemäß einer anderen Ausführungsform umfasst das Tempern der ersten und zweiten Metallschicht das Anordnen des FET in einer Umgebung mit einer Temperatur im Bereich von etwa 280°C bis etwa 320°C für eine Zeit von etwa 5 bis 30 Sekunden. In einer Ausführungsform umfasst das erste Targetmaterial Nickel und Platin mit einem Platingehalt von 9 bis 11 Atomprozent; und das zweite Targetmaterial umfasst Nickel und Platin mit einer Platinkonzentration, die vorzugsweise geringer ist als die Hälfte derjenigen des ersten Targetmaterials.
Ebenso wird eine Nickelsilicid-Struktur bereitgestellt, die durch das obige Verfahren gebildet wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung ist besser aus der folgenden detaillierten Beschreibung der Erfindung in Verbindung mit den begleitenden Zeichnungen zu verstehen und einzuschätzen, von denen:
1 bis 4 veranschaulichende Darstellungen eines Verfahrens zur Bildung von NiSi als Kontaktmaterial für einen FET gemäß Ausführungsformen der vorliegenden Erfindung sind;
5 eine veranschaulichende Darstellung einer NiSi-Kontaktschicht gemäß einer Ausführungsform der vorliegenden Erfindung ist, die in einer gestaffelten Platinzusammensetzung ausgebildet ist;
6 eine Zusammenstellung von Messergebnissen für den Widerstand einer NiSi-Schicht ist, die unter drei Gruppen von unterschiedlichen Verfahrensbedingungen gebildet wurde; und
7 eine Zusammenstellung von Testergebnissen ist, welche die Verbesserung bei der Verringerung der Defektzahlen veranschaulicht, wenn Verfahren gemäß der vorliegenden Erfindung angewendet werden.
Man erkennt, dass zum Zweck der Vereinfachung und Verdeutlichung der Darstellung Elemente in den Zeichnungen nicht notwendigerweise maßstabsgetreu sind. Zum Beispiel können die Abmessungen einiger der Elemente im Verhältnis zu anderen Elementen aus Gründen der Verdeutlichung übertrieben sein.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
In der folgenden detaillierten Beschreibung sind zahlreiche spezielle Einzelheiten ausgeführt, um für ein gründliches Verständnis verschiedener Ausführungsformen der Erfindung zu sorgen. Es versteht sich jedoch, dass Ausführungsformen der Erfindung ohne diese speziellen Einzelheiten ausgeführt werden können.
Um die Darstellung von Grundlagen und/oder Ausführungsformen der Erfindung nicht unverständlich zu machen, können in der folgenden detaillierten Beschreibung einige Verfahrensschritte und/oder Operationen, die auf dem Fachgebiet bekannt sind, für die Darstellung und/oder zu Veranschaulichungszwecken kombiniert worden sein und in einigen Fällen möglicherweise nicht detailliert beschrieben worden sein. In anderen Fällen sind einige Verfahrensschritte und/oder Operationen, die auf dem Fachgebiet bekannt sind, möglicherweise gar nicht beschrieben. Außerdem sind einige wohlbekannte Verarbeitungstechniken für Einheiten möglicherweise nicht detailliert beschrieben und können in einigen Fällen durch Verweis auf andere veröffentlichte Artikel, Patentschriften und/oder Patentanmeldungen einbezogen sein, um die Beschreibung von Grundlagen und/oder Ausführungsformen der Erfindung nicht unverständlich zu machen. Man wird verstehen, dass die folgende Beschreibung sich stattdessen auf unterscheidbare Merkmale und/oder Elemente verschiedener Ausführungsformen der Erfindung konzentriert.
Es wurde beobachtet, dass beim Verfahren des Bildens von Nickelsilicid (NiSi) durch die Zugabe einer bestimmten Menge Platin (Pt) Übergriffsdefekte, z. B. Röhrendefekte und/oder Tunneldefekte in verschiedenen Technologieknoten, verringert oder ausgeschlossen werden können und die Wärmestabilität der Agglomeration erhöht werden kann. Andererseits kann sich der Flächenwiderstand des dadurch gebildeten NiSi mit der Menge an zugegebenem Pt erhöhen. Es ist bei der vorliegenden Erfindung entdeckt und/oder beobachtet worden, dass sich beim Verfahren des Bildens von NiSi eine bestimmte Menge Pt an der oberen Fläche des gebildeten Nickelsilicids sowie am Grenzflächenbereich zwischen dem gebildeten Nickelsilicid und dem darunter befindlichen Silicium(Si)-Material abgesondert haben kann. Während Pt an der Grenzfläche Nickelsilicid/Silicium eine Lösung für die Unterdrückung von Übergriffsdefekten bereitstellt, trägt Pt an der oberen Fläche des NiSi zu dem erhöhten Silicid-Rs bei.
Gemäß Ausführungsformen der vorliegenden Erfindung kann die Höhe des Pt-Gehalts im oberen Teil des gebildeten Silicids, insbesondere um die obere Fläche desselben herum, verringert werden, wodurch der Gesamt-Silicidwiderstand verringert wird. Beim Abscheiden von Targetmaterialien auf einer Halbleitereinheit, auf welcher Nickelsilicid gebildet werden soll, kann ein zweistufiges Abscheidungsverfahren angewendet werden. Die erste Stufe ist die Abscheidung von Nickel mit einem relativ hohen Pt-Gehalt; und die zweite Stufe ist die Abscheidung von Nickel mit einem relativ niedrigen Pt-Gehalt. Durch das zweistufige Abscheidungsverfahren kann eine kombinierte Nickel-Platin-Schicht einer Dicke nahe der gewünschten Dicke erzeugt werden, wie sie durch das Prozessfenster erlaubt ist.
1 ist eine veranschaulichende Darstellung eines Verfahrens zur Bildung von NiSi als Kontaktmaterial für einen FET gemäß einer Ausführungsform der vorliegenden Erfindung. Das Verfahren kann zum Beispiel das Bilden einer Halbleiter-Grundstruktur 100, z. B. eines Feldeffekttransistors (FET), umfassen, welche zum Beispiel ein Halbleitersubstrat 101, einen oben auf dem Halbleitersubstrat 101 ausgebildeten Gate-Stapel 102 und an den Seitenwänden des Gate-Stapels 102 ausgebildete Abstandhalter 103 umfassen kann. Bei dem Halbleitersubstrat 101 kann es sich um ein siliciumhaltiges Material, z. B. ein Silicium-auf-Isolator(SOI)-Material, handeln, und darin können Source- und Drain-Zonen 104 ausgebildet sein, die sich neben der Seite der Abstandhalter 103 befinden. Im Allgemeinen können, um die Leitfähigkeit zu erhöhen, ferner oben auf dem Gate-Stapel 102 und auf den Source/Drain-Bereichen 104 leitfähige Kontaktbereiche gebildet werden. Die leitfähigen Kontaktbereiche können durch ein Silicidierungsverfahren des Bildens von Nickelsilicid in den Source/Drain-Bereichen sowie oben auf dem Gate-Stapel 102 gebildet werden.
2 ist eine veranschaulichende Darstellung eines Verfahrens zur Bildung von NiSi als Kontaktmaterial für einen FET gemäß einer anderen Ausführungsform der vorliegenden Erfindung, welches dem in 1 dargestellten Schritt folgt. Zum Beispiel kann das Verfahren das Bilden einer platinhaltigen Nickelschicht 105 oben auf dem Gate-Stapel 102 und den Source/Drain-Bereichen 104 umfassen. Die platinhaltige Nickelschicht 105 kann ausgehend von einem Targetmaterial einer Nickellegierung, welche eine bestimmte Menge Platin enthält, durch ein Verfahren der physikalischen Abscheidung aus der Gasphase (PVD) auf dem Gate-Stapel 102 und den Source/Drain-Bereichen 104 abgeschieden werden. Die Auswahl der Menge an Platin, die in dem Nickellegierungs-Target enthalten ist, kann von den Typen der FET-Einheiten abhängen, für welche der Nickelsilicidkontakt hergestellt wird, so dass, wenn sie als Nickelplatinsilicid ausgebildet ist, die Platinmenge für die Beseitigung des Übergriffsdefekts des Nickelsilicids geeignet ist, der sich normalerweise am Rand der Abstandhalter 103 in Richtung der Kanalzone unterhalb des Gate-Stapels 102 befände. Spezieller kann zum Beispiel für 65-nm-FET-Einheiten, die auf massivem Si oder SOI gebildet werden, ein Nickel-Targetmaterial verwendet werden, welches 5% Platin (in Atomprozent) enthält, und für 45-nm-FET-Einheiten mit eingebettetem SiGe für die Source- und Drain-Kontakte kann ein Nickel-Targetmaterial verwendet werden, welches 10% Platin (in Atomprozent) enthält. Die Ausführungsformen der vorliegenden Erfindung sind in dieser Hinsicht jedoch nicht begrenzt, und in Abhängigkeit von den tatsächlichen Erfordernissen bei der Beseitigung von Defekten und der Verbesserung der Wärmestabilität des gebildeten Nickelsilicids, bzw. genauer des gebildeten platinhaltigen Nickelsilicids, können verschiedene Variationen des Pt-Gehalts, höhere oder niedrigere Prozentsätze, angewendet werden und experimentell bestimmt werden.
Gemäß einer Ausführungsform der vorliegenden Erfindung kann die Dicke der Nickel-Platin-Schicht 105 so gesteuert werden, dass sie geringer ist als die Dicke, die üblicherweise bei der Bildung von Nickelsilicid für einen bestimmten Technologieknoten erforderlich ist. Zum Beispiel kann die Dicke des Nickelplatins, mit „x” bezeichnet, üblicherweise etwa 9 nm bis 11 nm betragen, mit Variationen in Abhängigkeit von speziellen Prozessintegrationsempfindlichkeiten in Fabrikationsstätten, was innerhalb des zulässigen Prozessfensters liegt, wobei die Empfindlichkeit für eine Defektbildung berücksichtigt wird. Die Nickel-Platin-Schicht 105 kann gemäß Ausführungsformen der vorliegenden Erfindung so gebildet werden, dass sie vorzugsweise 30% bis 70% der Dicke „x” aufweist, namentlich etwa 3 nm bis 7 nm. Gemäß einer Ausführungsform wird die Nickel-Platin-Schicht 105 gerade dick genug hergestellt, dass entlang der Grenzfläche zwischen gebildetem Nickelsilicid und Siliciummaterial der Source- und Drain-Zonen ausreichend Platin gebildet wird, um ein mögliches Übergriffsphänomen zu unterdrücken und/oder zu beseitigen.
3 ist eine veranschaulichende Darstellung eines Verfahrens zur Bildung von NiSi als Kontaktmaterial für einen FET gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung, welches dem in 2 dargestellten Schritt folgt. Zum Beispiel kann eine Ausführungsform des Verfahrens das Bilden einer Metallschicht 106 direkt auf der platinhaltigen Schicht 105 umfassen. Bei der Metallschicht 106 kann es sich um eine Nickelschicht handeln, und sie kann gegebenenfalls Platin enthalten, jedoch in einem geringeren Prozentsatz des Pt-Gehalts als die platinhaltige Schicht 105. Die Metallschicht 106 kann ausgehend von einem Targetmaterial einer Nickellegierung, welche kein Platin oder weniger Platin als das Targetmaterial enthält, das bei der Bildung der Schicht 105 verwendet wird, durch Abscheidung gebildet werden. Die Metallschicht 106 kann in einem Schritt, der dem Schritt des Bildens der Schicht 105 folgt, und möglicherweise unter Verwendung derselben Abscheidungskammer mit der Möglichkeit der Aufnahme zwei verschiedener Targetmaterialien gebildet werden. Jedoch können die platinhaltige Schicht 105 und die Metallschicht 106 auch in zwei getrennten Kammern gebildet werden, welche jeweils unterschiedliche Targetmaterialien aufweisen, und die Einheiten (auf welchen NiSi gebildet werden soll) können mit minimalem Kontakt zur offenen Luft oder zu einer anderen sauerstoffhaltigen Umgebung zwischen den beiden Kammern befördert werden. Die Dicke der Metallschicht 106 kann so gesteuert und/oder eingestellt werden, dass eine vereinigte Dicke der Schicht 105 und der Schicht 106 innerhalb eines Prozessfensters für die Dicke beim Bilden von Nickelsilicid liegen kann, welches einen Ausgleich zwischen der Bildung von ausreichend NiSi und der gleichzeitigen Vermeidung der Erzeugung von NiSi-Übergriffsdefekten darstellt, und kann in Abhängigkeit von dem Typ der hergestellten Einheiten und speziellen Prozessbedingungen experimentell bestimmt werden.
Nach der Bildung von zwei unterschiedlichen Metallschichten 105 und 106, welche unterschiedliche Prozentsätze des Pt-Gehalts enthalten und eine vereinigte Dicke aufweisen, die mit derjenigen vergleichbar ist, die üblicherweise bei der Bildung von Nickelsilicid erforderlich ist, kann die Halbleitereinheit 100 einem Temperverfahren bei einer Temperatur im Bereich von etwa 240°C bis etwa 360°C, vorzugsweise von etwa 280°C bis etwa 320°C, unterzogen werden. Die Umgebung erhöhter Temperatur bewirkt, dass Nickel und Platin nach unten in die Source- und Drain-Zonen 104 diffundieren und/oder eindringen und an den oberen Teilen der Source- und Drain-Zonen 104 Silicid 107 erzeugen, wie in 4 veranschaulichend dargestellt ist. Das Temperverfahren kann etwa 2 bis 60 Sekunden, vorzugsweise etwa 5 bis 30 Sekunden, dauern, und dadurch kann im oberen Bereich des Gate-Stapels 102 Silicid erzeugt werden.
Da die vereinigte Metallschicht 110 (3) eine Platinkonzentration aufweist, die im unteren Teil (105) höher ist als im oberen Teil (106), wenn sie mit einer Platinabsonderungsaktivität vereinigt wird, wie oben beschrieben, kann durch das Tempern dieser vereinigten Metallschicht 110 (oben auf der Source-, Drain- und Gate-Zone gebildet) eine Nickelsilicidschicht erzeugt werden, die im unteren Teil eine höhere Platinkonzentration aufweist als im mittleren und oberen Teil. Zum Beispiel ist 5 eine veranschaulichende Darstellung eines NiSi-Kontakts, der gemäß einer Ausführungsform der vorliegenden Erfindung gebildet wird. In dem vergrößerten Teil 108 der 5 wird beispielhaft dargestellt, dass das Silicid 107 in vertikaler Richtung unterschiedliche Platinkonzentrationen aufweisen kann. Spezieller kann die Platinkonzentration 108a im oberen Teil höher sein als die Platinkonzentration 108c im mittleren Teil, aber niedriger als die Platinkonzentration 108b in einem unteren Teil. Die Platinkonzentration 108c im mittleren Teil der Silicidschicht 107 ist aufgrund der beobachteten Platinabsonderungsaktivität im Allgemeinen am niedrigsten, wenn man sie mit derjenigen in der Nähe der oberen Fläche und derjenigen an der unteren Grenzfläche zum Siliciumsubstrat 101 vergleicht. Die obige Pt-Konzentrationsverteilung muss sorgfältig mit der des Standes der Technik verglichen werden, die ebenfalls in 5 in dem vergrößerten Teil 109 dargestellt ist. Es wird deutlich, dass die hohe Pt-Konzentration 109a an der oberen Fläche des Silicids 107, die normalerweise in Nickelsilicid vorliegt, das unter Verwendung einer Nickelschicht mit einer einheitlichen Platinkonzentration und mit einer höheren Pt-Konzentration als im mittleren und unteren Abschnitt des Silicids 107 gebildet wird, wie in 109 dargestellt, auf ein Niveau verringert werden kann, das in einer Ausführungsform niedriger ist als das an der Grenzfläche Nickelsilicid/Si.
Hier erkennt der Fachmann, dass die Zeichnungen nur Veranschaulichungszwecken dienen und sich die tatsächliche Verteilung der Platinkonzentration innerhalb des Nickelsilicids 107 geringfügig davon unterscheiden kann. Zum Beispiel kann die Platinverteilung einem Muster sanfter und allmählicher Veränderung folgen, wobei die höchste Pt-Konzentration 108b um einen unteren Bereich der Silicidschicht 107 herum vorliegt, welcher an das darunter befindliche Siliciummaterial grenzt, und sich in Richtung der Mitte der Silicidschicht 107 allmählich zu einer niedrigeren Konzentration 108c ändert und dann in Richtung der oberen Fläche der Silicidschicht 107 geringfügig auf das Niveau 108a ansteigt.
Es ist beobachtet worden, dass nach dem Abscheiden eine Vermischung und/oder Reaktion von Ni oder platinhaltigem Ni (NiPt) auftritt. Das Maß dieser Vermischung/Reaktion kann davon abhängen, wo das Ni oder NiPt abgeschieden wird, und kann sich deswegen zwischen NFET und PFET und zwischen PFET eSiGe und PFET auf SOI unterscheiden. Ähnliche Unterschiede können für Ni oder NiPt erwartet werden, welches auf einer Fläche von eingebettetem Siliciumcarbid (eSiC) oder anderen Si-haltigen Materialien abgeschieden wird, die als S/D-Kontakte zu verwenden sind. Das Ergebnis ist, dass die obere abgeschiedene Metallschicht auf andere Weise als die untere Schicht oder gar nicht mit dem darunter angeordneten Si-haltigen Material in Wechselwirkung treten kann. Gemäß einer Ausführungsform der vorliegenden Erfindung diffundiert Ni im Allgemeinen schneller als Pt, so dass, wenn in der oberen Schicht weniger oder gar kein Pt vorliegt, nach der beendeten Silicidbildung in der Nähe der Fläche des gebildeten Nickelsilicids weniger Pt-Absonderung stattfinden kann und jeder Pt-Gehalt aus der unteren Schicht käme, was zu einer Pt-Konzentration führt, die an der oberen Fläche niedriger ist als an der unteren Grenzfläche mit dem Si-Material.
Im Allgemeinen wird, wie oben beschrieben, die Dicke der vereinigten Schicht 110 innerhalb des zulässigen Prozessfensters gesteuert, und nach Beendigung der Temperbehandlung verbleibt über der Siliciumfläche nur eine vernachlässigbare Menge an nicht umgesetztem Metall. Dennoch muss jedes verbleibende nicht umgesetzte Metall einschließlich jenem über den isolierenden Bereichen (z. B. STI und Abstandhaltern) unter Verwendung eines Ätzmittels weggeätzt werden, das auf dem Fachgebiet wohlbekannt ist.
Gemäß Ausführungsformen der vorliegenden Erfindung kann eine Silicidkontaktschicht, die gemäß dem oben beschriebenen Verfahren gebildet wird, ausreichend Platin im unteren Bereich aufweisen, um jegliche möglichen Übergriffsprobleme zu beseitigen, während sie gleichzeitig an der oberen Fläche eine Platinkonzentration aufweist, die niedrig genug ist, um für einen geringeren Nachteil in Verbindung mit dem Widerstandsanstieg aufgrund der Platinkonzentration zu sorgen.
6 ist eine Zusammenstellung von Messergebnissen für den Widerstand einer Nickelsilicid(NiSi)-Schicht, die unter drei Gruppen von unterschiedlichen Verfahrensbedingungen gebildet wurde. Die NiSi-Schichten wurden entweder 1) unter den Bedingungen des Standes der Technik der Verwendung einer einzigen NiPt-Zielschicht oder 2) unter Verwendung des gestaffelten zweischichtigen Ansatzes, wobei die obere Schicht dieselbe Dicke wie die untere Schicht aufwies (X₂ = X₁), oder 3) unter Verwendung des gestaffelten zweischichtigen Ansatzes gebildet, wobei die Dicke der oberen Schicht größer war als die der unteren Schicht (X₂ > X₁). In 6 ist auf der X-Achse der gemessene Widerstand des NiSi (in einer beliebigen Einheit) aufgetragen, und auf der Y-Achse ist der kumulative Prozentsatz der gesamten Stellen aufgetragen, die für jede der Prozessbedingungen gemessen wurden. 6 zeigt, dass sich für jeden Prozentsatz der gemessenen Stellen der Widerstand des NiSi, das nach dem Stand der Technik gebildet wurde, im Schaubild am weitesten rechts befindet, wodurch ein höherer Widerstand als bei den beiden anderen Beispielen angezeigt wird, welche gemäß Ausführungsformen der vorliegenden Erfindung gebildet wurden. Außerdem zeigt 6 auch, dass der Widerstand des NiSi, das unter Anwendung des zweischichtigen Ansatzes mit einer zweiten Schicht (106 in 3) gebildet wird, die dicker als die erste Schicht (105 in 3) ist (X₂ > X₁), niedriger ist als bei Verwendung derselben Dicke für beide Schichten beim zweischichtigen Ansatz.
7 ist eine Zusammenstellung von Testergebnissen, welche die Verbesserung bei der Verringerung der Defektzahlen veranschaulicht, wenn bei der Bildung von Silicidmetallkontakten für Halbleitereinheiten Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung angewendet werden. In 7 stellen auf der X-Achse verschiedene Balken verschiedene Wafer dar. Die Defektzahlen von Silicid-Übergriffsdefekten wurden durch Anwendung der automatisierten Spannungskontrast-SEM-Untersuchungstechnik erhalten. Aus 7 wird deutlich, dass sich die Silicid-Übergriffsdefekte mit einer Verringerung des Gesamt-Pt-Gehalts nicht erhöhen, was das Argument unterstützt, dass das Gesamtniveau der Pt-Konzentration weniger entscheidend ist, als an der Grenzfläche Silicid/Si ausreichend Pt zu haben. In der Tat zeigt 7 einen Trend der Verringerung der mittleren Übergriffsdefektzahl mit einer NiSi-Dünnschicht, die unter Anwendung des Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung gebildet wird.
Obwohl hierin bestimmte Merkmale der Erfindung veranschaulicht und beschrieben worden sind, wird der Fachmann nun viele Modifikationen, Ersetzungen, Veränderungen oder Äquivalente erkennen. Es versteht sich daher, dass die anhängenden Patentansprüche all solche Modifikationen und Veränderungen abdecken sollen, die unter die Idee der Erfindung fallen.

Claims

Verfahren, welches das Folgende umfasst: Abscheiden einer ersten (105) und zweiten (106) Metallschicht über zumindest einer aus einer Gate-, einer Source- und einer Drain-Zone eines Feldeffekttransistors (FET) (100) durch ein Verfahren der physikalischen Abscheidung aus der Gasphase (PVD), wobei die erste Metallschicht (105) unter Verwendung eines ersten Nickel-Targetmaterials abgeschieden wird, welches Platin (Pt) enthält, und die zweite Metallschicht (106) unter Verwendung eines zweiten Nickel-Targetmaterials oben auf der ersten Metallschicht abgeschieden wird, welches kein Platin oder weniger Platin als das erste Nickel-Targetmaterial enthält; und Tempern der ersten und zweiten Metallschicht, die den FET bedecken, um an einer oberen Fläche der Gate-, Source- und Drain-Zone eine platinhaltige Nickelsilicidschicht (107) zu bilden.
Verfahren nach Anspruch 1, wobei das Tempern der ersten und zweiten Metallschicht ferner das Bilden des platinhaltigen Nickelsilicids derart umfasst, dass eine Platinkonzentration erreicht wird, die in der Nähe einer unteren Fläche (108b) höher ist als in der Nähe einer oberen Fläche (108a) des Nickelsilicids.
Verfahren nach Anspruch 1, wobei das Abscheiden der ersten und zweiten Metallschicht ferner das Abscheiden der ersten und zweiten Metallschicht derart umfasst, dass eine Gesamtdicke innerhalb eines vorgegebenen Bereichs erreicht wird.
Verfahren nach Anspruch 3, wobei das Abscheiden der ersten Metallschicht das Abscheiden der ersten Metallschicht derart umfasst, dass eine Dicke von etwa 30 bis 70 Prozent des vorgegebenen Bereichs erreicht wird.
Verfahren nach Anspruch 3, wobei das Abscheiden der ersten Metallschicht das Abscheiden der ersten Metallschicht derart umfasst, dass eine Dicke von etwa 30 bis 50 Prozent des vorgegebenen Bereichs erreicht wird.
Verfahren nach Anspruch 1, wobei es sich bei dem vorgegebenen Bereich um ein Prozessfenster handelt, welches durch einen Typ des FET bestimmt wird, der von der ersten und zweiten Metallschicht bedeckt wird, und der vorzugsweise von etwa 9 nm bis 11 nm reicht.
Verfahren nach Anspruch 1, wobei das Tempern der ersten und zweiten Metallschicht das Anordnen des FET in einer Umgebung mit einer Temperatur im Bereich von etwa 280°C bis etwa 320°C für eine Dauer von etwa 5 bis 30 Sekunden umfasst.
Verfahren nach Anspruch 1, wobei das erste Targetmaterial Nickel und Platin mit einem Platingehalt von 9 bis 11 Atomprozent umfasst.
Verfahren nach Anspruch 1, wobei das zweite Targetmaterial Nickel und Platin mit einer Platinkonzentration umfasst, die vorzugsweise weniger als die Hälfte derjenigen des ersten Targetmaterials beträgt.
Verfahren, welches das Folgende umfasst: Abscheiden einer ersten platinhaltigen Nickelschicht (105) über einer Gate-, einer Source- und einer Drain-Zone eines Feldeffekttransistors (FET) unter Verwendung eines ersten Nickel-Targetmaterials, welches Platin (Pt) enthält; Abscheiden einer zweiten Nickelschicht (106) oben auf der ersten platinhaltigen Nickelschicht (105) unter Verwendung eines zweiten Nickel-Targetmaterials; und Tempern der ersten und zweiten Nickelschicht, um an einer oberen Fläche der Gate-, Source- und Drain-Zone eine Nickelsilicidschicht (107) zu bilden.
Verfahren nach Anspruch 10, wobei die zweite Nickelschicht kein Platin enthält.
Verfahren nach Anspruch 10, wobei die zweite Nickelschicht eine Platinkonzentration von weniger als der Hälfte derjenigen in der ersten platinhaltigen Nickelschicht aufweist.
Verfahren nach Anspruch 10, wobei das Tempern der ersten und zweiten Nickelschicht ferner das Bilden der Nickelsilicidschicht derart umfasst, dass eine Platinkonzentration erreicht wird, die in der Nähe einer unteren Fläche höher ist als in der Nähe einer oberen Fläche der Nickelsilicidschicht.
Verfahren nach Anspruch 10, wobei das Abscheiden der ersten und zweiten Nickelschicht ferner das Abscheiden der zweiten Nickelschicht derart umfasst, dass eine Dicke gleich wie oder größer als eine Dicke der ersten Nickelschicht erreicht wird, während eine Gesamtdicke der ersten und zweiten Nickelschicht innerhalb eines vorgegebenen Bereichs gehalten wird, wobei der vorgegebene Bereich durch einen Typ des FET bestimmt wird, der durch die erste und zweite Nickelschicht bedeckt wird.
Verfahren nach Anspruch 14, wobei der vorgegebene Bereich etwa 9 nm bis etwa 11 nm beträgt.
Verfahren nach Anspruch 14, wobei die erste Metallschicht eine Dicke von etwa 30 bis 70 Prozent des vorgegebenen Bereichs aufweist.
Feldeffekttransistor (FET), welcher das Folgende umfasst: einen Gate-Stapel (102) über einer Kanalzone; Source- und Drain-Zone (104) neben der Kanalzone; und Nickelsilicid (107), welches oben auf der Source- und Drain-Zone ausgebildet ist, wobei das Nickelsilicid Platin enthält, welches eine Platinkonzentration aufweist, die in der Nähe einer unteren Fläche (108b) des Nickelsilicids höher ist als in der Nähe einer oberen Fläche (108a) des Nickelsilicids.
Verfahren nach Anspruch 17, wobei eine Platinkonzentration im mittleren Teil (108c) des Nickelsilicids niedriger ist als in der Nähe der unteren Fläche und in der Nähe der oberen Fläche des Nickelsilicids.
Verfahren nach Anspruch 17, welches ferner ein Abstandhalter-Paar (103) umfasst, das an Seitenwänden des Gate-Stapels ausgebildet ist, wobei das Nickelsilicid neben Rändern der Abstandhalter ausgebildet ist.
FET nach Anspruch 17, wobei eine obere Fläche des Gate-Stapels zu einem platinhaltigen Nickelsilicid silicidiert ist.