TWI506778B - 以不同鉑成份形成矽化鎳 - Google Patents
以不同鉑成份形成矽化鎳 Download PDFInfo
- Publication number
- TWI506778B TWI506778B TW100100276A TW100100276A TWI506778B TW I506778 B TWI506778 B TW I506778B TW 100100276 A TW100100276 A TW 100100276A TW 100100276 A TW100100276 A TW 100100276A TW I506778 B TWI506778 B TW I506778B
- Authority
- TW
- Taiwan
- Prior art keywords
- nickel
- platinum
- layer
- fet
- target
- Prior art date
Links
- 230000015572 biosynthetic process Effects 0.000 title description 13
- 229910021334 nickel silicide Inorganic materials 0.000 title 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 title 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 191
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 120
- 229910052697 platinum Inorganic materials 0.000 claims description 80
- 229910052759 nickel Inorganic materials 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 54
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- NZIHMSYSZRFUQJ-UHFFFAOYSA-N 6-chloro-1h-benzimidazole-2-carboxylic acid Chemical compound C1=C(Cl)C=C2NC(C(=O)O)=NC2=C1 NZIHMSYSZRFUQJ-UHFFFAOYSA-N 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 20
- 238000000137 annealing Methods 0.000 claims description 10
- 238000012545 processing Methods 0.000 claims description 9
- -1 nickel halide Chemical class 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 6
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- 238000005259 measurement Methods 0.000 claims description 4
- 229910005883 NiSi Inorganic materials 0.000 description 29
- 230000007547 defect Effects 0.000 description 24
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 21
- 239000000463 material Substances 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 12
- 230000003628 erosive effect Effects 0.000 description 10
- 229910052732 germanium Inorganic materials 0.000 description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 8
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000000354 decomposition reaction Methods 0.000 description 5
- 229910001260 Pt alloy Inorganic materials 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 241000027294 Fusi Species 0.000 description 3
- 229910000990 Ni alloy Inorganic materials 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical compound [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000011112 process operation Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002815 nickel Chemical class 0.000 description 1
- XIKYYQJBTPYKSG-UHFFFAOYSA-N nickel Chemical compound [Ni].[Ni] XIKYYQJBTPYKSG-UHFFFAOYSA-N 0.000 description 1
- FEBJSGQWYJIENF-UHFFFAOYSA-N nickel niobium Chemical compound [Ni].[Nb] FEBJSGQWYJIENF-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Physical Vapour Deposition (AREA)
Description
本發明一般係關於與半導體裝置製造領域，尤其係關於用不同鉑成份形成矽化鎳之方法。
矽化鎳(NiSi)相當重要並且常用於像是場效電晶體(FET)這類半導體裝置的接點材料，其經常用於FET的源極(S，source)、汲極(D，drain)及/或閘極(G，gate)區域。另一方面，雖然適合當成接點材料，不過已知從NiSi形成於遮罩間隔物(spacers)邊緣底下，尤其是NiSi形成於FET接合方向內可明確知道，NiSi經常導致裝置缺陷。這些缺陷此後集中分類為侵蝕缺陷，幾乎出現在從65nm節點開始的每種技術節點內，由於S/D井及/或S/D閘漏電，可能導致裝置故障。因此，NiSi侵蝕(像是業界內已知的「管道」缺陷與「穿隧」缺陷)已知成為FET形成製程中的「殺手級缺陷」。
根據過往的經驗，NiSi形成期間導致侵蝕缺陷的傾向在n型摻雜FET(NFET，n-type doped FET)裝置與p型摻雜FET(PFET，p-type doped FET)裝置之間，以及PFET SOI(絕緣體上矽(silicon-on-insulator))裝置與PFET eSiGe(內嵌式SiGe(embedded SiGe))裝置之間似乎不同。吾人已經嘗試使用例如Ni5%Pt的鎳鉑合金靶材，該材料具有大約5%的鉑(Pt)(原子百分比，整個說明書內都相同)形成65nm節點的矽化鎳(更精準來說為含鉑的矽化鎳)，並且因此形成的NiSi將之前NFET與PFET SOI裝置上的強勢特性「管道」缺陷完全去除。在45nm節點上，藉由使用Ni10%Pt合金靶材，其具有較高的10%之鉑(Pt)含量，來修正PFET eSiGe裝置上的「穿隧」缺陷，也就是傳統NiSi內可發現的缺陷，以便顯著改善產量。45nm節點內的「穿隧」缺陷已知具有比65nm節點內所發現之「管道」缺陷還要大的尺寸/長度。
不幸的是，改變成使用較高Pt含量的鎳鉑合金也伴隨著電阻損失，這對於eDRAM整合技術特別無法容許，其中的帶電阻以及可能的維持產量對於矽化物的電阻(Rs，resistance)有相當高的敏感度。因為NiSi厚度可用的處理窗並不寬，所以Rs伴隨的損失並不是例如只增加矽化物厚度就可容易解決。此外，改變成使用較高Pt含量的鎳鉑合金進一步伴隨形成部分FUSI(完全矽化(full silicided))閘極的製程傾向，這會使裝置驅動電流惡化。不過稍後發現低溫矽化鎳形成製程可用來修正部分FUSI缺陷，該製程導致矽化物電阻進一步提高。與上列技術考量無關，由於潛在較高的靶材成本，所以半導體產業也不太願意朝向具有較高Pt含量的矽化物製程前進。
在上面有關目前NiSi形成製程的觀點來看，仍舊需要找出可讓NiSi形成具有較寬處理窗、降低或較少的侵蝕缺陷、降低或較少的部分FUSI形成、最小的矽化物電阻損失以及成本低廉之解決方案。
本發明的具體實施例提供一種形成矽化鎳及/或含鉑的矽化鎳之方法。該方法包括以下步驟：透過物理氣相沈積(PVD)製程，將第一與第二金屬層沈積在一場效電晶體(FET)的閘極、源極以及汲極區域的至少其中之一上，其中該第一金屬層使用含鉑(Pt)的第一鎳靶材來沈積，並且該第二金屬層使用不含或含比該第一鎳靶材還要少的鉑之第二鎳靶材，沈積在該第一金屬層的頂端上；以及將覆蓋該FET的該第一和第二金屬層退火，以在該閘極、源極與汲極區域的頂端表面上形成一含鉑的矽化鎳層。
根據一個具體實施例，退火該第一和第二金屬層另包括形成該含鉑的矽化鎳的鉑濃度位準(concentration level)，此位準在該矽化鎳的底部表面附近高於頂端表面附近。在其他具體實施例內，沈積該第一和第二金屬層另包括沈積該第一和第二金屬層具有預定範圍內的總厚度。例如：沈積該第一金屬層具有介於大約該預定範圍的百分之30至70間之厚度，較佳介於大約百分之30至50之間。該預定範圍為一處理窗，其由覆蓋該第一和第二金屬層的FET類型以及用於形成該矽化鎳的特定製程所決定，並且在一個具體實施例內較佳介於大約9nm與11nm之間。
根據其他具體實施例，退火該第一和第二金屬層包括將該FET放置在溫度範圍從大約280℃至大約320℃的環境下，持續介於大約5至30秒的時間。在一個具體實施例內，該第一靶材包括該鉑含量範圍從測量單位為原子的百分之9至百分之11的鎳與鉑；以及該第二靶材包含鎳與鉑，其中該第二靶材的鉑濃度位準較佳低於該第一靶材的鉑濃度位準的一半。
本說明書也提供利用上述方法形成的矽化鎳結構。
在下列詳細說明中，將公佈許多特定細節以對本發明許多具體實施例有通盤了解。不過，吾人瞭解在沒有這些特定細節的情況下也可實施本發明的具體實施例。
在不掩蓋本發明本質及/或具體實施例的呈現之下，在下列詳細說明當中，為了呈現及/或例示，業界內已知的某些製程步驟及/或操作會結合在一起，並且在某些實例當中可能不會詳細說明。在其他實例當中，業界內已知的某些製程步驟及/或操作並不會說明。此外，某些已知的裝置製程技術並不會詳細說明，並且在某些實例當中會參考其他出版文章、專利及/或專利申請案，以免掩蓋本發明本質及/或具體實施例的說明。吾人要了解，下列說明相當程度集中在本發明許多具體實施例的特有特徵及/或元件上。
吾人可觀察到，在形成矽化鎳(NiSi)的製程中添加特定量的鉑(Pt)會減少或消除侵蝕缺陷，像是不同技術節點內的管道缺陷及/或穿隧缺陷，並且增加凝聚體的熱穩定性。另一方面，如此形成的NiSi之片電阻可隨添加的Pt量增加。在本發明的進程期間可發現及/或觀察，在形成NiSi的製程期間，特定量的Pt可與所形成矽化鎳的頂端表面隔離，以及與所形成矽化鎳與底下矽(Si)材料之間的介面區域隔離。雖然矽化鎳與矽介面上的Pt提供解決方案來抑制侵蝕缺陷；不過NiSi頂端表面上的Pt會增加矽化物Rs。
根據本發明的具體實施例，在所形成矽化物上半部內，尤其是其頂端表面周圍，Pt含量可減少，藉此降低整體矽化物電阻。本發明使用二步驟沈積製程，將靶材沈積在矽化鎳要形成的半導體裝置頂端上。第一步驟為用相當高的Pt含量沈積鎳；並且第二步驟為用相當低的Pt含量沈積鎳。該二步驟沈積製程可製造厚度接近處理窗所允許厚度的鎳鉑結合層。
圖1為根據本發明一個具體實施例形成NiSi當成FET接點材料的方法之展示例示圖，例如：該方法可包括形成基本半導體結構100，像是場效電晶體(FET)，其可包括例如半導體基板101、半導體基板101頂端上形成的閘極堆疊102以及閘極堆疊102側壁上形成的間隔物103。半導體基板101可為像是絕緣體上矽(SOI)這類含矽材料，並且其內可形成位於間隔物103側邊隔壁的源極與汲極區域104。一般來說，為了增加導電性，在閘極堆疊102的頂端和源極/汲極區域104上進一步形成導電接點區。透過在源極/汲極區域內以及閘極堆疊102的頂端上形成矽化鎳的矽化製程，可形成該導電接點區。
圖2為遵照圖1內所示步驟，根據本發明其他具體實施例形成NiSi當成FET接點材料的方法之展示例示圖，例如：該方法可包括在閘極堆疊102的頂端和源極/汲極區域104上形成含鉑的鎳層105。含鉑的鎳層105可透過物理氣相沈積(PVD)製程，從鎳合金的靶材沈積至閘極堆疊102以及源極/汲極區域104上，該靶材內含特定量的鉑。鎳合金靶內的鉑含量選擇係根據矽化鎳接點所製作之FET裝置類型，在形成為矽化鎳鉑時，鉑含量足以解決可在矽化鎳內發現，通常從間隔物103邊緣朝向閘極堆疊102底下通道區域前進的侵蝕缺陷。尤其是，例如含5%鉑(原子百分比)的鎳靶材可用於在塊狀Si或SOI上形成65nm FET裝置，並且含10%鉑(原子百分比)的鎳靶材可用於內嵌SiGe當成源極和汲極接點的45nm FET裝置。不過，本發明的具體實施例並不受限於此態樣，並且可根據實際需求，使用不同的Pt含量變化、較高或較低百分比來解決問題，並且改善所形成矽化鎳或更精確來說含鉑的矽化鎳的熱穩定度，並且可由實驗決定。
根據本發明的一個具體實施例，鎳鉑層105的厚度可控制成小於傳統形成特定技術節點的矽化鎳所需之厚度，例如：傳統鎳鉑的厚度由「x」表示，可大約為9nm至11nm，根據特定FAB的製程整合敏感度而變化，這在考量到缺陷形成的敏感度時所允許之處理窗內。根據本發明的具體實施例，形成鎳鉑層105較佳具有厚度「x」的30~70%，換言之大約3nm至7nm。根據一個具體實施例，鎳鉑層105的厚度足夠沿著所形成矽化鎳與源極和汲極區域的矽材料之間的介面，形成足夠的鉑，來抑制及/或解決潛在侵蝕現象。
圖3為遵照圖2內所示步驟，仍舊根據本發明其他具體實施例形成NiSi當成FET接點材料的方法之展示例示圖，例如：本發明方法的具體實施例可包括直接在含鉑層105的頂端上形成金屬層106。金屬層106可為鎳層，並且可選擇性含鉑，但是Pt含量的百分比小於含鉑層105的鉑含量。透過從不含或含形成層105內所使用靶材還少量之鉑的鎳合金靶材沈積，可形成金屬層106。在層105形成步驟之後的步驟內，並且可用能夠主控兩種不同靶材的相同沈積室，來形成金屬層106。不過含鉑層105和金屬層106可在各具有不同靶材的兩個別沈積室內形成，並且裝置(根據哪個要形成NiSi)可以最低限度暴露在空氣或其他含氧環境之下，在兩沈積室之間傳輸。金屬層106的厚度可受控制及/或調整，如此層105與層106的結合厚度可在形成矽化鎳的厚度的處理窗內，在形成充足NiSi同時避免產生NiSi侵蝕之間取得平衡，並且可根據所製作裝置類型與特定製程條件由實驗決定。
緊接在形成兩不同金屬層105和106之後，這兩層內含不同百分比的Pt含量，並且具有相較於傳統形成矽化鎳所需的組合厚度，半導體裝置100要經歷溫度範圍從大約240℃至大約360℃，並且較佳從大約280℃至大約320℃的退火製程。上升溫度環境將導致鎳與鉑擴散及/或向下滲透進入源極與汲極區域104，並且在源極與汲極區域104的頂端部分上產生矽化物107，如圖4內的展示性例示。該退火製程可持續大約2至60秒，較佳大約5至30秒，藉此在閘極堆疊102的頂端上產生矽化物。
因為已結合金屬層110(圖3)的鉑濃度位準在下半部(105)內高於上半部(106)內，而當與上述鉑分離活動結合時，此已結合金屬層110(形成於源極、汲極及/或閘極區域的頂端上)的退火可產生矽化鎳層，其在下半部內的鉑濃度位準高於中間與上半部。例如：圖5為根據本發明一個具體實施例形成的矽化鎳接點之展示性例示。在圖5的分解部分108內，展示性例示矽化物107沿著垂直方向具有不同的鉑濃度位準。尤其是，上半部上的鉑濃度位準108a可高於中間部分上的位準108c，但是低於下半部上的位準108b。因為已經觀察到鉑分離活動，所以與接近矽基板101的矽化物層107頂端表面與底部表面相比較，中間部分內的鉑濃度位準108c一般最低。上述Pt濃度位準分布應該與也例示於圖5的分解部分109內之先前技術仔細比較。其清楚顯示，矽化物107頂端表面上Pt的高濃度位準109a，其通常被發現在使用具有一致鉑位準並且高於矽化物107中間部分109c與下半部109b內的Pt濃度位準之鎳層所形成矽化鎳內，如109內所例示，且在一個具體實施例內，可降低至小於矽化鎳/Si介面之位準。
在此精通技術人士應該了解，圖式僅供例示，矽化鎳107內鉑濃度的實際分布稍微不同。例如：Pt分布允許平順並逐漸變更的圖案，其中最高Pt濃度位準108b位於矽化物層107與底下矽材料介接的底部，接著朝向矽化物層107的中間逐漸改變為較低濃度位準108c，然後朝向矽化物層107的頂端表面稍微增加為位準108a。
吾人觀察到，Ni或含鉑Ni(NiPt)的互混及/或反應發生於沈積上。此互混/反應的程度取決於Ni或NiPt的沈積位置，因此NFET與PFET之間以及PFET eSiGe與SOI上PFET之間不同。而沈積在內嵌碳化矽(eSiC，embedded silicon-carbide)表面上的Ni或NiPt或用來當成S/D接點的其他含Si材料也預期有類似差異。結果，所沈積金屬的上半層可與下半層不同地互動，或不會與底下含Si材料互動。根據本發明的一個具體實施例，Ni的擴散速度一般快過Pt，如此當上半層有較少Pt或無Pt時，形成矽化物之後，接近所形成矽化鎳表面有較少的Pt分離，並且任何Pt含量都來自下半層，導致頂端表面上的Pt濃度位準低於與Si材料介接的底部。
一般而言，如上述，已結合層110的厚度控制在所允許處理窗之內以及退火完成之時，而矽表面上所殘留的未反應金屬則忽略不計。儘管如此，包括絕緣區域(像是STI與間隔物)上任何殘留的未反應金屬都可使用業界內已知的蝕刻劑蝕刻去除。
根據本發明的具體實施例，根據上述方法形成的矽化物接點層在底部上具有足夠的鉑，來解決任何可能的矽化物侵蝕問題，同時在頂端表面上具有夠低的鉑濃度，降低鉑濃度伴隨的電阻增加的損失。
圖6為在三組不同製程條件之下形成矽化鎳(NiSi)薄板的電阻測量結果之樣本圖表。在下列情況下形成NiSi薄板：1)在先前技術使用單NiPt目標層的情況下、2)使用不同的二層方式，其中頂層的厚度與底層相同(X2
=X1
)或3)使用不同二層方式，其中頂層的厚度大於底層的厚度(X2
>X1
)。在圖6內，X軸代表NiSi的測量電阻(任意單位)，並且Y軸代表針對每種製程情況測量的總位置累積百分比。圖6展示針對所測量位置的任意百分比，先前技術所形成NiSi的電阻位於圖表最右邊，指出根據本發明具體實施例所形成高於另兩個的電阻。此外，圖6也展示使用二層方式用第二層(圖3內的106)厚度大於第一層(圖3內的105)(X2
>X1
)所形成的NiSi電阻，小於二層方式內兩層厚度相同之電阻。
圖7為例示使用根據本發明具體實施例形成半導體裝置的矽化物金屬接點之製程，降低缺陷數量的改善之測試結果樣本圖表。在圖7的X軸內，不同的長條代表不同的晶圓。對照SEM檢查技術，利用施加自動電壓得出矽化物侵蝕的缺陷數量。從圖7可了解，矽化物侵蝕缺陷不會隨整體Pt含量減少而增加，這支持整體Pt濃度位準並不比在矽化物/Si介面上有充足Pt來得重要之主張。事實上，圖7指出使用根據本發明具體實施例的方法所形成NiSi薄膜時，平均侵蝕數量減少之趨勢。
雖然本說明書已經例示和說明本發明特定特徵，精通技術人士可進行許多修改、替換、變更與改良。因此吾人了解，後附申請專利範圍意欲涵蓋位於本發明精神內的所有這種修改與變更。
100．．．基本半導體結構
101．．．半導體基板
102．．．閘極堆疊
103．．．間隔物
104．．．源極與汲極區域
105．．．含鉑的鎳層
106．．．金屬層
107．．．矽化物
110．．．已結合金屬層
108．．．分解部分
108a．．．鉑濃度位準
108b．．．Pt濃度位準
108c．．．鉑濃度位準
109．．．分解部分
109a．．．高濃度位準
從以上本發明的詳細說明並結合附圖，將可對本發明有通盤了解，其中：
圖1至圖4為根據本發明具體實施例形成NiSi當成FET接點材料的方法之展示例示圖；
圖5為根據本發明一個具體實施例用不同鉑成份形成的NiSi接點層之展示例示圖；
圖6為在三組不同製程條件之下形成NiSi薄板的電阻測量結果之樣本圖表；以及
圖7為例示使用根據本發明具體實施例的製程降低缺陷數量之改善的測試結果樣本圖表。
吾人將瞭解，為了例示的簡化性與清晰度，圖式內顯示的元件並不需要按照比例繪製，例如，某些元件的尺寸會為了清晰而相對誇大於其他元件。
101．．．半導體基板
102．．．閘極堆疊
107．．．矽化物
108．．．分解部分
108a．．．鉑濃度位準
108b．．．Pt濃度位準
108c．．．鉑濃度位準
109．．．分解部分
109a．．．高濃度位準
Claims (16)
- 一種形成矽化鎳之方法，包含：透過物理氣相沈積(PVD)製程，將第一與第二金屬層沈積在一場效電晶體(FET)的閘極、源極以及汲極區域的至少其中之一上，其中該FET為一45nm節點的FET且該第一金屬層係使用含鎳及鉑(Pt)的第一鎳靶材來沈積，該第一鎳靶材具有10原子百分比含量的鉑，並且該第二金屬層使用不含或含比該第一鎳靶材還要少的鉑之第二鎳靶材，沈積在該第一金屬層的頂端上；以及將覆蓋該FET的該第一和第二金屬層退火，以在該閘極、源極與汲極區域的頂端表面上形成一含鉑的矽化鎳層，該含鉑的矽化鎳層具有鉑濃度位準，此位準在該矽化鎳的底部表面附近高於其頂端表面附近，且在該矽化鎳的中間部分低於其頂端表面附近。
- 如申請專利範圍第1項之方法，其中沈積該第一和第二金屬層另包含沈積該第一和第二金屬層具有預定範圍內的總厚度。
- 如申請專利範圍第2項之方法，其中沈積該第一金屬層包含沈積該第一金屬層至厚度介於該預定範圍的大約百分之30至70，或介於該預定範圍的大約百分之30至50。
- 如申請專利範圍第1項之方法，其中該預定範圍為一處理窗，該處理窗由該第一和第二金屬層所覆蓋的該FET類型所決定，較佳介於大約9nm與11nm之間。
- 如申請專利範圍第1項之方法，其中退火該第一和第二金屬層包含將該FET放置在溫度範圍從大約280℃至大約320℃的環境 下，持續介於大約5至30秒的時間。
- 如申請專利範圍第1項之方法，其中該第一靶材包含該鉑含量範圍從測量單位為原子的百分之9至百分之11之鎳與鉑。
- 如申請專利範圍第1項之方法，其中該第二靶材包含鎳與鉑，其中該第二靶材的鉑濃度位準較佳低於該第一靶材的鉑濃度位準的一半。
- 一種形成矽化鎳之方法，包含：使用含鉑(Pt)的第一鎳靶材，將第一含鉑的鎳層沈積在一場效電晶體(FET)的閘極、源極以及汲極區域上；使用第二鎳靶材，將第二鎳層沈積在該第一含鉑的鎳層的頂端上；以及將該第一和第二鎳層退火，以在該閘極、源極與汲極區域的頂端表面上形成一矽化鎳層，該含鉑的矽化鎳層具有鉑濃度位準，此位準在該矽化鎳的底部表面附近高於其頂端表面附近，且在該矽化鎳的中間部分低於其頂端表面附近；其中該FET為一65nm節點的FET，該第一鎳靶材具有5原子百分比含量的鉑；或者該FET為一45nm節點的FET，該第一鎳靶材具有10原子百分比含量的鉑。
- 如申請專利範圍第8項之方法，其中該第二鎳層中不含鉑。
- 如申請專利範圍第8項之方法，其中該第二鎳層內含的鉑濃度位準低於該第一含鉑之鎳層內鉑濃度位準的一半。
- 如申請專利範圍第8項之方法，其中沈積該第一和第二鎳層另包含沈積該第二鎳層具有厚度等於或大於該第一鎳層的厚度，同時維持該第一和第二鎳層的總厚度在預定範圍內，其中該預定範圍由該第一和第二鎳層所覆蓋的該FET的類型所決定。
- 如申請專利範圍第11項之方法，其中該預定範圍介於大約9nm至11nm之間。
- 如申請專利範圍第11項之方法，其中該第一金屬層具有介於該預定範圍的百分之30至70之厚度。
- 一種場效電晶體(FET)，包含：一閘極堆疊，其位於一通道區域上；源極與汲極區域，其位於該通道區域旁邊；以及在該源極與汲極區域的頂端上形成矽化鎳，其中該矽化鎳具有一頂端表面及一底端表面，該底端表面相對於該頂端表面且與該源極與汲極區域接觸，該矽化鎳含鉑，其具有之鉑濃度位準，此位準在該矽化鎳的底端表面附近高於在其頂端表面附近，且在該矽化鎳的中間部分低於其頂端表面附近。
- 如申請專利範圍第14項之FET，另包含該閘極堆疊的側壁上所形成之一對間隔物，其中該矽化鎳形成於該間隔物邊緣旁邊。
- 如申請專利範圍第14項之FET，其中該閘極堆疊的頂端表面矽化成含鉑的矽化鎳。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/684,144 US8741773B2 (en) | 2010-01-08 | 2010-01-08 | Nickel-silicide formation with differential Pt composition |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201140822A TW201140822A (en) | 2011-11-16 |
| TWI506778B true TWI506778B (zh) | 2015-11-01 |
Family
ID=44257859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW100100276A TWI506778B (zh) | 2010-01-08 | 2011-01-05 | 以不同鉑成份形成矽化鎳 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US8741773B2 (zh) |
| CN (1) | CN102714159B (zh) |
| DE (1) | DE112010004400B4 (zh) |
| GB (1) | GB2491935B (zh) |
| TW (1) | TWI506778B (zh) |
| WO (1) | WO2011084339A2 (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9379011B2 (en) * | 2008-12-19 | 2016-06-28 | Asm International N.V. | Methods for depositing nickel films and for making nickel silicide and nickel germanide |
| JP5420345B2 (ja) * | 2009-08-14 | 2014-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2011222857A (ja) * | 2010-04-13 | 2011-11-04 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US8859316B2 (en) * | 2010-06-29 | 2014-10-14 | International Business Machines Corporation | Schottky junction si nanowire field-effect bio-sensor/molecule detector |
| CN102456560B (zh) * | 2010-10-29 | 2014-11-05 | 中芯国际集成电路制造(上海)有限公司 | 生成镍合金自对准硅化物的方法 |
| JP5663278B2 (ja) * | 2010-11-19 | 2015-02-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN102487015A (zh) * | 2010-12-03 | 2012-06-06 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN103165485B (zh) * | 2011-12-08 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 毫秒退火工艺稳定性的监测方法 |
| US10304938B2 (en) * | 2016-09-01 | 2019-05-28 | International Business Machines Corporation | Maskless method to reduce source-drain contact resistance in CMOS devices |
| TWI696270B (zh) * | 2019-04-15 | 2020-06-11 | 力晶積成電子製造股份有限公司 | 記憶體結構及其製造方法 |
| CN110473781A (zh) * | 2019-08-13 | 2019-11-19 | 上海华力集成电路制造有限公司 | 镍硅化物的制造方法 |
| US11276682B1 (en) * | 2020-09-01 | 2022-03-15 | Newport Fab, Llc | Nickel silicide in bipolar complementary-metal-oxide-semiconductor (BiCMOS) device and method of manufacturing |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040043675A (ko) * | 2002-11-19 | 2004-05-24 | 삼성전자주식회사 | 니켈 살리사이드 공정을 이용한 반도체 소자의 제조방법 |
| US20090114992A1 (en) * | 2007-11-06 | 2009-05-07 | Doris Bruce B | Mixed gate CMOS with single poly deposition |
| US20090127594A1 (en) * | 2007-11-19 | 2009-05-21 | Advanced Micro Devices, Inc. | MOS TRANSISTORS HAVING NiPtSi CONTACT LAYERS AND METHODS FOR FABRICATING THE SAME |
| JP2009167530A (ja) * | 2009-02-10 | 2009-07-30 | Nippon Mining & Metals Co Ltd | ニッケル合金スパッタリングターゲット及びニッケルシリサイド膜 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG97821A1 (en) * | 1999-11-17 | 2003-08-20 | Inst Materials Research & Eng | A method of fabricating semiconductor structures and a semiconductor structure formed thereby |
| US6586320B2 (en) | 2000-04-14 | 2003-07-01 | Stmicroelectronics, Inc. | Graded/stepped silicide process to improve mos transistor |
| US6350684B1 (en) | 2000-06-15 | 2002-02-26 | Stmicroelectronics, Inc. | Graded/stepped silicide process to improve MOS transistor |
| US6689687B1 (en) | 2001-02-02 | 2004-02-10 | Advanced Micro Devices, Inc. | Two-step process for nickel deposition |
| US6632740B1 (en) | 2001-02-02 | 2003-10-14 | Advanced Micro Devices, Inc. | Two-step process for nickel deposition |
| KR100626374B1 (ko) * | 2004-04-19 | 2006-09-20 | 삼성전자주식회사 | 금속 실리사이드층을 포함하는 반도체 소자 및 금속실리사이드 형성 방법 |
| US7544557B2 (en) * | 2004-12-15 | 2009-06-09 | Tower Semiconductor Ltd. | Gate defined Schottky diode |
| US7309901B2 (en) | 2005-04-27 | 2007-12-18 | International Business Machines Corporation | Field effect transistors (FETs) with multiple and/or staircase silicide |
| US7550381B2 (en) * | 2005-07-18 | 2009-06-23 | Applied Materials, Inc. | Contact clean by remote plasma and repair of silicide surface |
| US7456095B2 (en) * | 2005-10-03 | 2008-11-25 | International Business Machines Corporation | Method and apparatus for forming nickel silicide with low defect density in FET devices |
| JP4755894B2 (ja) | 2005-12-16 | 2011-08-24 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US7417290B2 (en) * | 2006-01-09 | 2008-08-26 | International Business Machines Corporation | Air break for improved silicide formation with composite caps |
| US7670927B2 (en) * | 2006-05-16 | 2010-03-02 | International Business Machines Corporation | Double-sided integrated circuit chips |
| US8013342B2 (en) * | 2007-11-14 | 2011-09-06 | International Business Machines Corporation | Double-sided integrated circuit chips |
| US7449735B2 (en) * | 2006-10-10 | 2008-11-11 | International Business Machines Corporation | Dual work-function single gate stack |
| US7400015B1 (en) * | 2007-01-15 | 2008-07-15 | International Business Machines Corporation | Semiconductor structure with field shield and method of forming the structure |
| US7768072B2 (en) * | 2007-03-27 | 2010-08-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicided metal gate for multi-threshold voltage configuration |
| JP5130834B2 (ja) * | 2007-09-05 | 2013-01-30 | ソニー株式会社 | 半導体装置およびその製造方法 |
| US7994038B2 (en) * | 2009-02-05 | 2011-08-09 | Globalfoundries Inc. | Method to reduce MOL damage on NiSi |
| US8021982B2 (en) * | 2009-09-21 | 2011-09-20 | International Business Machines Corporation | Method of silicide formation by adding graded amount of impurity during metal deposition |
| US8124525B1 (en) * | 2010-10-27 | 2012-02-28 | International Business Machines Corporation | Method of forming self-aligned local interconnect and structure formed thereby |
-
2010
- 2010-01-08 US US12/684,144 patent/US8741773B2/en not_active Expired - Fee Related
- 2010-12-09 GB GB1208149.3A patent/GB2491935B/en not_active Expired - Fee Related
- 2010-12-09 CN CN201080060532.4A patent/CN102714159B/zh not_active Expired - Fee Related
- 2010-12-09 WO PCT/US2010/059607 patent/WO2011084339A2/en active Application Filing
- 2010-12-09 DE DE112010004400.7T patent/DE112010004400B4/de not_active Expired - Fee Related
-
2011
- 2011-01-05 TW TW100100276A patent/TWI506778B/zh not_active IP Right Cessation
-
2012
- 2012-02-29 US US13/408,246 patent/US8637925B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040043675A (ko) * | 2002-11-19 | 2004-05-24 | 삼성전자주식회사 | 니켈 살리사이드 공정을 이용한 반도체 소자의 제조방법 |
| US20090114992A1 (en) * | 2007-11-06 | 2009-05-07 | Doris Bruce B | Mixed gate CMOS with single poly deposition |
| US20090127594A1 (en) * | 2007-11-19 | 2009-05-21 | Advanced Micro Devices, Inc. | MOS TRANSISTORS HAVING NiPtSi CONTACT LAYERS AND METHODS FOR FABRICATING THE SAME |
| JP2009167530A (ja) * | 2009-02-10 | 2009-07-30 | Nippon Mining & Metals Co Ltd | ニッケル合金スパッタリングターゲット及びニッケルシリサイド膜 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2491935A (en) | 2012-12-19 |
| CN102714159A (zh) | 2012-10-03 |
| WO2011084339A3 (en) | 2011-09-09 |
| DE112010004400B4 (de) | 2018-11-29 |
| TW201140822A (en) | 2011-11-16 |
| DE112010004400T5 (de) | 2012-12-20 |
| WO2011084339A2 (en) | 2011-07-14 |
| US20110169058A1 (en) | 2011-07-14 |
| GB2491935B (en) | 2013-09-04 |
| US8637925B2 (en) | 2014-01-28 |
| GB201208149D0 (en) | 2012-06-20 |
| US20120153359A1 (en) | 2012-06-21 |
| CN102714159B (zh) | 2015-11-25 |
| US8741773B2 (en) | 2014-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI506778B (zh) | 以不同鉑成份形成矽化鎳 | |
| CN104425367B (zh) | 硅化物形成中的双层金属沉积 | |
| US7217603B2 (en) | Methods of forming reacted conductive gate electrodes | |
| TWI278941B (en) | Thin channel MOSFET with source/drain stressors | |
| US10388788B2 (en) | Semiconductor device and method of forming the same | |
| US9373696B2 (en) | Techniques to form uniform and stable silicide | |
| US8378424B2 (en) | Semiconductor structure having test and transistor structures | |
| US20170092501A1 (en) | Activated thin silicon layers | |
| US8062973B2 (en) | Semiconductor device manufacturing method | |
| CN105164810B (zh) | 氮化镓场效应晶体管 | |
| US8642439B2 (en) | Semiconductor device and method of formation | |
| US8946081B2 (en) | Method for cleaning semiconductor substrate | |
| KR20180125100A (ko) | 박막 트랜지스터의 제조 방법, 및 이를 이용한 박막 트랜지스터 | |
| US9070664B2 (en) | Device with MOS device including a secondary metal and PVD tool with target for making same | |
| US20110031622A1 (en) | Method for fabricating semiconductor device and semiconductor device | |
| CN105448690A (zh) | 一种利用石墨烯插入层外延生长金属/半导体材料的方法 | |
| KR20180033060A (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| CN103165430A (zh) | 半导体器件制造方法 | |
| CN103367364A (zh) | Cmos及其制造方法 | |
| US20220406776A1 (en) | Stacked fet with different channel materials | |
| US20050136633A1 (en) | Blocking layer for silicide uniformity in a semiconductor transistor | |
| JPH10172917A (ja) | イオン注入量モニタ法 | |
| Imamura | A Study on Interface Controlled Schottky Contact for Scaled Si Devices | |
| TW201434092A (zh) | 半導體元件及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |