DE107203T1

DE107203T1 - Verfahren und vorrichtung zur speicherung von orthogonaler transformation unterworfenen dreidimensionalen digitalen signalen.

Info

Publication number: DE107203T1
Application number: DE198383110615T
Authority: DE
Inventors: Luigi Turin Corgnier; Mario Montalenghe Guglielmo (To); Benedetto Turin Riolfo
Original assignee: CSELT Centro Studi e Laboratori Telecomunicazioni SpA
Current assignee: Telecom Italia SpA
Priority date: 1982-10-25
Filing date: 1983-10-24
Publication date: 1986-04-10
Also published as: IT8268237A0; EP0107203A3; EP0107203B1; IT1156086B; US4602283A; EP0107203A2; CA1217568A; JPS5995783A; DE3375528D1

Claims

- - Dipl.-lng. Anton Freiherr PATENTANWÄLTE Biederer von Paar D-8300 Landshut Postfach 2664, Freyung 615 ® Landshut (0871) 22170 Fax (CC|TT 2j manue|| Telex 58441 glala d frhr. Riederer v. Paar, Postfach 2654, D-8300 Landshut Europäische Patentanmeldung Nr. 83 110 615.8 Ϊ^Γ 1ϊ Publikation Nr. 0 107 203 Sl,? u _Υ T S.p.A. Telex 5215145 Zeus d Turin, Italien Übersetzung de,r Patentansprüche nach Artikel 67 EPÜ Patentansprüche

1. Verfahren zum Speichern dreidimensionaler digitaler Signale, die einer orthogonalen Transformation entlang drei Dimensionen, die im folgenden als horizontale, vertikale und Zeit-Dimension bezeichnet sind, unterworfen sind, wobei die Signale aus digitalen Abtastwerten bestehen, die in zweidimensionalen Gruppen von X Abtastwerten entlang der horizontalen Dimension und für Y Abtastwerte entlang der vertikalen Dimension organisiert sind, und für die Transformation entlang der Zeit-Dimension die Z aufeinanderfolgenden Gruppen angehörenden Abtastwerte einander entsprechender Positionen gleichzeitig verfügbar gemacht werden müssen, dadurch gekennzeichnet, daß es eine aus Z Ebenen, die jeweils eine Kapazität von Χ·Υ Abtastwerten aufweisen, zusammengesetzte dreidimensionale Speicherstruktur schafft und daß ein erster und ein zweiter Adressiermodus, die alle Z Gruppen alternieren, für das Lesen und Schreiben in diesen Ebenen sorgt, wobei jeder Leseoperation eines den vorhergehenden Z Gruppen angehörenden gespeicherten Abtastwerts ein Schreiben des gegenwärtig verfügbaren, zu den gegenwärtigen Z Gruppen gehörenden Abtastwerts in der soeben freigewordenen Position folgt, und daß der erste Adressiermodus aufeinanderfolgende Positionen entlang der ansteigenden Richtung zuerst der horizontalen Dimension und dann der, vertikalen Dimension der verschiedenen Ebenen aufeinanderfolgend adressiert und der zweite

Adressiermodus aufeinanderfolgend entsprechende Positionen der betreffenden Z Ebenen entlang jeweils ansteigenden Richtungen der horizontalen Dimension mit schrittweiser Zunahme von Z, und der vertikalen Dimension adressiert.

2. Vorrichtung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch:

- die dreidimensionale Speicherstruktur ergebende Speichereinrichtungen (MEM) aus einer Vielzahl gleicher Speichereinheiten (MEMl MMl6)j

- eine den ersten und den zweiten Adressiermodus ergebende Adressiereinrichtung (AG) der Speichereinheiten, wobei die Adressiereinrichtung (AG) die Unterteilung jeder Speichereinheit in Z verschiedene Sektoren und die Entsprechung zwischen der η-ten Speicherebene und der Hinzufügung des η-ten Sektors der Speichereinheiten (1- n&Z) bestimmt.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Speichereinheiten eine Quadratmatrix von Z Zeilen und Z Spalten bilden und von der Adressiereinrichtung (AG) so adressiert werden, daß in entsprechenden Sektoren der Einheiten einer Spalte gemäß dem ersten Adressiermodus aufeinanderfolgende Abtastwerte der selben Gruppe geschrieben werden können und entsprechend dem zweiten Adressiermodus Abtastwerte entsprechender Positionen von Z aufeinanderfolgenden Gruppen geschrieben werden können.

4· Vorrichtung nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß für Z=4 die Adressiervorrichtung (AG) folgende Einzelschaltungen umfaßt :

- einen Modulo-X·Y*Z-Binärzähler (CT), der mit der Frequenz der Erzeugung der Abtastwerte synchronisiert ist und zu jedem Zeitpunkt ausgangseitig den binären Kodewert der nun durch die Zählung erreichten Zahl und stets bei Erreichen des Maximalwerts ein Zählende-Signal (TC) abgibt, wobei der binäre Kodewert für die Adressierung der Speichereinheiten dient;

- einen Flip-Flop (FFl), der als Halbier-Teiler des Zählendesignals

dient und ausgangsseitig ein Signal (CY) der Wahl des Adressiermodus abgibt;

einen ersten Multiplexer (MUXl), der von diesem Signal (CY) der Wahl des Adressiermodus gesteuert wird und an seinen Ausgängen höchster Wertigkeit bzw. niedrigster Wertigkeit während des ersten Adressiermodus die Bits der Positionen niedrigster Wertigkeit der Ausgangssignale des Binärzählers (CT) und während des zweiten Adressiermodus die Bits der Positionen höchster Wertigkeit abgibt;
einen zweiten Multiplexer (MUX2), der von diesem Signal (CY) der Wahl des Adressiermodus gesteuert wird und an seinen Ausgängen höchster Wertigkeit bzw. niedrigster Wertigkeit während des ersten Adressiermodus die Bits der Positionen höchster Wertigkeit der Ausgangssignale des Binärzählers (CT) und während des zweiten Adressiermodus die Bits der Positionen niedrigster Wertigkeit abgibt;
eine erste EX-OR-Logikschaltung (El), die die Ausgangssignale der niedrigsten Wertigkeit vom ersten Multiplexer (MUXl) und vom zweiten Multiplexer (MUX2) empfängt;

eine zweite EX-OR-Logikschaltung (E2), die die Ausgangssignale höchster Wertigkeit vom ersten Multiplexer und vom zweiten Multiplexer empfängt;

eine dritte EX-OR-Logikschaltung (E3), die das Ausgangssignal niedrigster Wertigkeit des zweiten Multiplexers und das Ausgangssignal der dritten Position in der Reihenfolge ansteigender Wertigkeit des Binärzählers (CT) empfängt;

eine vierte EX-OR-Logikschaltung (E4), die das Ausgangssignal höchster Wertigkeit des zweiten Multiplexers und das Ausgangssignal der vierten Position in der Reihenfolge ansteigender Wertigkeit des Binärzählers (CT) empfängt;

einen Binär-Dezimal-Dekoder (DEC), der die Ausgangssignale der EX-OR-Logikschaltungen, empfängt, die eine vierstellige Binärzahl von der Stelle niedrigster Wertigkeit, die von der ersten EX-OR-Schaltung (El) getragen wird, bis zur Stelle höchster Wertigkeit, die von der vierten EX-OR-Logikschaltung (E4) getragen wird, bilden, wobei der Dekoder (DEC) ausgangsseitig mit Hilfe von Registern (Rl, ..., Rl6) die Wahlsignale (CKl, ..., CKl6) der Speichereinheiten abgibt;

- Halteregister (RGl, ..., RG16), die von den Signalen der Wahl der Speichereinheiten angesteuert sind und als Adressen an die Speichereinheiten die Signale liefern, die sie an ihren Eingängen empfangen, welche für alle Register aus den AusgangsSignalen des Binärzählers (CT) mit Ausnahme der vier Stellen niedrigster Wertigkeit und der zwei Stellen höchster Wertigkeit und außerdem aus den Ausgangssignalen des zweiten Multiplexers (MUX2) als Stellen höherer Wertigkeit bestehen.