JPS5995783A - 直交変換による３次元デジタル信号の格納方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、デジタル信号の記憶システム、特に、既にλ
次元変換され、第３の次元に変換を行う３次元デジタル
信号の記憶方法および装置に関する。

（従来技術） 上記のデジタル信号の解析においては、一般につぎの３
つの次元が指定される。

（１）水平次元、行を形成する標本の連なシ。

（２）垂直次元、群を形成する行の連なシ。

（３）時間次元、群の連なり。

以下、映像信号の場合について考察するが、例としての
制限はなく、本発明によって提供される方法は３次元変
換を適用すべき３次元構造の信号に拡張可能である。

ＴＶ（テレビ）記録装置が画面を走査する方法およびそ
のような動作の連続的かつ規則正しい繰返しによシ、映
像信号に３次元構造を指定することができる。その構造
においては、７本の線をなす多くの点は水平次元を形成
し、フレームをなす多くの線は垂直次元を形成し、フレ
ームは以下第３の次元と考える時間次元を形成する。

この３次元空間において隣接する点間の相関関係は、多
数のフレームの継続期間にわたって信号の標本の記憶が
必要な３次元変換の応用において最良の可能な方法で利
用される。

実際、時間次元における変換を行うには、対応するイン
デックスを有ししかも相続くフレーム数Ｚに属する標本
をメモリから読出す必要がある。

一方その標本は時間的順序でメモリに書込まれる。

従って、それ等が読出される順序は、それ等が書込まれ
た順序とは一致しない。結局、到着した情報は、アドレ
ス指定の法則が変らないままで読出し動作によってたっ
た今解放されたメモリ位置に書込まれることはできない
。

最も簡単々解決策は、メモリ容量を少くとも２Ｚ　−／
フレームを格納できるように増加することである。この
方法によシ、周期的々読出しおよび書込みがデータの重
なシを伴わずに行なわれる。

しかし装置は複雑で費用が大である。

第２の解決法は、２箇のフレームの連なシを時間変換し
終る都度、書込みおよび読出しの両方のアドレス形成法
則を明白に変更し、到着した新しいデータを読出しによ
ってたった今解放された位置に再書込みをすることであ
る。この方法においては、逐次アドレス指定はもはや不
可能であるが、書込みおよび読出しのアドレスを周期的
に形成するための一連の反復が設定される。

これ等の問題は、２箇のフレームの標本のみを内蔵し１
、読出しおよび書込みアドレスのλつの異々る法則を用
いるだけのメモリを使用するλ次元に変換された標本を
格納する本発明による方法によって解決される。

（目　的） 本発明は特に直交変換による３次元デジタル信号を格納
する方法を提供することである。

本発明は更に、上記方法を実施するための装置を提供す
ることを目的とする。上記の装置は２箇のフレームの標
本を内蔵するメモリ容量を有し、メモリ装置の構成にお
ける現在の技術に依存するその他の問題点を解決するよ
うに実施される。実際、現在市販されている最も動作速
度の速いメモリは、アクセスタイムが、記憶すべき新標
本の生成時間の２乃至弘倍である。このメモリでは、約
／　ＯＭｌ（ｚの標本化周波数に対してメモリの書込み
ができない。更に、上記メモリはダイナミック型である
から、記憶内容が消滅しないように周期的に再生（リフ
レッシ、−）されなければならない。

上記のようなメモリにおいては、７つのセルに関する読
出し／書込み動作であってもそのセルを含むライン全体
に存在するデータを「再生」するだけとなる。従って、
標本を記憶するには、読出しおよび書込動作が全てのメ
モリの全てのラインを同じ周期で含むような方法で行わ
なければならない。

（構　成） 第１ａおよび／ｂ図は本発明の理解に役立てるための説
明図である。

テレビの信号の正常な走査の順序によシ作られた映像信
号の標本りがあるものとする。

既述のように、３次元構造を映像信号に当てはめること
ができ、その３つの次元はそれぞれ定義した通シである
。

既に定義した水平および垂直次元に沿う！次元変換は各
フレームの標本りに適用され、各映像ライン毎にＸ個の
変換された標本Ｋがあるとする。

また各フレームはＹ行を含むものとする。

いま、標本にの第３の（時間）次元に沿う変換が行われ
るものとする。この動作のためには、相続く２個のフレ
ームに属しかつ各フレーム内において対応する位置を有
する標本Ｋが同時に使用可能とならなければならない。

そこで、第３の次元に沿って変換動作を始めるため、少
くともＸ−Ｙ−Ｚに等しい数の標本Ｋが記憶され力けれ
ばならない。

第１ａおよび／ｂにおいて見られるように、３次元のメ
モリ構造が創作される。軸Ｘは水平次元、軸ｙは垂直次
元、そして軸２は時間次元を示す。

フレーム毎に７つづつ軸２と交叉する２メモリ平面が識
別される。各メモリ平面は、Ｘ−Ｙ個の標本Ｋを含む大
きさである。

第１ａおよび／ｂにおいて、標本には順次増加する番号
によって表わされている。その番号の右［１′ｄの何故
は標本が属するフレームを示す。すなわち、／　は第１
ンレームの第１番目の標本を示し、戸は第１ンレームの
最初の標本を示し　３Ｈは第２フレームの第ｊ＠目の標
本を示す。

−例としてＺ−≠を選んだが、それに限られるものでは
ない。この例では、３次元変換（ｄｌｌ−個の継続する
フレームに属する標本を考慮して行われる。

本発明による方法においては、標本には、たった２つの
簡単な配列構成によって、１．込み動作によって自由に
されたメモリセルに書込丑れる。

上記構成の第１は、第１ａ図で表わされ、以下「第１ア
ドレス指定モード」と呼ぶメモリのアドレス指定によっ
て得られる。標本にば、Ｘ、Ｙ。

Ｚの順にそれぞれの増加する方向（（沿って連続するメ
モリ位置に順々に書込まれる。書込動作が終了すると、
第１．第２．第３．第≠のフレームの全ての標本は、そ
れぞれＡ、Ｂ、Ｃ，Ｄ平面友含まれている。

これらの書込動作に続いて、ＸをＺに等しい跳躍数で変
えながら、≠っの平面の対応する位置の標本の読出しが
行われる。

従って、標本はっぎの順序で行の終シまで読出サレル。

／’　ｌ　／”　ｌ　／Ｉｎ、　／■ｌ　ｊ’　ｌ　ｊ
”ｌ　ｊ”　。

３Ｎ　、　９１．り１．り１１戸・・・。

しかる後、つぎの行がアドレス指定され（ｙが／増加さ
れ）、前の行と同様の順序で読出される。

行Ｙの終点に達すると、再び第１行がアドレス指定され
、Ｘに沿ってＺの跳躍数で標本２Ｉ　、　２ＴＪ。

２１１１　、　．２１Ｖ　、　　Ａ’　　、　　乙■　
、　　ｇ”　　、　　ｇＩ　、　　１０’　　、　　１
０■　。

１０ｍ、　１０ＩＶ・・・が読出され、そのようにして
≠平面の全標本が終了する進行われる。

上記の読出し動作は、Ｚ方向、２の跳躍を有するＸ方向
、そしてＸ方向の順に優先順位を有する。

以下このアドレス指定を「第２アドレス指定モード」と
いう。

上記各続出し動作は、直ちに、後続するｖつのフレーム
に関する新しい標本にの書込みによって追随される。そ
の書込みは上記の第２アドレス指定モードに基づいて行
われ、それを第１ｂ図に示すＯ Ｚの跳躍数をもって増加する番号を有する、ｔフレーム
の対応する標本が７つ平面に提供される。

つまり、標本／　　、／　　、／、／　　、夕　１５１
夕”　ｒ　！；Ｉｖ、　？’　、　９”　ｅ　９”　、
　？’・ｉ’−ｈ平面Ｋ、標本２’、、２■　、２ｍ　
、２■　、　　乙’　　、ｇＵ　、　　乙”　　、　　
乙■　、ＩＯ’。

１０”　、　１０ｍ、　１０Ｉｖ−Ａ；　Ｂ　平面ニ、
標本３’　、　３Ｉ′。

３ｍ、３Ｉｖ、７’　、７［Ｉ、７ＩＩｉ、７Ｉｖ、／
／”＝カＣ平ｆｆｉに、標本≠Ｉ　、　４ｔＵ、≠■、
グ１１’　、　ｇＩ　、　ｇＵ　、　ｇｍ。

ｇ“、／２１・・・が平面りに提供される。

次いで　連の読出し動作が正常な順序、すなわち第１ア
ドレス指定モードで行われる。優先順位は’ｌ、ｘ、ｙ
、ｚ方向の順によって与えられる。

明らかに各読出しの直後に標本源から来る標本の書込み
が続くから、　旦書込みが終ると再ひ第１ａ図に示すデ
ータ配列が得られる。

従って、定常状態においては、第７アドレス指定モード
によって得られる読出しおよび書込み動作に続いて第２
アドレス指定モードによる読出しおよび書込み動作が追
随する。

（実施例） 第２図の点線で囲んだ部分は、本発明によって提供され
る、３次元的に変換された映像信号の送信機の中の格納
装置の使用の７例を示す＠伝送系全体としては、図示し
ていない受信部にも送信機と同様の格納装置を含んでい
る。ＴＢはタイムペルスとして機能する回路を示す。

タイムベースＴＢは、通常のテレビ・カメラ置のだめの
ライン同期およびフレーム同期信号をそれぞれ接続線Ｓ
Ｙ　２およびＳＹ　３を通じて供給する。

更に、タイムベースＴＢは接続線ＳＹ　／を通じて、ブ
ロックＣＣへ同期語を送る。その同期語の構成は伝送に
使用される周知の型式の特定のゾロトフルによって決定
される。

更に、この語は送信機のメモリと受信機のメモリとを同
期させる。

タイムベースＴＢば、後述するブロックＡＧおよびＭＥ
Ｍのだめの種々の時刻信号を発生し、線Ｒ８を通じて通
常の初期設定信号を、また線ＣＬＫを通じて基本時刻信
号を送る。

更にタイムベースＴＢは、ＡＧがらの接続線ＣＫに存在
する信号に応じて、ブロックＭＥＭの制御信号を発生し
接続ＲＷおよびＯＥを経由してＭＥＭに送る。

接続線ＣＫ　、　ＲＷおよびＯＥの信号の時間変化およ
び機能は後述する。

ブロックＡＧはアドレスを発生し接続線ＡＤＤに送出す
る回路である。これについては第３図との関連で後に詳
細に説明する。

ブロックＭＥＭは、ブロックＡＤＴがらパスＤＩを経て
到着するデジタル信号を格納する仕事を行う。

ＭＥＭはパスＡＤＤによってアドレスを受信し、パスＤ
Ｕにデジタル標本を出力する。ブロックＭＥＭは第グ図
との関連において後に詳述する。

ブロックＡＤＴはテレビカメラ置から来るビデオ信号の
普通のアナログ−デジタル（Ａ−Ｄ）変換器である。

更に、ＡＤＴは前述した水平方向および垂直方向に沿う
デジタル標本の！次元変換の計算を行い、変換された標
本をパスＤＩを介してＭＥＭへ送る。

ＡＤＴはＴＢからの信号ＣＬＫに同期する。

パスＤＵにある標本は、ブロックＴ３に送られる。

ＴＢは前述の第３（時間）の次元に沿った変換の計算を
行ない、線Ｄ３を経てブロックＣＣに対してその変換の
係数を出力する。

ＴＢはＴＢからの信号ＣＬＫに同期する。

ブロックＣＣはデジタル伝送線とのインターフェースで
ある。それはパスＤ３を経て入来するデータおよび接続
線ＳＹ／から入来する同期語のチャンネル、デジタル信
号化を行ない伝送線によって伝送する。

ブロックＣＣの基本的構造は周知であり、送信されるデ
ータに特定の構成に従って選定される伝送プロトコルに
依存する。

第３図はブロックＡＧの回路を示す。

ＣＴは信号ＣＬＫを計数する通常の２０ビツトの！進カ
ウンタであって、線Ｒ８による信号によって計数を開始
する。線ＣＬＫおよびＲ８は第２図のタイムベースＴＢ
から来る接続線である。

ＣＴは逐次計数し、計数ステップ毎にぐビットの重みを
示す数／〜、２０で示される出力線から計数結果を送出
する。線／は最下位ピット（ＬＳＢ）、線２０は最上位
（ＭＳＢ　）を運ぶ。（乙〜／ｇの各線は図面のスペー
スの都合上番号を付していないが下方から順次増加する
番号とする） ＣＴによって計数される数は、２個の全てのフレームに
おいて最大値に達する。その時、ＣＴは線ＴＣを通じて
計数終了信号を送出し、しかる後つぎの計数を再開する
。

本例におけるアドレス用の、２０ピツトは、を個の映像
フレームを格納するためのものであり、これに限られる
ものではない。２ビツトはフレームを指定するために使
用され、／トビットはフレーム毎の全標本数に対応する
３／２×！；／２のメモリ位置をアドレス指定するため
に使用される。

線ＴＣの信号はフリップフロップＦＦ／の入力へ印加さ
れる。ＦＦ　／は線ＣＹを経て入力信号の半分の周波数
を有する信号を出力する。従ってＦＦ／の状態は２個の
全てのフレームにおいて変る。

線ＣＹは、２つの同じ≠入カー！出力マルチプレクサＭ
ＵＸ　／およびＭＬＴＸ　２の制御入力に接続されてい
る。

ＭＵＸ　／およびＭＵＸ　２はいずれも、線／、２゜／
り、２０を入力として受ける。ＣＹにおける信号はマル
チプレクサの接続を制御し、それが論理レベルの　方を
とるとＭＵＸ　／において入力／、２と出力／／　、　
、２／とをそれぞれ接続させ、ＭＩＪＸ、２において入
力／　９、．２０と出力／’？’、２０’とをそれぞれ
接続させる。ＣＹの信号が上記の逆の論理レベルの時４
−．１１、ＭＵＸ　／においてノトカ／　？　、、２０
と出力／′。

！′とを接続させ、？／ＬＴＸ　、２において人力／、
！と出力／り’、２０’とを接続させる。

線／９′はλつの排他的論理和（以下ＥＸ−ＯＲと記す
）回路Ｅ／　、　Ｒ３の第１の入力に接続されておシ、
線、２０′は２つのＥＸ−ＯＲ回路Ｅ、２．Ｅ４ｔの第
１の入力に接続されている。線／’、　、！’、　３　
、　ｌｌｌはそれぞれＥＸ　、Ｅ、２　、　Ｒ３、Ｅ≠
の第２の入力に接続されている。それ等のＥＸ−ＯＲ回
路の出力はブロックＤＥＣの対応する入力に印加される
。

Ｅ／〜Ｅ４’の出力はｔビットの！進数（００００〜／
／／／）を表わし、ＥＸは最下位ピット、Ｅグは最上位
ビットを出力する。

ブロックＤＥＣは普通のデコーダであって、その入力に
与えられたλ進数を、その／乙の出力Ｄ／〜Ｄ／乙にお
いてイネーブル信号に変換する。（例えばそれが２進数
の！を受けると、出力Ｄ３をイネーブルにする。） ＤＥＣの／乙の出力はブロックＲ／、Ｒ，ｌ！、・・・
。

Ｒ／乙にそれぞれ印加される。Ｒ／〜Ｒ／乙は普通の／
ピットレジスフである。それ等のレジスタは線ＣＬＫ’
によってクロック信号が与えられる。このクロック信号
（ＣＬＫ’）は、タイムベースＴＢ　（第２図参照）か
らの線ＣＬＫの信号をインバータＩＮ／によって、ブロ
ックＭＵＸ　／　、　ＭＵＸ　２　、　Ｅ　／〜Ｅ弘。

ＤＥＣにおける信号の遅延分だけ遅らせかつ反転させた
ものである。Ｒ／、Ｒ，２，・・・、Ｒ／乙の出力信号
はそれぞれ線ＣＫ／、ＣＫ２．・・・ＣＫ／ｚに供給さ
れ接続線ＣＫを形成する。

ブロックＲＧ／、ＲＣ，，２，・・・ＲＧ／乙はそれぞ
れ／乙ビットの普通のレジスタであって、後述するよう
に、ブロックＭＥＭ　（第２図）の対応するメモリ・パ
ンクに対してアドレスを供給する。

それ等は各々１、線ｊ〜／１．／９’および２０′を入
力とする。上記入力線は線番号によシ重みづけされたビ
ットを運ぶから、／乙ビットの２進数を形成する。

レジスタＲＧ／、・・・、ＲＧ／乙は、パスＡＤＤ　／
　、・・・。

ＡＤＤ　／乙にそれぞれアドレスを出力する。ＡＤＤ　
／〜ＡＤＤ　／　、４はパスＡＤＤを形成する。

」二記のレジスタは、線ＣＫ／、ＣＫ、２．・・・ＣＫ
／乙の信号をそれぞれ受ける対応する時刻信号入力にお
いて相続く２つのパルス間の経過時間にわたって７つの
決まったアドレス構成を保持する。

第を図は第２図におけるＭＥＭの細部回路を示す。

ＭＥＭはパスＤＩを経てブロックＡＤＴから到来する標
本を格納する。

ＭＥＭはＭＭ　／　、・・・ＭＭ／乙で示される同じ記
憶装置から構成される。その記憶装置は２行×Ｚ列の正
方行列を形成する。

本実施例において、２−≠であるから／６箇の記憶装置
がある。

ＭＥＭの全記憶容量は≠標本フレーム分であシ、それは
第１ａ、／ｂ図における平面の容量に等しい。

各記憶装置はパスＤＩから標本を入力し、パスＤＵに標
本を出力する。パスＤＵおよびＤＩは、標本がｇビット
であるから、ｇ線で構成される。

ＭＭ／〜ＭＭ／乙はそれぞれっぎの信号を受信する。

パスＡＤＤを形成するパスＡＤＤ　／〜ＡＤＤ　／乙を
経てアドレスを受取る。接続線ＣＫを形成する線ＣＫ　
／〜ＣＫ／乙を経て制御信号を受取る。接続ＫＲｗを形
成する線ＲＷ　／〜ＲＷ／乙を通じて信号を受信する。

接続線ＯＥを形成する線ＯＥ　／〜ＯＥ／乙を通じて信
号を受信する。

以下ＭＭ／について第ｊおよび６図を参照して説明する
。以下の記載はＭＭ、２〜ＭＭ＃についても同様に適用
される。

記憶装置ＭＭ／はっぎの要素から構成される。乙≠キロ
ビットのダイナミックＲＡＭ　（ランダムアクセスメモ
リ）のＳＴＯ／　、パスＤＩによシ供給されるデータの
　時的な格納のだめのレジスタＲＲ／　、パスＤＵに送
出するデータを一時的に格納するだめのレジスタＲＵ　
／である。

レジスタＲＲ／はＡＧ　（第３図参照）からの線ＣＫ／
によるクロック信号が能動（アクチブ）の時に、パスＤ
Ｉにあるデータを格納する。次に線ＲＷ／を経由してＳ
ＴＯ／に対して書込信号が印加されると、データはレジ
スタＲＲ／から、パスＡＤＤ　／によって与えられるビ
ット構成によってアドレス指定される記憶素子のセル内
に格納される。

この書込み動作に先立って、同じメモリ・セルに以前存
在していたデータの読出しが行われる。

読出しは線ＲＷ／における信号の論理レベルによって制
御され、ＳＴＯ／から送出されるデータが一時的に格納
されているレジスタＲＵ　／に対して、線ＯＲ’／を通
じてクロックパルスが印加された時に読出しが起る。

線ＣＫ／　、　ＲＷ／　、　ＯＦ／における信号を、第
４図に示す。

本例において、腹／の信号の低レベルは読出し動作を示
し、高レベルは書込み動作を示す。

レジスフＲＧ　／〜ＲＧ／乙（第３図）について前述し
たことによＩ）、ＣＫ／における相続く一つのパルス間
の経過時間において、パスＡＤＤ　／によるアドレスバ
一定に保持され、ＳＴＯ／の同一セルにおいて読出しと
書込み動作が交互に起る様子がこの図から解るであろう
。

既述のように、線ＲＷ　／〜ＲＷ／乙およびＯＥ　／〜
ＯＥ／乙を通じて種々の信号が、タイムベースＴＢによ
って、ブロックＡＧ　（第３図）によって発生された線
ＣＫ　／〜ＣＫ／乙の種々の信号を基にして発生される
。

次に、格納装置の動作を第７およびｇ図に基すき、壕だ
第１ａ、／ｂ図を念頭に置きながら説明する。

タイムベースＴＢ　（第一図）はテレビカメラ置および
Ａ−Ｄ変換器の動作を制御し、パスＤＩに、メモリＭＥ
Ｍに格納すべきλ次元変換された標本Ｋを送出するエン
コーダＡＤＴを制御する。

同時にＴＢは、パスＡＤＤを経由してＭＥＭに供給され
るアドレスのＡＧによる発生を制御する。

第３図においてブロックＦＦ　／　、　ＭＵＸ　／　、
　ＭＵＸ、、ｌ！。

Ｅ／〜Ｅ　！　、　ＤＥＣ、Ｒ／〜Ｒ／乙は全体として
各時点において第グ図のメモリブロックのうちのどれを
アドレス指定すべきかを決定する論理回路を形成してい
る。

上述のように、λつのアドレス指定モードが使用可能で
ある。どちらかの選択は、ＦＦ／によって供給される信
号ＣＹの論理レベルによって決定される。それは、計数
終了信号ＴＣが発せられる都度、す々わち≠フレームの
走査の終了時点において変化する。

第１のアドレス指定モードが選択される時間間隔におい
ては、ＣＹの論理レベルはつぎの如くである。す々わち
、ＣＴによるアドレス発生の順序（マルチプレクサＭＵ
Ｘ　／およびＭＵＸ　２の下流での）を保持することが
できるようにする。すなわち、ＭＵＸ　２は出力／り′
、２０′に対して入力／り２．２０をそれぞれ接続し、
Ｍ［ＪＸ／は出力／／　、　、；Ｉに対して入力／、２
をそれぞれ接続する。開始時点、すなわち線Ｒｇに初期
設定信号が与えられるとき、第１アドレス指定モードが
選択される。メモリは全て空であるから、最初の読出し
動作は何も効果を有しない。従ってその動作は禁止する
ことができる。

反対に、記憶装置ＭＭ／〜ＭＭ　／　乙への標本の書込
みンエーズが第７図に示す順序で起る。

種々の標本Ｋに付された参照番号は第１　ａ　、　／ｂ
図の場合と同じである。

特に、第７図において各記憶装置が垂直方向に点線によ
ってｔつのセクタに仕切られているのは、７つのフレー
ムの標本が／っのセクタに格納されることを示すだけの
ものである。

結局、第７図における全記憶装置のｔつのセクタの７つ
は、第７ａ図のメモリの各平面に対応づけられる。

第１ａ図においてメモリ平面Ａに属する標本は、第７図
の記憶装置の第１セクタに格納され、以下平面Ｂ、Ｃ，
Ｄに属する標本はそれぞれ第２．第３、第≠セクタに格
納される。

第３図から解るように、線／’、　２’、　３　、４に
おける≠つの最下位ピッ）　（ＬＳＢ　）は回路Ｅ／、
Ｅｌｊｔへ転送される（Ｅ／、Ｅ４はどの記憶装置がア
ドレス指定されるべきかの選択を決定する）。

上記≠ビットの構成の少くとも７つの論理レベルは７つ
の標本とその次の標本の間で変るから、同じフレームの
後続する標本は異なる記憶装置に格納されることができ
る。

この方法によシ、各記憶装置におけるアクセスタイムの
問題、すなわち市販の構成品におけるアクセスタイムハ
、ハスＤＩにおける２つの相続く標本の発生の間に経過
する間隔よシもノ　至≠倍太きいという問題に対する解
決が得られる。

しかし、異なる記憶装置の解決の順序は各フレームで変
化されなければならない。それは以下に述べるように泥
！アドレス指定モードが選択されている時間間隔の間に
おいても上記アクセスタイムの問題が解決されるように
するためである。

そのようにすれば、ダイナミックＲＡＭ型のメモリバン
クにおける周期的なデータ「再生」の問題が解決される
。何故ならば、記憶装置の各行が、読取シ又は書込み動
作において「再生」に必要々最小周波数よシも大きい周
波数と関係づけられるからである。

この選択順序の変化は、回路Ｅ／〜Ｅ≠の第２の入力に
対して、第１アドレス指定モードにおいて現在のフレー
ム番号を！進符号化したものを表わす線／り／　、　、
２０／　（第３図）のビットを送ることによって実行さ
れる。

一旦、上述の読出し一書込み動作が終了すると、第！の
アドレス指定モードによって新た碌読出し一書込みシリ
ーズが始まる。

ＣＹの論理レベルは■ＪＸ　Ｊの出力ｉ９’　、　、、
２ｏ’と入力／、２とのそれぞれの接続およびＭＵＸ　
／の出力／′、２′と入力／９．．２０とのそれぞれの
接続を決定する。

この場合においても、連続する標本は異々る記憶装置に
格納され、メモリバンクの選択順序が各フレーム毎に変
化する。

各記憶装置はｔつのセクタに分割されておシ、新たな書
込み動作が、第ｇ図に示す標本配列を第１ｂ図のメモリ
平面に関係づけることができる様にして行われる。

実際、この場合にも、第１ｂ図におけるＡ平面に属する
標本は、第ｇ図における記憶装置の第１セクタに格納さ
れ、以下Ｂ、Ｃ，Ｄ平面に属する標本は第２．３．’！
セクタに格納される。

更に２つのアドレス指定モードにおいて、Ａ。

Ｂ、Ｃ，Ｄ平面の各メモリセルと記憶装置■Ｕ〜ＭＭ／
乙の各セルとの間には／対／の対応関係がある。例えば
、第１ａ、／ｂ図における平面および第７２ｇ図におけ
る記憶装置の両方において、第１アドレス指定モードの
間に標本ど“を含むセルは、第２アドレス指定モードの
間には標本乙を含む。

両方のアドレス指定モードについて、各記憶装置内のセ
クタの選定は、各個別バンクの最上位アドレスビ、ｌ−
を運ぷ線／７′および２０′における論理レベルによっ
て決定される。というのはそれ等ノ線はレジスタＲＧ／
〜ＲＧ／乙の入力の最上位位置に接続されているからで
ある。

第２アドレス指定モードに対応する書込動作の終シにお
いて新しい標本が記憶装置に書込まれ、それによって新
しい読出しおよび書込み動作の後に第１アドレス指定モ
ードを再開することによって新しい標本の配列が第７図
に示すように得られる。

【図面の簡単な説明】

第１ａおよび／ｂ図は本発明による方法をよりよく理解
するための説明図である。 第２図は本発明における格納装置を用いた送信機の回路
図である。 第３図は、第２図のブロックＡＣの回路図である。 第≠図は、第２図のブロックＭＥＭの回路図である。 第５図は、第≠図のブロックＭＭ／の詳細図である。 第４図は、・第グ図におけるメモリＭＥＭに印加される
信号の時間的関係を示すタイミングチャートである。 第７およびｇ図は第≠図のメモリに書込壕れる標本の配
列を示すメモリアッ゛プである。 ＭＭ４　　　　　　　　　　　　門前８ＦＩＧ、’７ ｍｌ’１４　　　　　　　　　　　　　　ＭＩｖｌｌｊ
「１６８

Claims (4)

【特許請求の範囲】
1. （１）水平、垂直および時間の３つの次元について直交
   変換され、水平次元に沿ってＸ個の標本化、垂直次元に
   おいてＹ個の標本化を行うことによってλ次元の群に構
   成されたデジタル標本を、相連なる２個の群に属する対
   応する位置にある標本を時間次元に沿って変換するだめ
   の、直交変換による３次元デジタル信号の格納方法であ
   って、おのおのＸ−Ｙ個の標本容量を有する２個の平面
   からなる３次元メモリ構造を提供し、前記平面に対する
   読出しおよび書込みのために２群毎に交替する第１およ
   び第！のアドレス指定モードを提供し、先行する２個の
   群に属する格納された標本の各読出し動作に続いて解放
   されたばかシの位置に現在の２個の群に属する現在使用
   可能な標本の書込みが起シ、前記第１アドレス指定モー
   ドば、各平面について逐次に、最初水平方向に次に垂直
   一方向に、増加方向に沿って連続する位置を指定し、前
   記第２°アドレス指定モードは、２個の平面のおのおの
   の対応する位置を順次に、Ｚづつ跳んで増加する水平次
   元および垂直次元のそれぞれの増加方向に沿ってアドレ
   ス指定することを特徴とする３次元デジタル信号の格納
   方法。
2. （２）　　複数の等しい記憶装置（ＭＭ　／　、・・・
   、　ＭＭ／ｇ）よシなシ、前記３次元メモリ構造を実施
   することが可能な記憶手段（ＭＥＭ　）と、前記第１お
   よび第２アドレス指定モードの両方を実施することがで
   き、前記各記憶装置を２個の異なるセクタに分割しｎ番
   目（／　＜　ｎ　＜Ｚ　）のメモリ平面と記憶装置のｎ
   番目のセクタの合算との間に対応づけを行うアドレス指
   定手段（ＡＧ　）とを含むことを特徴とする特許請求の
   範囲第１項に記載の方法を実施する直交変換による３次
   元デジタル信号の格納装置。
3. （３）前記記憶装置は２行×Ｚ列の正方行列を形成し、
   ７つの行の記憶装置の対応するセクタには、前記第１ア
   ドレス指定モードによって同じ群の連続する標本が書込
   まれ、第２アドレス指定モードによって２個の連続する
   群の対応する位置にある標本が書込まれるように前記ア
   ドレス指定手段（ＡＧ　）によってアドレス指定される
   ことを特徴とする特許請求の範囲第２項記載の３次元デ
   ジタル信号の格納装置。
4. （４）Ｚ−≠の場合、前記アドレス指定手段（ＡＣ）は
   、標本発生周波数に同期し８、現在の計数値の！進符号
   を前記記憶装置のアドレス指定に使用するために供給す
   ると共に、最大計数値に達したとき計数終了信号（ＴＣ
   ）を供給するｘ−ｙ−ｚを法とするλ進カウンタ（ＣＴ
   　）と、 前記計数終了信号の２分の／分周器として動作し、アド
   レス指定モードを選択する信号（ｃｙ　）を出力するフ
   リップ７０ツノ（ＦＦ／）と、前記アドレス指定モード
   の選択信号（ｃｙ　）によって制御され、最上位および
   最下位出力のそれぞれにおいて、第１アドレス指定モー
   ドの間においては前記λ進カウンタ（ＣＴ　）の出力の
   最下位ビットを送出し、第２アドレス指定モードの間に
   おいては最上位ビットを送出する第１のマルチプレクサ
   （ＭＵＸ　／　）と、 前記アドレス指定モードの選択信号（ｃｙ　）によって
   制御され、最上位および最下位出力のそれぞぴおいて、
   第１アドレス指定モードの間においては前記！逆信号（
   ＣＴ　）　’の出力の最下位ビットを送出し、第１アド
   レス指定モードの間においては最上位ビットを送出する
   第２のマルチプレクサ（ＭＵＸｔ２）と、 前記第１および第２のマルチプレクサの最下位出力を受
   信する第１の排他的論理和回路（Ｅ／）と、前記第１お
   よび第２のマルチプレクサの最上位出力を受信する第２
   の排他的論理和回路（Ｅ２）と、前記第２のマルチプレ
   クサの最下位出力と前記！進カウンタの重みの増加する
   順序で第３番目の位置の出力とを受信する第３の排他的
   論理和回路と、 前記第２のマルチプレクサの最上位出力と、前記２進カ
   ウンタの重みの増加する順序で第≠番目の位置の出力と
   を受信する第グの排他的論理和回路（Ｅ≠）と、 前記第１の排他的論理和回路（Ｅ／）による下位桁から
   前記第≠の排他的論理和回路（１１）による最上位桁ま
   でによって≠桁の２進数を形成する排他的論理和回路群
   の出力を受信し、レジスタ（Ｒ／。 ・・・、Ｒ＃；）によって前記記憶装置の選択信号（Ｃ
   Ｋ／、・・・、ＣＫ／乙）を出力する！進−１０進デコ
   ーダ（ＤＥＣ）と、 前記記憶装置の選択信号によって動作可能にされ、全レ
   ジスタについて前記ノ進カウンタ（ＣＴ）の出力のうち
   ｔつの最下位位置と２つの最上位位置を除きかつ更に最
   上位位置として前記第２のマルチプレクサ（■ＪＸ、２
   ）の出力を加えた構成の信号を入力し、それを前記記憶
   装置に対してアｒ゛レスとして供給することができる保
   持レジスタ（ＲＧ／。 ・・・ＲＧ　／乙）とを含むことを特徴とする特許請求
   の範囲第２乃至第３項に記載の３次元デジタル信号の格
   納装置。