SU1241259A1 - Многомерный статистический анализатор - Google Patents

Abstract

Изобретение относитс  к области вычислительной и измерительной техники. Цель изобретени  -повышение быстродействи  и расширени  класса решаемых задач. Дл  этого анализатор содержит коммутатор, дополнительньй (второй) блок преобразовани  ключа в адрес, которые имеют характерную дл  данного решени  стрз ктуру, как и блок управлени , соединенные с остальными узлами анализатора в соответствии с алгоритмом функционировани . Изобретение может быть использовано при статистическом анализе каналов св зи, контроле качества носителей информации магнитных и оптических дисковых запоминающих устройств при про- ведении статистических экспериментов в  дерной физике и т.п. U ел со

Description

«124

. Изобретение относитс  к вычисли- - ельной и измерительной технике и ожет быть использовано при провеении экспериментальных исследоваий , св занных с многомерным статистическим анализом случайных процессов .

Цель изобретени  - повышение быстродействи  анализатора и расширение класса решаемых задач.

На фиг. 1 представлена схема многомерного статистического анализатора; на фиг. 2 - схема второго блока реобразовани  ключа в адрес; на фиг. 3 - схема коммутатора; на . фиг. 4 - схема блока управлени ; на фиг. 5 - 8 - временные диаграммы, по сн ющие работу блока управлени .

Анализатор содержит предварительное запоминающее устройство (ЗУ) , входы которого  вл ютс  соответствующими входами анализатора, первый блок 2 преобразовани  ключа в адрес, выход которого соединен с информационным входом первого регистра 3 адреса, второй блок 4 преобразовани  ключа в адрес, выход которого соединен с информационным входом второго регистра 5 адреса, вьгА:од которого соединен с вторым входом коммутатора 6, выход которого соединен с адресным входом блока 7 пам ти, первые управл ющие вход и выход которого соединены соответственно с первыми управл ющими выходами и входом бло-- ка 8, управлени , вторые управл ющие вход и выход которого соединены соответственно с выходом и управл ющим входом схемы 9 сравнени , первый информационный вход которой объединен с информационным входом регистра IО и соединен с информационным выходом блока 7 пам ти, первый информационный вход которого соединен с первым информационным выходом регистра 10, второй информационный выход которого соединен с входом блока 11 вывода результата, а управл ющий вход - с шестым управл ющим выходом блока 8 управлени , п тый управл ющий выход которого соединен с управл ющим входом коммутатора 6, первый информационный вход которого соединен с выходом первого регистра 3 адреса, управл ющий вход которого объединен с управл ющим входом второго регистра 5 адреса и соединен с четвертым уп- равл ющ}1М выходом блока 8 управлени ,.

третий управл ющий выход которого со2592

единен с управл ющим входом предва- рительного ЗУ 1, выход которого соединен с входами блоков 2 и 4 преобразовани  ключа в адрес и вторыми входами схемы 9 сравнени  и блока 7 пам ти .

Второй блок 4 преобразовани  ключа в адрес (фиг.2) может состо ть из группы 12 элементов ИСКЛЮЧАЮЩЕЕ

0 ИЛИ, входы которых соединены с соответствующими разр дами предварительного ЗУ i, а выходы ,  вл ютс  соответствующими выходами блока 4.

Коммутатор 6 (фиг.З) может содер5 жать группу 13 элементов 2И-ИЛИ и элемент НЕ 4, вход которого объединен с первыми входами элементов 2И-ИЛИ и  вл етс  управл ющим входом коммутатора 6, выход элемента НЕ 14

0 соединен с вторыми входами элементов 13 2И--ИЛИ, третьи и четвертые входы которых  вл ютс  соответствен - но первым и вторым информационным11 входами коммутатора 6, а выходы эле5 ментов 2И--ИЛИ 13  вл ютс  выходами коммутатора 6.

Блок 8 управлени  (фиг.4) может состо ть из генератора I5, счетчика 16, дешифратора 17, регистра 18,

-.. элемента 2И-ИЛИ 19 и группы 20 мультиплексоров , выходы которых  вл ютс  управл ющими выходами блока 8, а информационные входы объединены с первыми входами элемента 2И-ИЛИ 19 и соединены с выходами регистра 18,

информационные входы которого объединены между собой и  вл ютс  вторым управл ющим входом блока 8, а входы синхронизации регистра 18 объединены с вторыми входами элемента 2И- ИЛИ 19 и соединены с выходами дешифратора 17, вход которого объединен с адресными входами мультиплексоров 20 и соединен с выходом счетчика 16, информационный вход которого соединен с выходом генератора 15, вход сброса соединен с выходом элемента 19 2И-ИЛИ, а вход синхронизации  вл етс первым управл ющим входом блока 8.

5 Работа анализатора основана на следующем способе размещени  ключей.

Область пам ти, отводима  дл  хранени  данных, разбиваетс  на две непересекающиес  подтаблицы так, 55 чтобы количество адресов в каждой из них Ml и М2 были равны между собой . Формируетс  адрес А1 дл  подтаб лицы 1. Если при обращении по этому

5

312

адресу коллизии не возникает, то дл  текущего ключа достраиваетс  гистограмма . Если коллизи  возникает, происходит обращение к подтаблице 2 по адресу А2, вычисл емому независимо от А1. Если и здесь возникает коллизи , выполн етс  повторное обращение к подтаблице 1, но уже по адресу А2. Наконец, если и здесь происходит коллизи , осуществл етс  обращение к подтаблице 2 по адресу Л

В результате преобразовани  ключа в адрес получают равномерное распределение адресов. Тогда (N - число ключей, М - количество ;адресов) веро тность того, что число ключей, адресуемых к данной  чейке, равно К подчин етс  биномиальному закону и определ етс  выражением:

Р(К) . q

N-K

где р 1/М - веро тность попадани  любого ключа в а-й адрес (а,2, ..., М);

q I - 1/М - веро тность попадани  любого ключа в адрес, отличный от а.

Так как N достаточно велико, а произведение N-p имеет один пор док с количеством ключей, которые могут разместитьс  по одному адресу, можно воспользоватьс  пуассоновским приближением дл  биномиального распределени :

-.

Р/к/ е

К

где и N P.

Отсюда можно вычислить среднее число ключей, приход щихс  на один адрес

N

h(m,5 lIn-P(S4-)i) n (

и процентное содержание ключей, размещенных в пам ти

/ с (1.21 то g(m,S) 100,

m

где - коэффициент загрузки

ключей;

S - количество клю-чей, которые могут разместитьс  по одному адресу. Исход  из сказанного выше, процентное содержание ключей g, которые могут быть размещены в пам ти

2594

с помощью описанного алгоритма, оп- оредел етс , следующим выражением:

(m 1,2) + g(m 2,2) - )

Too

(1)

10

где ml N/Ml;

„2 1192-1-е1ш Ь21) N .

100.M2

15

1

1

й(

. N - m Ш ----- .

0

0

5

Как показывают расчеты по формуQ ле (1) применение описанного алгоритма позвол ет разместить все 100% поступающих ключей в пам ти (при m 1) без указани  адресов св зей. Многомерный статистический ана5 лизатор работает следующим образом.

Сигнал, формируемьй на третьем управл ющем выходе блока 8 управлени  разрешает записать.числовой код, поступивший на вход анализатора от внешних источников реализаций, в -. предварительное ЗУ I, разр дность которого зависит от размерности анализируемого процесса. Блоки 2 и 4 преобразовани  ключа в адрес формируют независимо друг от друга адреса

 чеек блока 7 пам ти в задайном диапазоне .

Первый блок 2 преобразовани  ключа в адрес может быть выполнен в виде многовходового сумматора и работает следующим образом.

Ключ, представл ющий собой цифро- Ьой двоичный код, поступает в предварительное ЗУ 1, которое может быть выполнено в виде регистра. Выходы предварительного запоминающего устройства 1 разбиваютс  на группы по п разр дов, причем п определ етс  размером отводимой дл  хранени  данных области пам ти, равной 2  чеек.

- Блок 2 преобразовани  ключа в адрес, реализованный в виде сумматора, выполн ет операцию сложени  соответствующих разр дов различных групп выходов предварительного ЗУ I и результат запоминаетс  в первом регистре 3 адреса, разр дность которого равна п. Если обшее число разр дов предварительного ЗУ 1 не кратно

5

$12/+I2

, то последн   группа с количеством азр дов меньше n условно дополн ет  до n нул ми и участвует в операии сложени  наравне с остальными руппами разр дов.с

Второй блок 4 преобразовани  клюа в адрес может быть выполнен в вие группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ,, каждый из которых реализует операцию слажени  по модулю 2, При этом ю входы каждого элемента ИСЮБОЧАЮЩЕЕ ИЛИ 12 соединены с выходами соответствующих разр дов различных групп выходов, предварительного ЗУ 1 .

Сигнал на четвертом управл ющем 5 выходе блока 8 управлени  разрешает записать адреса, сформирова1П1ые первым и вторым- блоками 2 и 4 преобразовани  кдюча в адрес, соответственно в первый и второй регистры 3 о и 5 адреса.

Старшие разр ды регистров 3 и 5 могут быть выполнены в виде Т-триг - геров, начальное состо ние которых равно соответственно 1 и О. Это 25 сделано дл  того, чтобы иметь возможность адресоватьс  поочередно к первой (диапазон изменени  адресов от 1 до ) и второй (диапазон изменени  адресов от 2 + 1 до ) половинам отведенной дл  хранени  данных области пам ти. Таким образом достигаетс  разбиение пам ти на две непересекающиес  подтаблицы. Работа при этом происходит следующим образом .

По вление сиг нала на четвертом управл ющем входе блока 8 управлени  (фиг.4) заставл ет старшие разр ды первого и второго регистров 3 и 5 переключить соответственно в состо ние О и 1. Затем с подачей разрешающих сигналов из блока 8 управлени  адрес из первого регистра 3 адреса через коммутатор 6 поступает на адресные входы блока пам ти .

Коммутатор 6 работает следуюпшм образом.

Единичный сигнал па п том управл ющем выходе блока 8 управлени  разрешает прохождение адреса с первого регистра 3 адреса через первые информационные входы элементов 2И-ИЛИ 13 на выход коммутатора 6. При этом низкий уровень на выходе элемента НЕ 14 запрещает прохождение адреса с второго регистра 5 адреса через вторые информационные вхо

30

35

40

45

50

55

596

ды элементов 2И-Ш 1И 13. Низкий уровень :а п том управл юишм .выходе блока 8 правлени  разрешает прохожд-е- ние на выход коммутатора 6 адреса с второго регистра 5 адреса, в то врем  как выходы первого регистра 3 адреса блокируютс .

После установлени  адреса на адресных входах блока 7 пам ти содержимое  чейки с данным адресом извлекаетс  на регистр 10 и на схему 9 сравнени , где происходит сравнение содержимого этой  чейки с нулем. Пам ть при этом может быть организована TaKj чтобы кажда  запоминающа   чейка хранила и ключ, и гистограмму (например, дл  храпени  ключа выдел ютс  определенные разр ды  чейки). Тогда на схему 9 сравнени  поступает группа разр дов, соответствующа  ключу, а на регистр 10 - группа разр дов  чейки, соответствующа  гистограмме. Если схема 9 сравнени  обнаруживает, что данна   чейка свободна, т.е. ее содержимое равно нулю, она вырабатывает сигнал, который поступает на второй управл ющий вход блока 8 управлени . Блок 8 управлени  увеличивает содержимое регистра 10, осуществл   тем самым достраивание г истограммы, и разрешает затем запись ключа из -предварительного ЗУ 1 и гистограммы из регистра 10 в блок 7 пам ти.по адресу, хран  цемус  на первом регистре 3 адреса. Обработка ключа завершена.

Если в результате проверки в схеме 9 сравнени  оказалось, что дан- па   чейка уже.зан та, т.е. ее содержимое не равпо нулю (фиг.5), блок В управлени  вырабатывает сигналы на первом, втором, третьем и п том управл ющих выходах. Содержимое а/фесуемой  чейки (разр ды, соответствующие ключу) поступает па первый информационный вход схемы 9 сравнени , на второй информацион- ньш вход которой поступает ключ из предварительного ЗУ 1 и происходит их сравнение. Если провер емые ключи совпадают, схема 9 сравнени  вырабатывает сигнал, который поступает на второй управл юп1ИЙ вход блока 8 управлени . Блок 8 управлени  сигналом на шестом управл ющем выходе увеличивает на единицу содержимое регистра 10 (достраиваетс  гистограмма), которое в следующем

V

такте работы запоминаетс  в соответствующей  чейке блока 7 пам ти Обработка данного ключа завершена.

Если в результате анапиза адресуемой  чейки оказалось, что она зан та ключом, отличным от вновь поступившего, т.е. в шестом такте сигнал на втором управл ющем входе блока 8 управлени  отсутствует (фиг.6), происходит обращение к второй половине адресуемой области пам ти (диапазон адр.есов от 2 +1 до ). С этой целью блок 8 управлени  устанавливает на п том управл ющем выходе низкий уровень, разреша  тем самь1м прохождение на адресные входы блока 7 пам ти.через коммутатор адреса 6, хран щегос  на втором регистре 5 адреса (старший разр д второго регистра 5 адреса хранит единичный уровень). Происходит обращение к блоку 7 пам ти, содержимое адресуемой  чейки извле- 1са1етс  на регистр 10 и разр ды, со- ответствуюшде ключу, поступают на схему 9 сравнени , где сравниваютс  с-нулем. Если провер ема   чейка свободна, схема 9 сравнени  вырабатывает на выходе единичный сигнал, блок 8 управлени  увеличивает содержимое регистра 10 а единицу(достраиваетс  гистограмма), ключ из предварительного ЗУ 1 и гистограмма из регистра 10 переписываетс  в  чейку пам ти. Обработка ключа завершена .

Если анализируема   чейка зан та сравниваютс  ключи из предваритель - ного ЗУ 1 и .данной  чейки. Е сли ключи совпадают, достраиваетс  гистограмма и обработка заканчиваетс . Если ключи не совпадают (фиг.7), выполн етс  обращение к второй половине пам ти (адреса от 2 +1 до 2 ) по адресу, хран щемус  на первом регистре 3 адреса. С этой целью блок 8 управлени  вырабатывает на первом, втором, четвертом, п том и шестом управл ющих выходах единичные сигналы. При этом триггеры в старших разр дах первого и второго регистров 3 и 5 адреса переход т соответственно в состо ние 1 и О и разрешаетс  обращение к блоку 7 пам ти по Здресу, хран щемус  на первом регистре 3 адреса. После этого повтор етс  анализ содержимого адресуемой . чейки аналогично описанному вьше.

412598

Если и данна   чейка оказалась зан той ключом, отличным от вновь поступившего, происходит обращение . к первой половине пам ти (адреса 5 от 1 до 2) по адресу, хран щемус  на втором регистре 5 адреса. Дл  это го -блок 8 управлени  устанавливает на четвертом управл ющем выходе низкий уровень, разреша  прохождение to на адресные входы блока 7 пам ти адреса из второго регистра 5 адреса. Затем повтор етс  анализ содержимого адресуемой  чейки аналогично описанному . -.

)5 Если в результате работы описанного алгоритма оказываетс , что вновь поступивший ключ нельз  разместить в основной пам ти, необходимо или отбросить данный ключ (как малове- 2Q ро тный), и либо выделить небольшого размера дополнительную пам ть, где такого типа ключи размещены последовательно .

По окончании эксперимента блок 8 25 управлени  может последовательно сформировать в предварительном ЗУ 1 коды возможных ключей, из которых блоки 2 и 4 преобразовани  ключа в адрес формируют адреса  чеек блока

7пам ти, в которых хран тс  соответствующие элементы гистограммы. Эта информаци  извлекаетс  на регистр 10, откуда поступает на блок 11 вывода результата.

Блок 8 управлени  координирует 35 (работу всех узлов анализатора. Работа самого блока 8 может быть представлена следующим образом.

Генератор 15 формирует тактовые импульсы, которые поступают на счет- О Р1ЫЙ вход счетчика 16. Выходы счетчика

16соединены с входами дешифратора

17и адресными входами мультиплексо- - , ров 20.

Мультиплексор - функциональный 5 узел, обеспечивающий передачу информации , поступающей по нескольким входным лини м св зи, на одну вы- ходкую линию. Выбор той или иной линии осуществл етс  в соответствии с поступающим адресным кодом.

8определенные моменты времени состо ние второго управл ющего входа блока 8 управлени  фиксируетс  на

.регистре 18 под управлением дешиф- 55 ратора 17, В зависимости от информа- ции, занесенной на регистр 18, группа 20 мультиплексоров формирует на выходе блока 8 управлени  последовн

ельность управл ющих сигналов в оответствии с.временными диаграмами на фиг. . Сброс- счетчика 6 осуществл етс  по первому управ ющему входу блока 8 управлени  ри заполнении пам ти, и элементом И-ИЛИ 9 при завершении обработки онкретного ключа.

В качестве блока 11 вывода реультата может быть использовано юбое стандартное периферийное-обоудование , например, алфавитно- ифровое печатающее устройство, исплей, пишуща  машинка, внещнее апоминающее устройство и т.д.

ормула и :з обретени 

Многомерный статистический анаизатор , содержащий предварительное запоминающее устройство, первый блок преобразовани ,: ключа в адрес, первый и второй регистры адреса, схему сравнени , блок пам ти, регистратор и блок управлени , состо щий из деифратора , счетчика и генератора тактовых импульсов, выход которого соединен со счетным входом счетчика , выход которого соединен с входом дешифратора, вход синхронизации которого соединен с выходом переполнени  блока пам ти, первый вход управлени  записью которого соединен с первым выходом блока управлени , первый вход записи блока пам ти объединен с первым информационным входом схемы сравнени , информаци- . онным входом первого блока преобразовани  ключа в адрес и соедь нен с вводом предварительного запоминающего устройства, входы которого  вл ютс  соответственно информационными входами анализатора, а вход синхронизации предварительного запоминающего устройства соединен с вторым выходом блока управлени , третий выход которого подключен к входам управлени  - сдвигом первого и второго регистров адреса, а четвертый выход блока управлени  соеди1241259

йен с выход

10

15

20

25

30

35

40

45

регис блока котор входо онным низир п тым рой у динен отл с цел и рас в нег блок вход перво в адр второ перво подкл и вто комму с адр блок держи групп из ко с пер управ сора входо входы нены та 2И но к управ котор  вл ю блока блока групп ключе дешиф соеди котор счетч с упр ров г

10

йен с выход

0

5

0

5

0

5

ВХОДОМ синхронизации регистра, которого подключен к входу регистратора и второму входу з агмси блока пам ти, информационный выход которого соединен с информационным входом регистра -и вторым информационным входом схемы сравнени , синхронизирующий вход которой соединен с п тым выходом блока управлени , второй управл ющий вход которого соединен с выходом схемы сравнени , отличающийс  тем, что, с целью повыщени  быстродействи  и расширени  класса решаемых задач, в него введены коммутатор и второй блок преобразовани  ключа в адрес, вход которого объединен с входом первого блока- преобразовани  ключа в адрес, а выход подключен к входу второго-регистра адреса, выходы первого и второго регистров адреса подключены соответственно к первому и второму информационным входам коммутатора, выход которого соединен с адресным входом блока пам ти, а блок управлени  дополнительно содержит регистр, элемент 2И-ИЛИ и группу мультиплексоров, выходы п ти из которых  вл ютс  соответственно с первого по п тый выходами блока управлени , выход шестого мультиплексора группы соединен с управл ющим входом коммутатора, информационные входы мультиплексоров группы объединены с первой группой входов элемента 2И-ИЛИ и подключены соответственно к выходам регистра пам ти блока управлени , информационные входы которого поразр дно объединены и  вл ютс  вторым управл ющим входом блока управлени , а входы регистра блока упра влени  объединены с второй группой входов элемента 2И-Ш1И и подключены к соответствующим выходам дешифратора, вы:ход элемента 2И-ИЛИ соединен с входом счетчика, выход которого соединен с входом сброса счетчика,, выход которого соединен : с управл ющими входами мультиплексоров группы.

n

1

f

ГГ 1

2n

2n f

. 8

W

ГГ5 1

J

Фиг. 5

Фиг. 6

(. S

Редактор Л.Пчелинска 

Составитель Э .Сечина Техред ОоГортвай

Заказ 3784Тираж 6/1Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб,, д.4/5

Производственно-попиграфическое предпри тие, г.Ужгород, ул. Проектна ,4

(Pus. 7

IE

IS

iff

Корректор Л.Патай

Claims (1)

1. Формула и з обретения

   Многомерный статистический анализатор, содержащий предварительное запоминающее устройство, первый блок преобразования,: ключа в адрес, первый и второй регистры адреса, схему сравнения, блок памяти, регистратор и блок управления, состоящий из дешифратора, счетчика и генератора тактовых импульсов, выход которого соединен со счетным входом счетчика, выход которого соединен с входом дешифратора, вход синхронизации которого соединен с выходом переполнения блока памяти, первый вход управления записью которого соединен с первым выходом блока управления, первый вход записи блока памяти объединен с первым информационным входом схемы сравнения, информаци- . онным входом первого блока преобразования ключа в адрес и соединен с вводом предварительного запоминающего устройства, входы которого являются соответственно информационными входами анализатора, а вход синхронизации предварительного запоминающего устройства соединен с вторым выходом блока управления, третий выход которого подключен к входам управления - сдвигом первого и второго регистров адреса, а четвертый выход блока управления соеди нен с входом синхронизации регистра, выход которого подключен к входу регистратора и второму входу записи блока памяти, информационный выход ₅ которого соединен с информационным входом регистра -и вторым информационным входом схемы сравнения, синхронизирующий вход которой соединен с пятым выходом блока управления, вто10 рой управляющий вход которого соединен с выходом схемы сравнения, о тличающий с я тем, что, с целью повышения быстродействия и расширения класса решаемых задач, *15 в него введены коммутатор и второй блок преобразования ключа в адрес, вход которого объединен с входом первого блока- преобразования ключа в адрес, а выход подключен к входу 2Q второго-регистра адреса, выходы первого и второго регистров адреса подключены соответственно к первому и второму информационным входам коммутатора, выход которого соединен 25 с адресным входом блока памяти, а блок управления дополнительно содержит регистр, элемент 2И-ИЛИ и группу мультиплексоров, выходы пяти из которых являются соответственно ₃₀ с первого по пятый выходами блока управления, выход шестого мультиплексора группы соединен с управляющим входом коммутатора, информационные входы мультиплексоров группы объединены с первой группой входов элемен³⁵ та 2И-ИЛИ и подключены соответственно к выходам регистра памяти блока управления, информационные входы которого поразрядно объединены и являются вторым управляющим входом ⁴⁰ блока управления, а входы регистра блока управления объединены с второй группой входов элемента 2И-ИЛИ и подключены к соответствующим выходам дешифратора, выход элемента 2И-ИЛИ соединен с входом счетчика, выход которого соединен с входом сброса счетчика, выход которого соединен . с управляющими входами мультиплексоров группы.

   Фив. 2

   1 241259

   Вых. 1 Вых. 2 Вых. 3 Вых. 4 Вых. 5 • Вых. 6 Вх. 2 1 2 3 4 5 6 1 2 ···

   Фиг. 5

   Вых. 1 Вых. 2 • Вых. 3 Вых. 4 Вых. 5 Вых. 6 Вх. 2 1 2 3 4 5 6 7 В 1 г ··«

   Фив. 6

   1 241259

   Вых. 1 1 i„....... ! I i«·. « ЯЯТС1*2ГЯ L- 1 L I Вых. 2 1 μ L__ ! Вых. 3 ;я«ляизаямь Вых. 4 р=““ Вых. 5 anantr. mm»»--. pswEsastB :44!>r.t Вых. 6 ~ В к 2 -W.X=?KWS?J1 TiABresr.· -4 5 6 7 d

   Составитель Э .Сечина Редактор Л. .Пчелинская Техред 0.Гортвай: Корректор- Л.Патай Заказ 3784 Тираж 671 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.4/5

   Производственно-полиграфическое предприятие, г.Ужгород, ул. Проектная,4