DE10338017B4 - Verfahren zum Füllen eines Kontaktdurchgangs einer Bitleitung - Google Patents
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Abstract
Verfahren
zum Füllen
eines Kontaktdurchgangs einer Bitleitung, umfassend:
Bereitstellen eines Substrats (200), dass einen Transistor darauf aufweist, wobei der Transistor eine Gate-Elektrode (220), eine Drain-Zone (212), eine Source-Zone (214) und Abstandshalter (225) aufweist;
– Bilden einer ersten Barriereschicht (240), die die Abstandshalter (225) an der Seitenwand der Gate-Elektrode (220), die Drain-Zone (212) und die Source-Zone (214) überlagert;
– Bilden einer ersten leitenden Schicht (250), die die erste Barriereschicht (240) überlagert;
– Entfernen der ersten Barriereschicht (240) und ersten leitenden Schicht (250) oberhalb der Source-Zone (214);
– Konformes Bilden einer isolierenden Barriereschicht (260), die die erste leitende Schicht (250), die erste Barriereschicht (240), die Gate-Elektrode (220) und die Source-Zone (214) überlagert;
– Bilden und Strukturieren einer ersten dielektrischen Schicht (230), so dass sie die isolierende Barriereschicht (260) oberhalb der Source-Zone (214) überlagert;
– Zudeckendes Bilden einer zweiten dielektrischen Schicht (235), die die isolierende...
Bereitstellen eines Substrats (200), dass einen Transistor darauf aufweist, wobei der Transistor eine Gate-Elektrode (220), eine Drain-Zone (212), eine Source-Zone (214) und Abstandshalter (225) aufweist;
– Bilden einer ersten Barriereschicht (240), die die Abstandshalter (225) an der Seitenwand der Gate-Elektrode (220), die Drain-Zone (212) und die Source-Zone (214) überlagert;
– Bilden einer ersten leitenden Schicht (250), die die erste Barriereschicht (240) überlagert;
– Entfernen der ersten Barriereschicht (240) und ersten leitenden Schicht (250) oberhalb der Source-Zone (214);
– Konformes Bilden einer isolierenden Barriereschicht (260), die die erste leitende Schicht (250), die erste Barriereschicht (240), die Gate-Elektrode (220) und die Source-Zone (214) überlagert;
– Bilden und Strukturieren einer ersten dielektrischen Schicht (230), so dass sie die isolierende Barriereschicht (260) oberhalb der Source-Zone (214) überlagert;
– Zudeckendes Bilden einer zweiten dielektrischen Schicht (235), die die isolierende...
Description
- Hintergrund der Erfindung
- Gebiet der Erfindung
- Die vorliegende Erfindung betrifft ein Verfahren zum Füllen eines Kontaktdurchgangs einer Bitleitung, und insbesondere ein Verfahren zum Bilden einer leitenden Schicht in dem Kontaktdurchgang einer Bitleitung.
- So wie die Integration von integrierten Schaltungen zunimmt, wird die Größe des Halbleiterbauteils reduziert. Ein Dynamic Random Access Speicher (DRAM) zum Beispiel hat eine Entwurfsregel für 64MB DRAM von 0,3 μm oder weniger, wobei die Entwurfsregel für 128MB DRAM und 256MB DRAM so klein wie 0,2 μm oder weniger ist.
- In einer Kontaktstruktur einer Bitleitung, wenn zum Beispiel die Leitungsbreite auf annähernd 0,11 μm reduziert wird, wird die Breite einer Drain-Zone, durch den Kontakt einer Bitleitung freigelegt, ebenso auf annähernd 0,038 μm oder weniger reduziert. Wenn in dem Kontaktdurchgang einer Bitleitung eine leitende Schicht als Bitleitungskontakt (CB) gebildet wird, treten häufig entweder CB-Öffnung oder Wortleitungs-Bitleitungs-Kurzschluss auf, was zum Versagen des Bauteils führt, wodurch die Ausbeute und Kosten des Vorgangs negativ beeinflusst werden.
-
1A bis1F sind Querschnitte, die diese Probleme in dem herkömmlichen Verfahren des Füllens eines Kontaktdurchgangs einer Bitleitung darstellen. - In
1A ist zuerst ein Substrat100 , so wie monokristallines Silizium, das eine Transistorstruktur aufweist, bereitgestellt. Das Substrat100 hat eine Gate-Elektrode120 , die über eine aktive Oberfläche des Substrats100 hervorragt. Eine Drain-Zone112 und Source-Zone114 sind auf der aktiven Oberfläche jeweils auf zwei Seiten der Gate-Elektrode120 angeordnet. Die Gate-Elektrode120 ist eine Wortleitung, die wie benötigt eine Mehrfachniveaustruktur aufweist. Zum Beispiel kann die Gate-Elektrode120 in1A eine dielektrische Schicht121 , eine polykristalline Siliziumschicht122 und eine Metall-Silizid-Schicht123 als leitende Schicht, und eine Hartmaskierungsschicht124 aufweisen, aufeinander folgend von der aktiven Oberfläche des Substrats100 . Die Gate-Elektrode120 hat weiter einen Abstandshalter125 auf der Seitenwand, was zu einer Breite der freigelegten Drain-Zone112 zwischen zwei benachbarten Gate-Elektroden120 so groß wie annähernd 0,038 μm oder weniger führt, wenn die Entwurfsregel auf annähernd 0,11 μm reduziert wird. - In
1B sind aufeinander folgend eine dielektrische Schicht130 und eine gemusterte Widerstandsschicht191 auf dem Substrat100 gebildet. Die gemusterte Widerstandsschicht191 hat eine Öffnung191a , die einen Teil der dielektrischen Schicht130 freilegt, eine vorbestimmte Lage eines nachfolgenden Kontaktdurchgangs einer Bitleitung. Das Dielektrikum ist normalerweise etwa 0,3 μm bis etwa 1,0 μm dick. - Die nachfolgenden Schritte enthalten das Entfernen der freigelegten dielektrischen Schicht
130 , um den Kontaktdurchgang der Bitleitung zu bilden, der die Drain-Zone112 freilegt, und das Füllen einer Metallschicht in den Kontaktdurchgang der Bitleitung als ein Bitleitungskontakt.1C und1D zeigen CB-Öffnung und1E und1F zeigen Wortleitungs-Bitleitungs-Kurzschluss, die in den vorstehend genannten Schritten auftreten. - In
1C wird die durch die Öffnung191a freigelegte dielektrische Schicht130 durch anisotropes Ätzen entfernt, unter Verwendung einer gemusterten Widerstandsschicht191 als eine Ätzmaske, um einen Durchgang131 zu bilden, als einen Kontaktdurchgang einer Bitleitung, wodurch die Drain-Zone112 freigelegt wird. Dann wird die gemusterte Widerstandsschicht191 entfernt. Wie vorstehend bemerkt, ist die Breite der freigelegten Drain-Zone112 annähernd 0,038 μm oder weniger, was dazu führt, dass der Durchgang131 extrem tief ist im Vergleich mit der Dicke der dielektrischen Schicht130 , etwa 0,3 μm bis etwas 1,0 μm wie offenbart. Die Ätzreaktion verlangsamt sich, wenn die dielektrische Schicht130 am Boden des Durchgangs131 geätzt wird, was dazu führt, dass die verbleibende dielektrische Schicht130 am Boden von Durchgang131 nicht vollständig geätzt wird, deshalb kann sie die Drain-Zone112 nicht freilegen. - In
1D sind aufeinander folgend eine Barriereschicht140 und eine leitende Schicht150 im Durchgang131 als ein Bitleitungskontakt gebildet. Der Bitleitungskontakt kann sich nicht elektrisch mit der Drain-Zone112 verbinden, was ein Ergebnis der verbleibenden dielektrischen Schicht130 zwischen der Barriereschicht140 und der Drain-Zone112 ist. Daher tritt CB-Öffnung auf. - In
1E , nach dem in1B gezeigten Schritt, wird die durch die Öffnung191a freigelegte dielektrische Schicht130 durch anisotropes Ätzen entfernt, unter Verwendung einer gemusterten Widerstandsschicht191 als eine Ätzmaske, um einen Durchgang131' zu bilden, als ein Kontaktdurchgang einer Bitleitung, wodurch die Drain-Zone112 freigelegt wird. Dann wird die gemusterte Widerstandsschicht191 entfernt. Um das Dielektrikum130 am Boden des Durchgangs131' vollständig zu entfernen, wird an dem Dielektrikum130 Überätzen ausgeführt. Wie in1A oder1B gezeigt, schützen die Hartmaskierungsschicht124 und der Abstandshalter125 die Gate-Elektrode120 davor, elektrisch mit dem nachfolgend gebildeten Bitleitungskontakt oder der Bitleitung verbunden zu werden. Weiter wird die dielektrische Schicht130 mit hoher Ätzselektivität geätzt, von beispielsweise 10, in Bezug auf die Hartmaskierungsschicht124 und den Abstandshalter125 , um zu verhindern, die leitenden Schichten, die polykristalline Siliziumschicht122 und die Metallsilizidschicht123 freizulegen, während dem Ätzen der dielektrischen Schicht130 , wenn die dielektrische Schicht130 Siliziumoxid ist, und sowohl die Hartmaskierungsschicht124 und der Abstandshalter125 Siliziumnitrid sind. Wenn Überätzen ausgeführt wird, um ein Ätzen des Dielektrikums130 am Boden des Durchgangs131' zu erzwingen, kann ein Teil der harten Maskierungsschicht124 und des Abstandshalters125 entfernt werden, dadurch wird die Metallsilizidschicht123 freigelegt, und noch ernster könnte die polykristalline Siliziumschicht122 freigelegt werden. - In
1F sind aufeinander folgend eine Barriereschicht140 und eine leitende Schicht150 im Durchgang131' als ein Bitleitungskontakt gebildet. Die freigelegte Metallsilizidschicht123 wird elektrisch mit dem Bitleitungskontakt verbunden. Daher tritt Wortleitungs-Bitleitungs-Kurzschluss auf. - Die Druckschrift
US 5,519,239 A offenbart eine Struktur und ein Verfahren, welche die Speicherzellengröße durch selbstbildende Kontakte und selbstausrichtende Source-Leitungen in der Anordnung verringern. Dadurch soll sichergestellt werden, dass die Isolierung für jede Speicherzelle ungeachtet einer eventuellen Fehlausrichtung von Kontakten gegeben ist. - Zusammenfassung der Erfindung
- Daher es die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Füllen eines Kontaktdurchgangs einer Bitleitung bereitzustellen, wobei CB-Öffnung und Wortleitungs-Bitleitungs-Kurzschluss in dem Vorgang verhindert werden, um die Ausbeute des Vorgangs zu verbessern und die Kosten des Vorgangs zu verringern.
- Um die beschriebene Aufgabe zu erreichen, stellt die vorliegende Erfindung ein Verfahren zum Füllen eines Kontaktdurchgangs einer Bitleitung bereit. Zuerst wird ein Substrat, das einen Transistor aufweist, der eine Gate-Elektrode, eine Drain-Zone und eine Source-Zone aufweist, auf dem Substrat bereitgestellt. Dann wird eine erste Barriereschicht gebildet, die die Seitenwand der Gate-Elektrode überlagert. Als nächstes wird eine erste leitende Schicht gebildet, die die erste Barriereschicht überlagert. Als nächstes werden die erste Barriereschicht und die erste leitende Schicht oberhalb der Source-Zone entfernt. Als nächstes wird eine isolierende Barriereschicht gebildet, die das Substrat überlagert. Als nächstes wird eine erste dielektrische Schicht gebildet, die die isolierende Barriereschicht oberhalb der Source-Zone überlagert. Als nächstes wird eine zweite dielektrische Schicht gebildet, die das Substrat überlagert. Als nächstes wird ein Durchgang durch die zweite dielektrische Schicht und die isolierende Barriereschicht gebildet, wodurch die erste leitende Schicht freigelegt wird. Weiter wird eine zweite Barriereschicht gebildet, die die Oberfläche des Durchgangs überlagert. Zuletzt wird der Durchgang mit einer zweiten leitenden Schicht gefüllt.
- Kurze Beschreibung der Zeichnung
- Die vorliegende Erfindung kann vollständiger verstanden werden, indem die nachfolgende detaillierte Beschreibung in Zusammenhang mit den Beispielen und den Bezügen auf die begleitende Zeichnung gelesen wird, worin:
-
1A bis1F Querschnitte sind, die CB-Öffnung und Wortleitungs-Bitleitungs-Kurzschluss darstellen, die in einem herkömmlichen Verfahren zum Füllen eines Durchgangskontakts einer Bitleitung auftreten. -
2A bis2J sind Querschnitte, die ein Verfahren zum Füllen eines Durchgangskontakts einer Bitleitung der vorliegenden Erfindung darstellen. - Detaillierte Beschreibung der Erfindung
- Die folgende Ausführungsform ist gedacht, um die Erfindung vollständiger darzustellen, ohne den Schutzumfang der Ansprüche zu beschränken, da zahlreiche Modifikationen und Veränderungen den Fachleuten ersichtlich sein werden.
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2A bis2J sind Querschnitte, die ein Verfahren zum Füllen eines Durchgangskontakts einer Bitleitung der vorliegenden Erfindung darstellen. - In
2A wird zuerst ein Substrat200 , so wie monokristallines Silizium, das eine Transistor-Struktur aufweist, bereitgestellt. Das Substrat200 hat eine Gate-Elektrode220 , die von einer aktiven Oberfläche des Substrats200 vorragt. Eine Drain-Zone212 und eine Source-Zone214 sind auf der aktiven Oberfläche jeweils auf zwei Seiten der Gate-Elektrode220 angeordnet. Die Gate-Elektrode220 ist eine Wortleitung, die wie benötigt eine Mehrfachniveau-Struktur aufweist. Zum Beispiel kann die Gate-Elektrode220 in2A eine dielektrische Schicht221 des Gatters so wie eine Oxidschicht, eine polykristalline Siliziumschicht222 aufweisen und eine Metallsilizidschicht223 , so wie Wolframsilizid, als leitende Schicht, und eine Hartmaskierungsschicht224 so wie Siliziumnitrid, aufeinander folgend von der aktiven Oberfläche des Substrats200 . Die Gate-Elektrode220 weist weiterhin einen Abstandshalter225 so wie Siliziumnitrid auf der Seitenwand auf, was zu einer Breite der freigelegten Drain-Zone212 zwischen zwei benachbarten Gate-Elektroden220 so groß wie annähernd 0,038 μm oder weniger führt, wenn die Entwurfsregel auf annähernd 0,11 μm reduziert wird. Es wird bemerkt, dass diese Struktur der Gate-Elektrode220 ein Beispiel ist, und nicht dazu gedacht ist, den Schutzumfang der vorliegenden Erfindung zu beschränken. Die Fachleute werden die Möglichkeit der Verwendung von jeder offenbarten Gate-Elektrodenstruktur erkennen, die vorliegende Erfindung zu bearbeiten. - In
2B wird eine Barriereschicht240 gebildet, die das Substrat200 überlagert. Insbesondere wird die Barriereschicht240 auf der Oberfläche des Abstandshalters225 , der Drain-Zone212 und der Source-Zone214 gebildet. Die Barriereschicht240 hat bevorzugterweise eine TiN/Ti-Schicht. Weiterhin kann die Bildung der Barriereschicht240 aufgeteilt werden in eine Vielzahl von Unterschritten, so wie dem Bilden einer Titan-Schicht (nicht gezeigt), die das Substrat200 überlagert, unter Verwendung physikalischer Bedampfung (PVD) so wie Sputtern, und Ausglühen des Substrats200 unter Stickstoffatmosphäre, wodurch die Bildung der Barriereschicht240 vollendet wird. Die Barriereschicht240 verhindert Zwischendiffusion zwischen entweder der Drain-Zone212 oder der Source-Zone214 und einer leitenden Schicht, die nachfolgend darauf gebildet wird, was die elektrische Leistung eines Endprodukts negativ beeinflussen kann. Die Barriereschicht240 kann weiterhin eine Kleberschicht sein, die dabei hilft, die nachfolgend gebildete leitende Schicht auf dem Abstandshalter225 , der Drain-Zone212 und der Source-Zone214 zu befestigen. - In
2C wird unter Verwendung chemischer Bedampfung (CVD) oder PVD eine leitende Schicht250 gebildet, die die Barriereschicht240 überlagert. Es wird bevorzugt, eine Wolfram-Schicht als die leitende Schicht250 zu bilden, unter Verwendung von CVD. Ätzen oder chemisch-mechanisches Polieren (CMP) wird dann ausgeführt, bevorzugt unter Verwendung einer harten Maskierungsschicht224 als Stoppschicht, um die zusätzliche Barriereschicht240 und die leitende Schicht250 zu entfernen, wodurch die Barriereschicht240 und die leitende Schicht250 zwischen zwei benachbarten Gate-Elektroden220 belassen werden. Verglichen mit dem Stand der Technik bildet die vorliegende Erfindung eine Barriereschicht240 und eine leitende Schicht250 , bevor ein Dielektrikum auf dem Substrat200 gebildet wird, was CB-Öffnung, die daraus folgt, dass die dielektrische Schicht am Boden eines nachfolgend gebildeten Durchgangs zurückbleibt, oder Wortleitungs-Bitleitungs-Kurzschluss, der aus Überätzen der zurückgebliebenen dielektrischen Schicht folgt, verhindert, wodurch die Ausbeute des Vorgangs verbessert wird, und die Kosten verringert werden. - In
2D wird eine gemusterte Widerstandsschicht292 gebildet, die das Substrat200 überlagert, was die leitende Schicht250 oberhalb der Source-Zone214 oder andere Stellen freilegt, die keinen Kontakt bilden. - In
2E werden die freigelegte leitende Schicht250 und die Barriereschicht zwischen unter der freigelegten leitenden Schicht250 durch anisotropes Ätzen entfernt, unter Verwendung der gemusterten Widerstandsschicht292 als eine Maske, um die Barriereschicht240 und die leitende Schicht250 oberhalb der Drain-Zone212 vorbestimmt zu lassen, um einen Bitleitungskontakt zu bilden. Die leitende Schicht250 und die Barriereschicht240 werden bevorzugt geätzt unter Verwendung reaktiven Ionenätzens (RIE), unter Verwendung eines Gasgemischs so wie NF3, Cl2, O2 und anderen Gasen, mit hoher Ätzselektivität in Bezug auf den Abstandshalter225 , unter Verwendung des Abstandshalters225 als eine Stoppschicht. - In
2F wird eine isolierende Barriereschicht260 so wie Siliziumnitrid gebildet, die das Substrat200 konform überlagert, insbesondere auf der Gate-Elektrode220 , dem Abstandshalter225 , der Source-Zone214 , der leitenden Schicht250 und der Barriereschicht240 . Wenn eine dielektrische Schicht so wie eine Oxidschicht nachfolgend gebildet wird, die das Substrat200 überlagert, verhindert die isolierende Barriereschicht260 Zwischendiffusion zwischen der dielektrischen Schicht und der leitenden Schicht250 , was die elektrische Leistung des Substrats200 negativ beeinflussen kann. - In
2G wird eine dielektrische Schicht230 gebildet, die die isolierende Barriereschicht260 überlagert, unter Verwendung solcher Verfahren wie CVD. Die nicht gewollte dielektrische Schicht230 wird dann entfernt, indem das Substrat200 unter Verwendung von CMP oder Ätzen plan gemacht wird, unter Verwendung der isolierenden Barriereschicht260 als eine Stoppschicht, wodurch die dielektrische Schicht230 oberhalb der Source-Zone214 und des Substrats200 nicht vorbestimmt gelassen wird, um einen Kontakt zu bilden. - In
2H werden eine dielektrische Schicht235 und eine gemusterte Widerstandsschicht293 zudecken gebildet, die das Substrat200 überlagern, insbesondere auf der isolierenden Schicht260 dem Dielektrikum230 . Die gemusterte Widerstandsschicht293 weist eine Öffnung293a auf, die einen Teil der dielektrischen Schicht235 freilegt, wo ein Kontaktdurchgang einer Bitleitung nachfolgend gebildet wird. Die dielektrische Schicht235 ist bevorzugt eine Oxidschicht gebildet durch CVD, unter Verwendung eines Precursors, der Tetra-Ethoxy-Silane (TEOS) umfasst. - In
2I wird ein Durchgang235a gebildet, indem die dielektrische Schicht235 und ein Teil der isolierenden Barriereschicht260 auf der leitenden Schicht250 anisotrop geätzt werden, unter Verwendung einer gemusterten Widerstandsschicht293 als eine Ätzmaske. Der Durchgang235a legt die leitenden Schicht250 frei und ist ein Kontaktdurchgang einer Bitleitung. Die gemusterte Widerstandsschicht293 wird dann entfernt. - In
2J wird eine Barriereschicht245 gebildet, die das Substrat200 überlagert, insbesondere auf der Oberfläche des Durchgangs235a . Die Barriereschicht245 weist bevorzugt eine TiN/Ti-Schicht auf. Weiterhin kann die Bildung der Barriereschicht245 aufgeteilt werden in eine Vielzahl von Unterschritten so wie dem Bilden einer Titan-Schicht (nicht gezeigt), die das Substrat200 überlagert, unter Verwendung physikalischer Bedampfung (PVD) so wie Sputtern, und Ausglühen des Substrats200 unter Stickstoffatmosphäre, wodurch die Bildung der Barriereschicht245 vollendet wird. Die Barriereschicht245 verhindert zwischen der dielektrischen Schicht235 und der leitenden Schicht255 , die nachfolgend in dem Durchgang235a gebildet werden, Zwischendiffusion, die die elektrische Leistung eines Endprodukts negativ beeinflussen kann. Die Barriereschicht245 kann weiterhin eine Kleberschicht sein, die dabei hilft, die nachfolgend gebildete leitende Schicht255 auf der leitenden Schicht235 , der Drain-Zone212 und der Source-Zone214 zu befestigen. Als nächstes wird die leitende Schicht255 gebildet, die die Barriereschicht245 überlagert, unter Verwendung von CVD oder PVD. Die nicht gewollte Barriereschicht245 und die leitende Schicht255 werden dann durch CMP oder Ätzen entfernt, bevorzugt unter Verwendung der dielektrischen Schicht235 als eine Stoppschicht, wodurch die Barriereschicht245 und die leitende Schicht255 in dem Durchgang235a belassen werden. - Daher beweisen die gezeigten Ergebnisse die Wirksamkeit des erfindungsgemäßen Verfahrens beim Bilden einer leitenden Schicht als Bitleitungskontakt oberhalb einer Drain-Zone, bevor eine dielektrische Schicht gebildet wird, die das Substrat überlagert, wobei sowohl CB-Öffnung als auch Wortleitungs-Bitleitungs-Kurzschluss wie im Stand der Technik verhindert werden, wodurch die Ausbeute des Vorgangs verbessert wird und die Kosten verringert werden, wodurch die Aufgaben der vorliegenden Erfindung erreicht werden.
- Obwohl die vorliegende Erfindung besonders mit Bezug auf die bevorzugten spezifischen Ausführungsformen und Beispiele gezeigt und beschrieben worden ist, wird vorausgesehen, dass Veränderungen und Modifikationen davon ohne Zweifel den Fachleuten ersichtlich werden. Es ist daher beabsichtigt, dass die folgenden Ansprüche so interpretiert werden, dass alle solche Veränderungen und Modifikationen in das wahre Wesen und den Schutzumfang der vorliegenden Erfindung fallen.
Claims (11)
- Verfahren zum Füllen eines Kontaktdurchgangs einer Bitleitung, umfassend: Bereitstellen eines Substrats (
200 ), dass einen Transistor darauf aufweist, wobei der Transistor eine Gate-Elektrode (220 ), eine Drain-Zone (212) , eine Source-Zone (214 ) und Abstandshalter (225 ) aufweist; – Bilden einer ersten Barriereschicht (240 ), die die Abstandshalter (225 ) an der Seitenwand der Gate-Elektrode (220 ), die Drain-Zone (212 ) und die Source-Zone (214 ) überlagert; – Bilden einer ersten leitenden Schicht (250 ), die die erste Barriereschicht (240 ) überlagert; – Entfernen der ersten Barriereschicht (240 ) und ersten leitenden Schicht (250 ) oberhalb der Source-Zone (214 ); – Konformes Bilden einer isolierenden Barriereschicht (260 ), die die erste leitende Schicht (250 ), die erste Barriereschicht (240 ), die Gate-Elektrode (220 ) und die Source-Zone (214 ) überlagert; – Bilden und Strukturieren einer ersten dielektrischen Schicht (230 ), so dass sie die isolierende Barriereschicht (260 ) oberhalb der Source-Zone (214 ) überlagert; – Zudeckendes Bilden einer zweiten dielektrischen Schicht (235 ), die die isolierende Barriereschicht (260 ) und die erste dielektrische Schicht (230 ) überlagert; – Bilden eines Durchgangs (235a ) durch die zweite dielektrische Schicht (235 ) und isolierende Barriereschicht (260 ), wobei die erste leitende Schicht (250 ) freigelegt wird; – Bilden einer zweiten Barriereschicht (245 ), die die Oberfläche des Durchgangs (235a ) überlagert; und – Füllen des Durchgangs (235a ) mit einer zweiten leitenden Schicht (255 ). - Verfahren gemäß Anspruch 1, worin die erste Barriereschicht (
240 ) eine TiN/Ti-Schicht aufweist. - Verfahren gemäß Anspruch 1, worin die erste leitende Schicht (
250 ) Wolfram ist. - Verfahren gemäß Anspruch 1, worin die erste Barriereschicht (
240 ) und erste leitende Schicht (250 ) oberhalb der Source-Zone (214 ) durch reaktives Ionen-Ätzen (RIE) entfernt werden, unter Verwendung der Oberfläche der Gate-Elektrode (220 ) als eine Stoppschicht. - Verfahren gemäß Anspruch 4, worin die während des RIE verwendeten Gase NF3, Cl2 und O2 umfassen.
- Verfahren gemäß Anspruch 1, worin die isolierende Barriereschicht (
260 ) SiN ist. - Verfahren gemäß Anspruch 1, worin die erste dielektrische Schicht (
230 ) Boro-Phosphosilikat-Glas (BPSG) ist. - Verfahren gemäß Anspruch 1, worin die zweite dielektrische Schicht (
235 ) eine Oxidschicht ist. - Verfahren gemäß Anspruch 1, worin die zweite Barriereschicht (
245 ) eine TiN/Ti-Schicht umfasst. - Verfahren gemäß Anspruch 1, worin die zweite leitende Schicht (
255 ) Wolfram ist. - Verfahren gemäß Anspruch 1, wobei das Entfernen der ersten Barriereschicht (
240 ) und ersten leitenden Schicht (250 ) oberhalb der Source-Zone (214 ) weiter umfasst, eine Hartmaskierungsschicht (224 ), welche die Gate-Elektrode (220 ) überlagert, als eine Stoppschicht zu verwenden.
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