DE10302631A1 - Halbleitervorrichtung mit verbesserter Zuverlässigkeit eines auf der Hauptoberfläche eines Substrats gebildeten isolierenden Films - Google Patents

Halbleitervorrichtung mit verbesserter Zuverlässigkeit eines auf der Hauptoberfläche eines Substrats gebildeten isolierenden Films

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Abstract

Durch einen Ionenimplantationsvorgang werden P-Verunreinigungen für die Elementtrennung mit einer Verunreinigungskonzentration (P1) in eine Siliziumschicht (3), die durch die Bodenfläche eines Elementtrennungs-Isolationsfilms (5a) und die Deckfläche einer BOX-Schicht (2) begrenzt wird, implantiert. Durch diese Implantation werden P-Verunreinigungen mit einer Verunreinigungskonzentration (P2) in die Siliziumschicht (3) unter einem Gateoxidfilm (7a) und in die Umgebung einer Grenzfläche zwischen der Siliziumschicht (3) und der BOX-Schicht (2) implantiert. Unter einem Kondensator-Dielektrikumsfilm (7b) und in der Umgebung einer Grenzfläche zwischen der Siliziumschicht (3) und der BOX-Schicht (2) weist die Siliziumschicht (3) eine Verunreinigungskonzentration (P0) auf, die gleich ihrer anfänglichen Konzentration ist.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben. Spezieller bezieht sie sich auf eine Halbleitervorrichtung, die die Verbesserung der Zuverlässigkeit eines auf einem Substrat gebildeten isolierenden Films (spezieller eines Kondensator- Dielektrikumsfilms eines MOS-Kondensators oder eines Gateisolationsfilms eines MOSFETs) gestattet, und ein Verfahren zur Herstellung derselben.
  • Fig. 42 ist eine Querschnittsansicht, die den Aufbau einer bekannten ersten Halbleitervorrichtung veranschaulicht. Die bekannte erste Halbleitervorrichtung weist ein SOI-Substrat 104, Elementtrennungs-Isolationsfilme 105a bis 105e, einen NMOSFET 106a, einen PMOSFET 106c und MOS-Kondensatoren 106b und 106d auf. Die MOS-Kondensatoren 106b und 106d sind beispielsweise als Entkopplungs-Kondensatoren verwendbar. Das SOI-Substrat 104 weist ein Siliziumsubstrat 101, eine BOX(vergrabene Oxid-)-Schicht 102 und eine P-Typ- Siliziumschicht 103, die in dieser Reihenfolge aufeinander gestapelt sind, auf. Die Elementtrennungs-Isolationsfilme 105a bis 105e sind teilweise in der oberen Oberfläche der Siliziumschicht 103 vorgesehen. Bodenflächen der Elementtrennungs-Isolationsfilme 105a bis 105e weisen keinen Kontakt zu der Deckfläche der BOX-Schicht 102 auf. Ein in dieser Weise angeordneter Elemente trennender Isolationsfilm wird als ein "Elementtrennungs-Isolationsfilm eines partiellen Isolationstyps" bezeichnet.
  • Der NMOSFET 106a weist einen auf der Deckfläche der Siliziumschicht 103 vorgesehenen Gateoxidfilm 107a, eine Gateelektrode 108a und ein Paar N+-Source-/Drain-Regionen 109a auf. Der MOS-Kondensator 106b weist einen Kondensator- Dielektrikumsfilm 107b, der auf der Deckfläche der Siliziumschicht 103 vorgesehen ist, eine obere Kondensatorelektrode 108b und ein Paar P+-Kontaktregionen 109b auf. Der PMOSFET 106c weist einen auf der Deckfläche der Siliziumschicht 103 vorgesehenen Gateoxidfilm 107c, eine Gateelektrode 108c und ein Paar P+-Source-/Drain-Regionen 109c auf. Der MOS-Kondensator 106d weist einen Kondensator- Dielektrikumsfilm 107d, der auf der oberen Oberfläche der Siliziumschicht 103 vorgesehen ist, eine obere Kondensatorelektrode 108d und ein Paar N+-Kontaktregionen 109d auf.
  • Durch einen Ionenimplantationsvorgang werden P-Typ- Verunreinigungen oder N-Typ-Verunreinigungen zur Elementtrennung mit einer Konzentration P1 oder N1 in die Siliziumschicht 103 implantiert, die durch jede der Bodenflächen der Elementtrennungs-Isolationsfilme 105a bis 105e und die Deckfläche der BOX-Schicht 102 begrenzt ist. Durch diese Implantation werden P-Typ-Verunreinigungen oder N- Typ-Verunreinigungen mit einer Konzentration P2 oder N2 in die Siliziumschicht 103 unter den Gateoxidfilmen 107a, 107c und den Kondensator-Dielektrikumsfilmen 107b, 107d in der Nähe einer Grenzfläche zwischen der Siliziumschicht 103 und der BOX-Schicht 102 implantiert.
  • Durch einen Ionenimplantationsvorgang werden weiterhin P-Typ- Verunreinigungen oder N-Typ-Verunreinigungen zum Einstellen der Schwellenspannung des NMOSFET 106a oder PMOSFET 106c mit einer Konzentration P3 oder N3 in die obere Oberfläche der Siliziumschicht 103 unter den Gateoxidfilmen 107a und 107c implantiert.
  • Durch diese Implantation werden P-Typ-Verunreinigungen oder N- Typ-Verunreinigungen mit einer Konzentration P3 oder N3 in die Deckfläche der Siliziumschicht 103 unter den Kondensator- Dielektrikumsfilmen 107b und 107d implantiert.
  • Fig. 43 ist eine Querschnittsansicht, die den Aufbau einer bekannten zweiten Halbleitervorrichtung veranschaulicht. Die bekannte zweite Halbleitervorrichtung weist ein P- Siliziumsubstrat 110 mit einer Verunreinigungskonzentration P0, eine P-Wanne 111 mit einer Verunreinigungskonzentration P2, eine N-Wanne 112 mit einer Verunreinigungskonzentration N2, die Elementtrennungs-Isolationsfilme 105a bis 105e, den NMOSFET 106a, den PMOSFET 106c und die MOS-Kondensatoren 106b und 106d auf. Die P-Wanne 111 und die N-Wanne 112 sind in der oberen Oberfläche des Siliziumsubstrats 110 vorgesehen. Der MOS-Kondensator 106b ist auf der P-Wanne 111 vorgesehen und der MOS-Kondensator 106d ist auf der N-Wanne 112 vorgesehen.
  • Wie aus dem vorstehenden ersichtlich ist, weisen in den bekannten ersten und zweiten Halbleitervorrichtungen die Siliziumschicht 103 oder das Siliziumsubstrat 110 das gleiche Verunreinigungsprofil unter dem Gateoxidfilm 107a und unter dem Kondensator-Dielektrikumsfilm 107b auf. Weiterhin weisen die Siliziumschicht 103 oder das Siliziumsubstrat 110 das gleiche Verunreinigungsprofil unter dem Gateoxidfilm 107c und unter dem Kondensator-Dielektrikumsfilm 107d auf.
  • Wenn der Umfang einer integrierten Halbleiterschaltung anwächst, kann die effektive Zeitdauer zum Anlegen einer Spannung an die oberen Kondensatorelektroden 108b und 108d länger sein als jene für die Gateelektroden 108a und 108c. Daraus resultierend ist es erforderlich, daß die Kondensator- Dielektrikumsfilme 107b und 107d eine größere Zuverlässigkeit aufweisen als die Gateoxidfilme 107a und 107c. Wenn spezieller MOS-Kondensatoren 106b und 106d als Entkopplungs-Kondensatoren verwendet werden, nehmen die oberen Kondensatorelektroden 108b und 108d ständig eine an sie angelegte DC-Spannung entgegen, was eine höhere Zuverlässigkeit der Kondensator- Dielektrikumsfilme 107b und 107d erforderlich macht.
  • Eine derartige Anforderung an die Zuverlässigkeit ist nicht auf den MOS-Kondensator begrenzt. Dies bedeutet, in einem MOSFET, der an seiner Gateelektrode eine hohe Spannung entgegennimmt, ist ebenfalls ein Gateisolationsfilm mit einer hohen Zuverlässigkeit erforderlich. Vergleicht man die Spannungspegel bei MOSFETs, dann sollte jener, der die höhere Gatespannung entgegennimmt, im Hinblick auf eine Vergrößerung der Zuverlässigkeit eines Gateisolationsfilms stärker verbessert werden, als jener, der die niedrigere Gatespannung entgegennimmt.
  • In den bekannten ersten und zweiten Halbleitervorrichtungen findet man jedoch nicht eine Verbesserung zur Vergrößerung der Zuverlässigkeit. In diesen ersten und zweiten Halbleitervorrichtungen tritt jeweils das Problem einer ungenügenden Zuverlässigkeit der Kondensator- Dielektrikumsfilme 107b und 107d auf.
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben bereitzustellen, die die Verbesserung der Zuverlässigkeit eines isolierenden Films, der auf einer Hauptoberfläche eines Substrats vorgesehen ist (eines Kondensator-Dielektrikumsfilms eines MOS-Kondensators oder eines Gateisolationsfilms eines MOSFETs), gestatten.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 und Anspruch 6 und ein Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 7 und Anspruch 9.
  • Weiterbildungen der Erfindung werden in den Unteransprüchen beschrieben.
  • Gemäß eines ersten Gesichtspunkts weist eine Halbleitervorrichtung ein SOI-Substrat, einen ersten MOSFET, eine erste Dotierungsregion eines vorbestimmten Leitfähigkeitstyps und einen ersten MOS-Kondensator auf. Das SOI-Substrat weist ein Trägersubstrat, eine isolierende Schicht und eine Halbleiterschicht mit einer ersten Konzentration des vorgesehenen Leitfähigkeitstyps auf, die in dieser Reihenfolge aufeinander gestapelt sind. Der erste MOSFET ist in einer ersten Elementbildungsregion des SOI- Substrats vorgesehen und weist einen ersten Gateisolationsfilm auf, der auf einer Hauptoberfläche der Halbleiterschicht vorgesehen ist. Die erste Dotierungsregion ist unter dem ersten Gateisolationsfilm vorgesehen und erstreckt sich in der Halbleiterschicht von einer gewissen Tiefe bezüglich der Hauptoberfläche bis zu einer größeren Tiefe als diese bestimmte Tiefe. Der erste MOS-Kondensator ist in einer zweiten Elementbildungsregion des SOI-Substrats vorgesehen und weist einen ersten Kondensator-Dielektrikumsfilm auf, der auf der Hauptoberfläche vorgesehen ist. Die erste Dotierungsregion weist eine erste Verunreinigungskonzentrations-Verteilung mit einer zweiten Konzentration, die höher als die erste Konzentration ist, auf. Die Halbleiterschicht weist eine zweite Verunreinigungskonzentrations-Verteilung mit der ersten Konzentration unter der ersten Kondensator- Dielektrikumsschicht auf. Die erste Konzentration führt dazu, daß die zweite Verunreinigungskonzentrations-Verteilung sich gleichförmig in einer Tiefenrichtung von zumindest einer gewissen Tiefe bezüglich der Hauptoberfläche bis zu einer Kontaktoberfläche zwischen der Halbleiterschicht und der isolierenden Schicht erstreckt.
  • Wenn die erste Konzentration gleich der anfänglichen Verunreinigungskonzentration der Halbleiterschicht ist, weist das Verfahren zum Herstellen der Halbleitervorrichtung den folgenden Schritt auf. In diesem Schritt wird ein Photoresist zum Bedecken der zweiten Elementbildungsregion vorgesehen und mittels eines Ionenimplantationsvorgangs werden Verunreinigungen in den unteren Abschnitt der Halbleiterschicht unter Verwendung des Photoresists als einer Implantations-Maske zum Bilden der ersten Dotierungsregion in der Halbleiterschicht in der ersten Elementbildungsregion implantiert. Deshalb verursacht diese Ionenimplantation keinen Schaden an der Halbleiterschicht in der zweiten Elementbildungsregion. Daraus resultierend ist es möglich, die Zuverlässigkeit des später auf der Hauptoberfläche der Halbleiterschicht in der zweiten Elementbildungsregion zu bildenden ersten Kondensator-Dielektrikumsfilms zu verbessern.
  • Gemäß eines zweiten Gesichtspunkts der vorliegenden Erfindung weist eine Halbleitervorrichtung ein Halbleitersubstrat mit einer ersten Konzentration eines vorbestimmten Leitfähigkeitstyps, einen MOSFET, eine Dotierungsregion des vorbestimmten Leitfähigkeitstyps und einen MOS-Kondensator auf. Der MOSFET ist in einer ersten Elementbildungsregion des Halbleitersubstrats vorgesehen und weist einen Gateisolationsfilm auf, der auf einer ersten Hauptoberfläche des Halbleitersubstrats vorgesehen ist. Die Dotierungsregion ist unter dem Gateisolationsfilm vorgesehen und erstreckt sich in der ersten Hauptoberfläche. Der MOS-Kondensator ist in einer zweiten Elementbildungsregion des Halbleitersubstrats vorgesehen und weist einen Kondensator-Dielektrikumsfilm auf, der auf der ersten Hauptoberfläche vorgesehen ist. Die Dotierungsregion weist eine erste Verunreinigungskonzentrations-Verteilung mit einer zweiten Konzentration, die höher als die erste Konzentration ist, auf. Das Halbleitersubstrat weist eine zweite Verunreinigungskonzentrations-Verteilung mit der ersten Konzentration unter dem Kondensator-Dielektrikumsfilm auf. Die erste Konzentration führt dazu, daß die zweite Verunreinigungskonzentrations-Verteilung sich gleichförmig und vollständig in einer Tiefenrichtung von der ersten Hauptoberfläche zu einer zweiten Hauptoberfläche gegenüber der ersten Hauptoberfläche hin erstreckt.
  • Wenn die erste Konzentration die anfängliche Verunreinigungskonzentration des Halbleitersubstrats ist, weist das Verfahren zum Herstellen der Halbleitervorrichtung den folgenden Schritt auf. In diesem Schritt wird ein Photoresist zum Bedecken der zweiten Elementbildungsregion vorgesehen und durch einen Ionenimplantationsvorgang werden Verunreinigungen in die erste Hauptoberfläche des Halbleitersubstrats unter Verwendung des Photoresists als einer Implantations-Maske zum Bilden der Dotierungsregion in der Halbleitersubstrat in der ersten Elementbildungsregion implantiert. Deshalb verursacht diese Ionenimplantation keinen Schaden an dem Halbleitersubstrat in der zweiten Elementbildungsregion. Daraus resultierend ist es möglich, die Zuverlässigkeit des später auf der ersten Hauptoberfläche des Halbleitersubstrats in der zweiten Elementbildungsregion zu bildenden Kondensator-Dielektrikumsfilms zu verbessern.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
  • Fig. 1 eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 2A u. 2B Diagramme, von denen jedes ein Verunreinigungsprofil in einer Siliziumschicht gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 3 bis 6 Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung in der Abfolge der Schritte veranschaulichen;
  • Fig. 7 eine Querschnittsansicht, die eine Abwandlung der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 8 eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 9A u. 9B Diagramme, die ein Verunreinigungsprofil in einer Siliziumschicht gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigen;
  • Fig. 10 eine Querschnittsansicht, die einen Schritt eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 11 eine Querschnittsansicht, die eine Abwandlung der Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 12 eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 13A u. 13B Diagramme, von denen jedes ein Verunreinigungsprofil in einem Siliziumsubstrat gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt,
  • Fig. 14 bis 18 Querschnittsansichten, die ein Verfahren des Herstellens einer Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung in der Reihenfolge der Schritte veranschaulichen;
  • Fig. 19 eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 20A u. 20B Diagramme, von denen jedes ein Verunreinigungsprofil in einem Siliziumsubstrat gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 21 u. 22 Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung in der Reihenfolge der Schritte veranschaulichen;
  • Fig. 23 eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 24 bis 30 Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung in der Reihenfolge der Schritte veranschaulichen;
  • Fig. 31 eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 32 eine Querschnittsansicht, die einen Schritt eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der sechsten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 33 eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß einer siebten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 34 eine Querschnittsansicht, die einen Schritt eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der siebten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 35 eine Querschnittsansicht, die eine Abwandlung der Halbleitervorrichtung gemäß der siebten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 36 eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 37 einen Schaltplan, der eine erste Beispielsschaltung zeigt, die die Halbleitervorrichtung gemäß der achten Ausführungsform der vorliegenden Erfindung verwendet;
  • Fig. 38 einen Schaltplan, der eine zweite Beispielsschaltung zeigt, die die Halbleitervorrichtung der achten Ausführungsform der vorliegenden Erfindung verwendet;
  • Fig. 39 eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß einer neunten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 40 eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß einer zehnten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 41 eine Querschnittsansicht, die eine Abwandlung der Halbleitervorrichtung gemäß der ersten bis zehnten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 42 eine Querschnittsansicht, die den Aufbau der bekannten ersten Halbleitervorrichtung veranschaulicht und
  • Fig. 43 eine Querschnittsansicht, die den Aufbau der bekannten zweiten Halbleitervorrichtung veranschaulicht.
    • Erste Ausführungsform
  • Fig. 1 ist eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung veranschaulicht. Die Halbleitervorrichtung der ersten Ausführungsform weist ein SOI-Substrat 4, Elementtrennungs-Isolationsfilme 5a bis 5c des partiellen Isolationstyps, einen NMOSFET 6a und einen MOS- Kondensator 6b auf. Der MOS-Kondensator 6b ist beispielsweise als ein Entkopplungskondensator verwendbar. Das SOI-Substrat 4 weist ein Siliziumsubstrat 1, eine BOX-Schicht 2 und eine P- Siliziumschicht 3 auf, die in dieser Reihenfolge übereinander gestapelt sind. Die Siliziumschicht 3 weist eine Verunreinigungskonzentration P0 auf, die in der Größenordnung von 1E15 cm-3 liegt. Die Elementtrennungs-Isolationsfilme 5a bis 5c sind teilweise in der oberen Oberfläche der Siliziumschicht 3 vorgesehen. Die Elementtrennungs- Isolationsfilme 5a bis 5c sind vom Grabentyp oder LOCOS-Typ.
  • Der NMOSFET 6a ist in einer durch die Elementtrennungs- Isolationsfilme 5a und 5b begrenzten ersten Elementbildungsregion vorgesehen. Der NMOSFET 6a weist einen Gateoxidfilm 7a, eine Gateelektrode 8a und ein Paar N+-Source- /Drain-Regionen 9a auf. Der Gateoxidfilm 7a ist auf der Deckfläche der Siliziumschicht 3 vorgesehen. Die Gateelektrode 8a ist auf dem Gateoxidfilm 7a vorgesehen. Die Source-/Drain- Regionen 9a sind in der Siliziumschicht 3 vorgesehen und weisen zwischen sich eine Kanalbildungsregion unter dem Gateoxidfilm 7a auf.
  • Der MOS-Kondensator 6b ist in einer durch die Elementtrennungs-Isolationsfilme 5b und 5c begrenzten zweiten Elementbildungsregion vorgesehen. Der MOS-Kondensator 6b weist einen Kondensator-Dielektrikumsfilm 7b auf, der auf der oberen Deckfläche der Siliziumschicht 3 vorgesehen ist, sowie eine obere Kondensatorelektrode 8b auf dem Kondensator- Dielektrikumsfilm 7b. Es ist erforderlich, daß der Kondensator-Dielektrikumsfilm 7b eine größere Zuverlässigkeit aufweist als der Gateoxidfilm 7a. Hier bezieht sich die für einen isolierenden Film erforderliche "Zuverlässigkeit" auf eine Eigenschaft des Films, durch die kein dielektrischer Durchbruch des isolierenden Films stattfindet, sogar wenn mechanische Spannungen dem isolierenden Film zugeführt werden oder wenn sich in ihm eine mechanische Spannung aufgebaut hat. Als Standards zur Beurteilung der Zuverlässigkeit können beispielsweise HIER (mittlere Zeit zwischen Fehlern) und MTTF (mittlere Zeit bis zu einem Fehler) verwendet werden.
  • In einer der oberen Kondensatorelektrode 8b gegenüberliegenden Region dient die Siliziumschicht 3 als eine untere Kondensatorelektrode des MOS-Kondensators 6b, wobei der Kondensator-Dielektrikumsfilm 7b zwischen den beiden Elektroden angeordnet ist. Der MOS-Kondensator 6b weist weiterhin ein Paar P+-Kontaktregionen 9b auf. Die Kontaktregionen 9b sind in der Siliziumschicht 3 vorgesehen und weisen zwischen sich die Region der Siliziumschicht 3 auf, die als eine untere Kondensatorelektrode dient.
  • Durch einen Ionenimplantationsvorgang werden P- Verunreinigungen zur Elementtrennung in die Siliziumschicht 3 implantiert, die durch die Bodenfläche des Elementtrennungs- Isolationsfilms 5a und die obere Oberfläche der BOX-Schicht 2 begrenzt ist. Die Siliziumschicht 3 einschließlich der in sie implantierten P-Verunreinigungen weist eine Verunreinigungskonzentration P1 auf, die in der Größenordnung von 1E17 cm-3 bis 2E18 cm-3 liegt. Weiterhin werden durch einen Ionenimplantationsvorgang P-Verunreinigungen in die Siliziumschicht 3 mit einer Verunreinigungskonzentration P1 implantiert, wobei die Siliziumschicht 3 durch die linke Hälfte der Bodenfläche des Elementtrennungs-Isolationsfilms 5b (nämlich die Hälfte von dessen Bodenfläche auf der Seite des MOSFETs 6a) und die Deckfläche der BOX-Schicht 2 begrenzt wird.
  • Durch diese Implantation werden P-Verunreinigungen in die Siliziumschicht 3 unter dem Gateoxidfilm 7a in der Nähe einer Grenzfläche zwischen der Siliziumschicht 3 und der BOX-Schicht 2 implantiert. Unter dem Kondensator-Dielektrikumsfilm 7b und in der Umgebung einer Grenzfläche zwischen der Siliziumschicht 3 und der BOX-Schicht 2 weist die Siliziumschicht 3 eine Verunreinigungskonzentration P0 auf, welche mit der anfänglichen Konzentration übereinstimmt.
  • Durch einen Ionenimplantationsvorgang werden P- Verunreinigungen zum Einstellen der Schwellenspannung des NMOSFET 6a in die Deckfläche der Siliziumschicht 3 unter dem Gateoxidfilm 7a implantiert. Dies bedeutet, eine P-Kanal- Dotierungsregion wird dort gebildet. Die Siliziumschicht 3 einschließlich dieser in sie implantierten P-Verunreinigungen weist eine Verunreinigungskonzentration P3 auf, die in der Größenordnung von 1E16 cm-3 bis 1E18 cm-3 liegt. Durch diese Implantation werden P-Verunreinigungen in die obere Oberfläche der Siliziumschicht 3 unter dem Kondensator-Dielektrikumsfilm 7b mit der Verunreinigungskonzentration P3 implantiert.
  • Fig. 2A ist ein Diagramm, das ein Verunreinigungsprofil in der Siliziumschicht 3 unter dem Gateoxidfilm 7a zeigt und Fig. 2B ist ein Diagramm, das ein Verunreinigungsprofil in der Siliziumschicht 3 unter dem Kondensator-Dielektrikumsfilm 7b zeigt. Wie aus Fig. 2A und 2B ersichtlich ist, weist die Siliziumschicht 3 in der Halbleitervorrichtung der ersten Ausführungsform unterschiedliche Verunreinigungsprofile unter dem Gateoxidfilm 7a und unter dem Kondensator- Dielektrikumsfilm 7b auf. Wie aus Fig. 2A ersichtlich ist, ist das Verunreinigungsprofil in der Siliziumschicht 3 unter dem Gateoxidfilm 7a durch die Verunreinigungskonzentrationen P2 und P3 gegeben, von denen jede höher ist als die Konzentration P0. Wie aus Fig. 2B ersichtlich ist, ist das Verunreinigungsprofil in der Siliziumschicht 3 unter dem Kondensator-Dielektrikumsfilm 7b teilweise durch die Verunreinigungskonzentration P0 gegeben, die sich von einer gewissen Tiefe bezüglich der oberen Oberfläche der Siliziumschicht 3 (bezüglich einer Tiefe 0) bis zu einer Kontaktfläche zwischen der Siliziumschicht 3 und der BOX- Schicht 2 erstreckt.
  • Fig. 3 bis 6 sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der Abfolge der Schritte folgend veranschaulichen. Unter Bezugnahme auf Fig. 3 wird zunächst das SOI-Substrat 4 vorbereitet. Unter Verwendung der bekannten Grabentrennungs- oder LOCOS-Trennungs-Technik werden die Elementtrennungs-Isolationsfilme 5a bis 5c in der Deckfläche der Siliziumschicht 3 vorgesehen. Wie in Fig. 3 veranschaulicht, bleibt ein Siliziumoxidfilm 150 auf der Deckfläche der Siliziumschicht 3 zurück. In dem Schritt des Vorsehens der Elementtrennungs-Isolationsfilme 5a bis 5c dient der Siliziumoxidfilm 150 als eine unter einem Siliziumnitridfilm liegende Schicht.
  • Unter Bezugnahme auf Fig. 4 wird danach ein Photoresist 10 mittels Photolithographie zum Bedecken der zweiten Elementbildungsregion vorgesehen. In Fig. 4 sind die rechte Hälfte der Deckfläche des Elementtrennungs-Isolationsfilms 5b und die Deckfläche des Elementtrennungs-Isolationsfilms 5c mit dem Photoresist 10 bedeckt. Unter Verwendung des Photoresists 10 als einer Implantations-Maske werden P-Verunreinigungen 11 durch einen Ionenimplantationsvorgang in die Siliziumschicht 3 in eine große Tiefe mit einer relativ hohen Energie implantiert, die das Erreichen einer Grenzfläche zwischen der Siliziumschicht 3 und der BOX-Schicht 2 durch die Verunreinigungen 11 erlaubt. In der ersten Elementbildungsregion werden die P-Verunreinigungen 11 in die Siliziumschicht 3 durch die Elementtrennungs-Isolationsfilme 5a, 5b und den Siliziumoxidfilm 150 implantiert. Daraus resultierend werden in der Siliziumschicht 3 implantierte Regionen mit den Verunreinigungskonzentrationen P1 und P2 gebildet. Hierauf wird der Photoresist 10 entfernt.
  • Unter Bezugnahme auf Fig. 5 werden danach P-Verunreinigungen 12 durch einen Ionenimplantationsvorgang in die Deckfläche der Siliziumschicht 3 in eine geringe Tiefe mit einer verhältnismäßig geringen Energie implantiert. Die P- Verunreinigungen 12 werden in der ersten und der zweiten Elementbildungsregion in die Siliziumschicht 3 durch den Siliziumoxidfilm 150 implantiert. Daraus resultierend wird in der Deckfläche der Siliziumschicht 3, die keine Elementbildungsregionen 5a bis 5c aufweist, eine implantierte Region mit der Verunreinigungskonzentration P3 gebildet. Danach wird der Siliziumoxidfilm 150 durch einen Naßätzvorgang unter Verwendung von Flußsäure entfernt.
  • Unter Bezugnahme auf Fig. 6 wird nachfolgend in der ersten und zweiten Elementbildungsregion ein Siliziumoxidfilm durch einen thermischen Oxidationsvorgang auf der Deckfläche der Siliziumschicht 3 vorgesehen, der bis zu einer Dicke von ungefähr 3,5 nm wächst. Dem CVD-Vorgang folgend ist danach auf der gesamten Oberfläche ein Polysiliziumfilm abgeschieden, welcher nachfolgend zum Bilden der Gateelektrode 8a und der oberen Kondensatorelektrode 8b durch Photolithographie und anisotrope Trockenätzvorgänge strukturiert wird. Der Gateoxidfilm 7a ist unter der Gateelektrode 8a vorgesehen und der Kondensator-Dielektrikumsfilm 7b ist unter der oberen Kondensatorelektrode 8b vorgesehen. Der Gateoxidfilm 7a ist auf der Deckfläche der Siliziumschicht 3 in der ersten Elementbildungsregion vorgesehen. Der Kondensator- Dielektrikumsfilm 7b ist auf der oberen Oberfläche der Siliziumschicht 3 in der zweiten Elementbildungsregion vorgesehen.
  • Danach werden zum Bilden der Source-/Drain-Regionen 9a in die Siliziumschicht 3 teilweise N-Verunreinigungen mittels Photolithographie und Ionenimplantationsvorgänge implantiert. Durch diese Implantation werden N-Verunreinigungen weiterhin in die Gateelektrode 5a implantiert. Weiterhin werden zum Bilden der Kontaktregionen 9b in die Siliziumschicht 3 teilweise P-Verunreinigungen mittels Photolithographie und Ionenimplantationsvorgänge implantiert. Durch diese Implantation werden weiterhin P-Verunreinigungen in die obere Kondensatorelektrode 8b implantiert. Der resultierende dadurch erzielte Aufbau ist jener von Fig. 1.
  • Fig. 7 ist eine Querschnittsansicht, die eine Abwandlung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht. In der bis jetzt gegebenen Beschreibung weist die gezeigte Halbleitervorrichtung den NMOSFET 6a auf. Wie in Fig. 7 veranschaulicht, kann alternativ ein PMOSFET 13a vorgesehen werden. Wie aus Fig. 7 ersichtlich ist, sind in dem PMOSFET 13a die Source-/Drain-Regionen 9a vom P+-Typ und die Gateelektrode 8a ist vom P+-Typ.
  • In der bis jetzt gegebenen Beschreibung weist die gezeigte Halbleitervorrichtung den MOS-Kondensator 6b einschließlich der P+-Kontaktregionen 9b auf. Wie in Fig. 7 veranschaulicht ist, kann alternativ ein MOS-Kondensator 13b vorgesehen werden, der die N+-Kontaktregionen 9b aufweist. Die obere Elektrode 8b des MOS-Kondensators 13b ist vom N+-Typ.
  • Im Gegensatz zu der in Fig. 1 veranschaulichten Halbleitervorrichtung, die die Implantationsregionen mit den Verunreinigungskonzentrationen P1, P2 und P3 aufweist, weist die Halbleitervorrichtung in Fig. 7 implantierte Regionen mit den Verunreinigungskonzentrationen N1, N2 bzw. N3 auf.
  • Wie beschrieben, ist in der Halbleitervorrichtung und dem Verfahren zum Herstellen derselben gemäß der ersten Ausführungsform der Photoresist 10 zum Bedecken der zweiten Elementbildungsregion vorgesehen, woraufhin durch einen Ionenimplantationsvorgang P-Verunreinigungen 11 in die Siliziumschicht 3 unter Verwendung des Photoresists 10 als einer Implantations-Maske implantiert werden, wie dies in Fig. 4 veranschaulicht ist. Die P-Verunreinigungen 11 werden wie erwähnt mit einer verhältnismäßig hohen Energie implantiert, wodurch die Siliziumschicht 3 schwer beschädigt wird. Die aus der Ionenimplantation der P-Verunreinigungen 11 resultierenden Schäden an der Siliziumschicht 3 werden zur Ursache einer Verschlechterung der Zuverlässigkeit des später auf der Deckfläche der Siliziumschicht 3 vorzusehenden isolierenden Films. Im Gegensatz dazu wird gemäß des Verfahrens der ersten Ausführungsform der Photoresist 10, der die zweite Elementbildungsregion bedeckt, zur Verwendung in dem Ionenimplantationsvorgang der P-Verunreinigungen 11 vor dem Ionenimplantationsvorgang aufgebracht. Deshalb verursacht die Ionenimplantation der P-Verunreinigungen 11 in der zweiten Elementbildungsregion keinen Schaden an der Siliziumschicht 3. Daraus resultierend kann die Zuverlässigkeit des später auf der Deckfläche der Siliziumschicht 3 in der zweiten Elementbildungsregion zu bildenden Kondensator- Dielektrikumsfilms 7b verbessert werden.
    • Zweite Ausführungsform
  • Fig. 8 ist eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung veranschaulicht. Fig. 9A ist ein Diagramm, das ein Verunreinigungsprofil in der Siliziumschicht 3 unter dem Gateoxidfilm 7a zeigt. Fig. 9B ist ein Diagramm, das ein Verunreinigungsprofil in der Siliziumschicht 3 unter dem Kondensator-Dielektrikumsfilm 7b zeigt. Wie in Fig. 8 veranschaulicht, gibt es in der Deckfläche der Siliziumschicht 3 keine implantierte Region mit der Verunreinigungskonzentration P3 unter dem Kondensator- Dielektrikumsfilm 7b. Wie aus Fig. 9B ersichtlich ist, ist daher in allen Tiefen von der Deckfläche bis zur Bodenfläche der Siliziumschicht 3 die Verunreinigungskonzentration in der Siliziumschicht 3 unter dem Kondensator-Dielektrikumsfilm 7b gleich der Konzentration P0, welche gleich der anfänglichen Konzentration in der Siliziumschicht 3 ist. Der Aufbau der Halbleitervorrichtung der zweiten Ausführungsform ist in übriger Hinsicht der gleiche wie jener der Halbleitervorrichtung der ersten Ausführungsform in Fig. 1.
  • Fig. 10 ist eine Querschnittsansicht, die einen Schritt eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht. In dem Verfahren der ersten Ausführungsform werden, wie beschrieben, nachdem der Photoresist 10 in Fig. 4 entfernt wurde, in dem in Fig. 5 gezeigten Schritt P-Verunreinigungen 12 durch Ionenimplantation implantiert. Im Gegensatz dazu werden gemäß des Verfahrens der zweiten Ausführungsform P-Verunreinigungen 12 durch einen Ionenimplantationsvorgang vor dem Entfernen des Photoresists 10 implantiert, wie aus Fig. 10 ersichtlich ist. Dies bedeutet, die P-Verunreinigungen 12 werden durch einen Ionenimplantationsvorgang in die Deckfläche der Siliziumschicht 3 unter Verwendung des Photoresists 10 als einer Maske gegen die Implantation implantiert.
  • Fig. 11 ist eine Querschnittsansicht, die eine Abwandlung der Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht. Wie aus Fig. 11 ersichtlich ist, kann die Halbleitervorrichtung anstelle des NMOSFET 6a den PMOSFET 13a aufweisen und anstelle des MOS-Kondensators 6b den MOS- Kondensator 13b aufweisen. In dem MOS-Kondensator 6b in Fig. 1 und 8 sind die obere Elektrode (obere Kondensatorelektrode 8b) und die untere Elektrode (Siliziumschicht 3) mit dem gleichen Leitfähigkeitstyp (P-Leitfähigkeit) gezeigt. Im Gegensatz dazu sind in dem MOS-Kondensator 13b in Fig. 11 die obere und die untere Elektrode mit unterschiedlichen Leitfähigkeitstypen gezeigt, nämlich die erstere mit dem N-Leitfähigkeitstyp und die letztere mit dem P-Leitfähigkeitstyp.
  • Wie beschrieben, können in der Halbleitervorrichtung und dem Verfahren zum Herstellen derselben gemäß der zweiten Ausführungsform Schäden an der Siliziumschicht 3 in der zweiten Elementbildungsregion, die durch die Ionenimplantation der P-Verunreinigungen 12 verursacht werden, sowie Schäden an der Siliziumschicht 3 in der zweiten Elementbildungsregion durch die Ionenimplantation der P-Verunreinigungen 11 vermieden werden. Daraus resultierend kann verglichen zu der ersten Ausführungsform die Zuverlässigkeit des Kondensator- Dielektrikumsfilms 7b in einem größerem Ausmaß verbessert werden.
    • Dritte Ausführungsform
  • Fig. 12 ist eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt. Die Halbleitervorrichtung der dritten Ausführungsform weist ein P-Siliziumsubstrat 20 mit der Verunreinigungskonzentration P0, Elementtrennungs- Isolationsfilme 5a bis 5e, den NMOSFET 6a, einen PMOSFET 6c und MOS-Kondensatoren 6b und 6d auf. Das Siliziumsubstrat 20 ist nicht ein SOI-Substrat und wird auch als "Bulk-Substrat" bezeichnet. Der NMOSFET 6a ist in einer ersten Elementbildungsregion vorgesehen, die durch die Elementtrennungs-Isolationsfilme 5a und 5b begrenzt wird. Der MOS-Kondensator 6b ist in einer zweiten Elementbildungsregion vorgesehen, die durch die Elementtrennungs-Isolationsfilme 5b und 5c begrenzt wird. Der PMOSFET 6c ist in einer dritten Elementbildungsregion vorgesehen, die durch die Elementtrennungs-Isolationsfilme 5c und 5d begrenzt wird. Weiterhin ist der MOS-Kondensator 6d in einer vierten Elementbildungsregion vorgesehen, die durch die Elementtrennungs-Isolationsfilme 5d und 5e begrenzt wird.
  • In der ersten Elementbildungsregion ist eine P-Wanne 21 mit der Verunreinigungskonzentration P2 in der Deckfläche des Siliziumsubstrats 20 vorgesehen. Die Source-/Drain-Regionen 9a des NMOSFET 6a sind in der P-Wanne 21 vorgesehen. In der dritten Elementbildungsregion ist eine N-Wanne 22 mit der Verunreinigungskonzentration N2 in der Deckfläche des Siliziumsubstrats 20 vorgesehen. Source-/Drain-Regionen 9c des PMOSFET 6c sind in der N-Wanne 22 vorgesehen. In der zweiten und vierten Elementbildungsregion weist das Siliziumsubstrat 20 keine P-Wanne 21 oder N-Wanne 22 darin auf.
  • Fig. 13A ist ein Diagramm, das ein Verunreinigungsprofil in dem Siliziumsubstrat 20 unter dem Gateoxidfilm 7a zeigt. Fig. 13B ist ein Diagramm, das ein Verunreinigungsprofil in dem Siliziumsubstrat 20 unter dem Kondensator-Dielektrikumsfilm 7b zeigt. Wie aus Fig. 13A und 13B ersichtlich ist, weist in der Halbleitervorrichtung der dritten Ausführungsform das Siliziumsubstrat 20 in der Region unter dem Gateoxidfilm 7a und in der Region unter dem Kondensator-Dielektrikumsfilm 7b unterschiedliche Verunreinigungsprofile auf. Wie aus Fig. 13A ersichtlich ist, ist das Verunreinigungsprofil in dem Siliziumsubstrat 20 unter dem Gateoxidfilm 7a durch die Verunreinigungskonzentrationen P2 und P3, von denen jede höher ist als die Konzentration P0, gegeben. Wie aus Fig. 13B ersichtlich ist, ist das Verunreinigungsprofil in dem Siliziumsubstrat 20 unter dem Kondensator-Dielektrikumsfilm 7b teilweise durch die Konzentration P0 gegeben, die sich gleichförmig von einer gewissen Tiefe bezüglich der Deckfläche des Siliziumsubstrats 20 (von einer Tiefe 0) zu der Bodenfläche des Siliziumsubstrats 20 erstreckt.
  • Fig. 14 bis 18 sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der dritten Ausführungsform der Abfolge der Schritte folgend veranschaulichen. Unter Bezugnahme auf Fig. 14 wird zunächst das Siliziumsubstrat 20 vorbereitet. Als nächstes werden die Elementtrennungs-Isolationsfilme 5a bis 5e in der Deckfläche des Siliziumsubstrats 20 vorgesehen. Wie in Fig. 14 veranschaulicht bleibt der Siliziumoxidfilm 150 auf der Deckfläche des Siliziumsubstrats 20 zurück. In dem Schritt des Vorsehens der Elementtrennungs-Isolationsfilme 5a bis 5e dient der Siliziumoxidfilm 150 als eine Schicht unter einem Siliziumnitridfilm.
  • Unter Bezugnahme auf Fig. 15 wird als nächstes zum Bedecken der zweiten, dritten und vierten Elementbildungsregion ein Photoresist 23 mittels Photolithographie vorgesehen. Danach werden durch einen Ionenimplantationsvorgang unter Verwendung des Photoresists 23 als einer Implantations-Maske P- Verunreinigungen 24 mit einer verhältnismäßig hohen Energie in das Siliziumsubstrat 20 implantiert. Daraus resultierend wird in der ersten Elementbildungsregion die P-Wanne 21 mit der Verunreinigungskonzentration P2 in der Deckfläche des Siliziumsubstrats 20, die eine relativ große Tiefe erreicht, gebildet. Danach wird der Photoresist 23 entfernt.
  • Unter Bezugnahme auf Fig. 16 wird als nächstes zum Bedecken der dritten und vierten Elementbildungsregion ein Photoresist 25 mittels Photolithographie vorgesehen. Danach werden P- Verunreinigungen 26 zum Einstellen der Schwellenspannung des NMOSFET 6a durch einen Tonenimplantationsvorgang unter Verwendung des Photoresists 25 als einer Implantations-Maske in das Siliziumsubstrat 20 mit einer verhältnismäßig geringen Energie implantiert. Daraus resultierend wird in der ersten und zweiten Elementbildungsregion eine Implantationsregion mit der Verunreinigungskonzentration P3 in der Deckfläche des Siliziumsubstrats 20 gebildet, die in eine relativ geringe Tiefe reicht. Danach wird der Photoresist 25 entfernt.
  • Unter Bezugnahme auf Fig. 17 wird als nächstes durch Photolithographie ein Photoresist 27 zum Bedecken der ersten, zweiten und vierten Elementbildungsregion vorgesehen. Danach werden N-Verunreinigungen 28 unter Verwendung des Photoresists 27 als einer Implantationsmaske mit einer relativ hohen Energie in das Siliziumsubstrat 20 implantiert. Daraus resultierend wird in der dritten Elementbildungsregion die N- Wanne 22 mit der Verunreinigungskonzentration N2 in der Deckfläche des Siliziumsubstrats 20 ausgebildet, die in eine relativ große Tiefe reicht. Danach wird der Photoresist 27 entfernt.
  • Unter Bezugnahme auf Fig. 18 wird als nächstes mittels Photolithographie ein Photoresist 29 zum Bedecken der ersten und zweiten Elementbildungsregion vorgesehen. Danach werden unter Verwendung des Photoresists 29 als einer Implantationsmaske N-Verunreinigungen 30 zum Einstellen der Schwellenspannung des PMOSFET 6c durch einen Ionenimplantationsvorgang mit einer relativ niedrigen Energie in das Siliziumsubstrat 20 implantiert. Daraus resultierend wird in der dritten und vierten Elementbildungsregion eine Implantationsregion mit der Verunreinigungskonzentration N3 in der Deckfläche des Siliziumsubstrats 20 gebildet, die in eine relativ geringe Tiefe reicht. Danach wird der Photoresist 29 entfernt.
  • Wie in dem Verfahren der ersten Ausführungsform, folgen hierauf der Schritt des Entfernens des Siliziumoxidfilms 150, die Schritte des Bildens der Gateoxidfilme 7a, 7c, der Kondensator-Dielektrikumsfilme 7b, 7d, der Gateelektroden 8a, 8c und der oberen Kondensatorelektroden 8b, 8d und die Schritte des Bildens der Source-/Drain-Regionen 9a, 9c und der Kontaktregionen 9b, 9d in dieser Reihenfolge. Die dadurch erhaltene resultierende Struktur ist die von Fig. 12.
  • Wie beschrieben, wird bei der Halbleitervorrichtung und dem Verfahren zum Herstellen derselben gemäß der dritten Ausführungsform der Photoresist 23 zum Bedecken von mindestens der zweiten und vierten Elementbildungsregion vorgesehen, welcher danach als eine Implantationsmaske zum Implantieren der P-Verunreinigungen 24 in das Siliziumsubstrat 20, wie in Fig. 15 gezeigt, verwendet wird. Weiterhin ist der Photoresist 27 zum Bedecken von zumindest der zweiten und vierten Elementbildungsregion vorgesehen, welcher danach als eine Implantationsmaske zum Implantieren der N-Verunreinigungen 28 in das Siliziumsubstrat 20, wie in Fig. 17 gezeigt, verwendet wird. Deshalb verursacht in der zweiten und vierten Elementbildungsregion die Ionenimplantation der P- Verunreinigungen 24 und der N-Verunreinigungen 28 keinen Schaden an dem Siliziumsubstrat 20. Daraus resultierend kann die Zuverlässigkeit der Kondensator-Dielektrikumsfilme 7b und 7d verbessert werden.
    • Vierte Ausführungsform
  • Fig. 19 ist eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung veranschaulicht. Fig. 20A ist ein Diagramm, das ein Verunreinigungsprofil in dem Siliziumsubstrat 20 unter dem Gateoxidfilm 7a zeigt. Fig. 20B ist ein Diagramm, das ein Verunreinigungsprofil in dem Siliziumsubstrat 20 unter dem Kondensator-Dielektrikumsfilm 7b zeigt. Wie in Fig. 19 veranschaulicht, gibt es in der Deckfläche des Siliziumsubstrats 20 keine implantierte Region mit der Verunreinigungskonzentration P3 unter dem Kondensator- Dielektrikumsfilm 7b. In der Deckfläche des Siliziumsubstrats 20 gibt es weiterhin keine implantierte Region mit der Verunreinigungskonzentration N3 unter dem Kondensator- Dielektrikumsfilm 7d. Daraus resultierend ist daher in allen Tiefen von der Deckfläche bis zur Bodenfläche des Siliziumsubstrats 20 die Verunreinigungskonzentration in dem Siliziumsubstrat 20 unter den Kondensator-Dielektrikumsfilmen 7b und 7d gleich der Konzentration P0, welche gleich der anfänglichen Konzentration des Siliziumsubstrats 20 ist. Der Aufbau der Halbleitervorrichtung der vierten Ausführungsform ist ansonsten der gleiche wie jener der Halbleitervorrichtung der dritten Ausführungsform aus Fig. 12.
  • Fig. 21 und 22 sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vierten Ausführungsform der Abfolge der Schritte folgend veranschaulichen. In dem Verfahren der dritten Ausführungsform wird nach dem in Fig. 15 veranschaulichten Entfernen des Photoresists 23 der Photoresist 25 in dem in Fig. 16 gezeigten Schritt vorgesehen. Die P-Verunreinigungen 26 werden danach durch eine Ionenimplantationsvorgang implantiert. Im Gegensatz dazu werden in dem Verfahren der vierten Ausführungsform die P-Verunreinigungen 26 durch einen Ionenimplantationsvorgang vor dem Entfernen des Photoresists 23, wie in Fig. 21 veranschaulicht, implantiert. Dies bedeutet, ohne Vorsehen des Photoresists 25 werden die P-Verunreinigungen 26 durch Ionenimplantation in die Deckfläche des Siliziumsubstrats 20 unter Verwendung des Photoresists 23 als einer Implantationsmaske implantiert.
  • In dem Verfahren der dritten Ausführungsform wird weiterhin nach dem in Fig. 17 veranschaulichten Entfernen des Photoresists 27 in dem in Fig. 18 gezeigten Schritt der Photoresist 29 vorgesehen. Die N-Verunreinigungen 30 werden danach durch Ionenimplantation implantiert. Im Gegensatz dazu werden in dem Verfahren der vierten Ausführungsform die N- Verunreinigungen 30 durch einen Ionenimplantationsvorgang vor dem Entfernen des Photoresists 27 implantiert, wie in Fig. 22 veranschaulicht. Dies bedeutet, ohne Vorsehen des Photoresists 29 werden die N-Verunreinigungen 30 durch Ionenimplantation in die Deckfläche des Siliziumsubstrats 20 unter Verwendung des Photoresists 27 als einer Implantationsmaske implantiert.
  • Wie beschrieben, kann in der Halbleitervorrichtung und dem Verfahren zum Herstellen derselben gemäß der vierten Ausführungsform ein Schaden an dem Siliziumsubstrat 20 in der zweiten und vierten Elementbildungsregion, der durch die Ionenimplantation der P-Verunreinigungen 26 und der N- Verunreinigungen 30 verursacht wird, sowie ein Schaden an dem Siliziumsubstrat 20 in der zweiten und vierten Elementbildungsregion, der durch die Ionenimplantation der P- Verunreinigungen 24 und der N-Verunreinigungen 28 verursacht wird, verhindert werden. Verglichen zu der dritten Ausführungsform kann daraus resultierend die Zuverlässigkeit der Kondensator-Dielektrikumsfilme 7b und 7d in einem größeren Ausmaß verbessert werden.
    • Fünfte Ausführungsform
  • Fig. 23 ist eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß der fünften Ausführungsform der vorliegenden Erfindung veranschaulicht. Die Halbleitervorrichtung der fünften Ausführungsform weist das SOI-Substrat 4, die Elementtrennungs-Isolationsfilme 5a bis 5d des partiellen Isolationstyps, NMOSFETs 35a und 35b und einen MOS-Kondensator 35c auf. Der NMOSFET 35a ist in einer ersten Elementbildungsregion vorgesehen, die durch die Elementtrennungs-Isolationsfilme 5a und 5b begrenzt wird. Der NMOSFET 35a bildet eine Niederspannungsschaltung, die mit einer relativ niedrigen Spannung betrieben wird. Der NMOSFET weist einen Gateoxidfilm 36a mit einer Dicke von ungefähr 3,5 nm und eine Gateelektrode 37a, die eine daran angelegte Gatespannung von ungefähr 1,8 V entgegennimmt, auf. Weiterhin weist der NMOSFET 35a ein Paar Source-/Drain-Regionen 38a auf.
  • Der NMOSFET 35b ist in einer zweiten Elementbildungsregion vorgesehen, die durch die Elementtrennungs-Isolationsfilme 5b und 5c begrenzt ist. Der NMOSFET 35b bildet eine Hochspannungsschaltung, die mit einer relativ hohen Spannung betrieben wird. Der NMOSFET 35b weist einen Gateoxidfilm 36b, der zuverlässiger sein muß als der Gateoxidfilm 36a, auf. Der Gateoxidfilm 36b weist eine Dicke von ungefähr 7,5 nm auf, die größer ist als die Dicke des Gateoxidfilms 36a. Der NMOSFET 35b weist eine Gateelektrode 37b auf, die eine daran angelegte Gatespannung von ungefähr 3,3 V entgegennimmt, die höher ist als die Spannung, die an die Gateelektrode 37a angelegt wird, auf. Weiterhin weist der NMOSFET 35b ein Paar Source-/Drain- Regionen 38b auf.
  • Der MOS-Kondensator 35c ist in einer dritten Elementbildungsregion vorgesehen, die durch die Elementtrennungs-Isolationsfilme 5c und 5d begrenzt wird. Der MOS-Kondensator 35c weist einen Kondensator-Dielektrikumsfilm 36c und eine obere Kondensatorelektrode 37c auf. Der Kondensator-Dielektrikumsfilm 36c muß zuverlässiger sein als der Gateoxidfilm 36. Die Dicke des Kondensator- Dielektrikumsfilms 36c ist die gleiche wie jene des Gateoxidfilms 36b. Alternativ kann der Kondensator- Dielektrikumsfilm 36c größer in der Dicke sein als der Gateoxidfilm 36b. In diesem Fall werden drei isolierende Filme mit ihren entsprechenden Dicken auf der Deckfläche der Siliziumschicht 3 vorgesehen. Weiterhin weist der MOS- Kondensator 35c ein Paar Kontaktregionen 38c auf.
  • Durch einen Ionenimplantationsvorgang werden P- Verunreinigungen in die Siliziumschicht 3, die durch jede Bodenfläche der Elemente isolierenden Isolationsfilme 5a, 5b und die Deckfläche der BOX-Schicht 2 begrenzt ist, mit der Verunreinigungskonzentration P1 implantiert. Durch einen Ionenimplantationsvorgang werden weiterhin P-Verunreinigungen in die Siliziumschicht 3 mit der Verunreinigungskonzentration P1 implantiert. Die Siliziumschicht 3 wird durch die linke Hälfte der Bodenfläche des Element trennenden Isolationsfilms 5c (nämlich der Hälfte von dessen Bodenfläche auf der Seite des NMOSFETs 35b) und die Deckfläche der BOX-Schicht 2begrenzt. Durch diese Implantation werden P-Verunreinigungen mit der Verunreinigungskonzentration P2 in die Siliziumschicht 3 unter den Gateoxidfilmen 36a und 36b in der Nähe einer Grenzfläche zwischen der Siliziumschicht 3 und der BOX-Schicht 2 implantiert. Unter dem Kondensator-Dielektrikumsfilm 36c und in der Umgebung einer Grenzfläche zwischen der Siliziumschicht 3 und der BOX-Schicht 2 weist die Siliziumschicht 3 die Verunreinigungskonzentration P0 auf, die ihrer anfänglichen Konzentration entspricht.
  • Durch einen Ionenimplantationsvorgang werden P- Verunreinigungen zum Einstellen der Schwellenspannung des NMOSFETs 35a mit der Verunreinigungskonzentration P3 in die Deckfläche der Siliziumschicht 3 unter dem Gateoxidfilm 36a implantiert.
  • Durch einen Ionenimplantationsvorgang werden P- Verunreinigungen zum Einstellen der Schwellenspannung des NMOSFETs 35b mit einer Verunreinigungskonzentration P4 in die Deckfläche der Siliziumschicht 3 unter dem Gateoxidfilm 36b implantiert. Die Verunreinigungskonzentration P4 ist niedriger als die Konzentration P3. Durch diese Implantation werden P- Verunreinigungen mit der Verunreinigungskonzentration P4 in die Deckfläche der Siliziumschicht 3 unter dem Kondensator- Dielektrikumsfilm 36c implantiert.
  • Fig. 24 bis 30 sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der fünften Ausführungsform der Abfolge der Schritte folgend veranschaulichen. Unter Bezugnahme auf Fig. 24 wird zunächst das SOI-Substrat 4 vorbereitet. Danach werden die Elementtrennungs-Isolationsfilme 5a bis 5d vorgesehen. Ähnlich zu der ersten Ausführungsform verbleibt der Siliziumoxidfilm 150 auf der Deckfläche der Siliziumschicht 3.
  • Unter Bezugnahme auf Fig. 25 wird als nächstes durch Photolithographie ein Photoresist 40 zum Bedecken der dritten Elementbildungsregion vorgesehen. Unter Verwendung des Photoresists 40 als einer Implantationsmaske werden danach P- Verunreinigungen 41 durch einen Ionenimplantationsvorgang in die Siliziumschicht 3 in eine große Tiefe mit einer relativ hohen Energie implantiert, die es den Verunreinigungen 41 gestattet, eine Grenzfläche zwischen der Siliziumschicht 3 und der BOX-Schicht 2 zu erreichen. Daraus resultierend werden in der ersten und zweiten Elementbildungsregion implantierte Regionen mit den Verunreinigungskonzentrationen P1 und P2 in der Siliziumschicht 3 gebildet. Hierauf hin wird der Photoresist 40 entfernt.
  • Unter Bezugnahme auf Fig. 26 wird als nächstes durch Photolithographie ein Photoresist 42 zum Bedecken der zweiten und dritten Elementbildungsregionen vorgesehen. Unter Verwendung des Photoresists 42 als einer Implantationsmaske werden danach P-Verunreinigungen 43 durch einen Ionenimplantationsvorgang in die Deckfläche der Siliziunischicht 3 bei einer relativ niedrigen Energie in eine geringe Tiefe implantiert. Daraus resultierend wird in der ersten Elementbildungsregion eine implantierte Region mit der Verunreinigungskonzentration P3 in der Deckfläche der Siliziumschicht 3 gebildet. Hierauf hin wird der Photoresist 42 entfernt.
  • Unter Bezugnahme auf Fig. 27 wird als nächstes durch Photolithographie ein Photoresist 44 zum Bedecken der ersten Elementbildungsregion vorgesehen. Unter Verwendung des Photoresists 44 als einer Implantationsmaske werden durch einen Ionenimplantationsvorgang P-Verunreinigungen 45 in die Deckfläche der Siliziumschicht 3 mit einer relativ niedrigen Energie in eine geringe Tiefe implantiert. Daraus resultierend wird in der zweiten und dritten Elementbildungsregion eine Implantationsregion mit der Verunreinigungskonzentration P4 in die Deckfläche der Siliziumschicht 3 implantiert. Hierauf hin werden der Photoresist 44 und der Siliziumoxidfilm 150 entfernt.
  • Unter Bezugnahme auf Fig. 28 werden in der ersten bis dritten Elementbildungsregion auf der Deckfläche der Siliziumschicht 3 mittels eines thermischen Oxidationsvorgangs aufeinanderfolgend Siliziumoxidfilme 39a bis 39c vorgesehen.
  • Unter Bezugnahme auf Fig. 29 wird danach der Siliziumoxidfilm 39a durch Photolithographie und Ätzvorgänge entfernt, so daß die Deckfläche der Siliziumschicht 3 in der ersten Elementbildungsregion freigelegt wird. In der ersten Elementbildungsregion wird danach der Siliziumoxidfilm 36a auf der Deckfläche der Siliziumschicht 3 durch einen thermischen Oxidationsvorgang vorgesehen. Resultierend aus dieser thermischen Oxidation wachsen die Siliziumoxidfilme 39b und 39c in der Dicke, um als Siliziumoxidfilme 36b bzw. 36c zu dienen.
  • Unter Bezugnahme auf Fig. 30 wird als nächstes die gesamte Oberfläche mit einem Polysiliziumfilm versehen, welcher danach zum Bilden der Gateelektroden 37a, 37b und der oberen Kondensatorelektrode 37c strukturiert wird. Danach werden durch Photolithographie und Ionenimplantationsvorgänge N- Verunreinigungen und P-Verunreinigungen teilweise in die Siliziumschicht 3 zum Bilden der Source-/Drain-Regionen 38a und 38b und der Kontaktregionen 38c implantiert. Der dadurch erhaltene resultierende Aufbau ist jener von Fig. 23.
  • Wie beschrieben, ist in der Halbleitervorrichtung und dem Verfahren zum Herstellen derselben gemäß der fünften Ausführungsform der Photoresist 40 zum Bedecken der dritten Elementbildungsregion vorgesehen, welcher danach als eine Implantationsmaske zum Implantieren der P-Verunreinigungen 41 in die Siliziumschicht 3 verwendet wird, wie in Fig. 25 gezeigt. Deshalb verursacht eine Ionenimplantation der P- Verunreinigungen 41 in der dritten Elementbildungsregion keinen Schaden an der Siliziumschicht 3. Als ein Ergebnis kann die Zuverlässigkeit des Kondensator-Dielektrikumsfilms 36c verbessert werden.
  • Weiterhin weisen der Gateoxidfilm 36b und der Kondensator- Dielektrikumsfilm 36c jeweils eine Dicke auf, die größer ist als jene des Gateoxidfilms 36a. Als ein Ergebnis sind der Gateoxidfilm 36b und der Kondensator-Dielektrikumsfilm 36c zuverlässiger als der Gateoxidfilm 36a.
    • Sechste Ausführungsform
  • Fig. 31 ist eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß der sechsten Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei der sechsten Ausführungsform weist die Siliziumschicht 3 nicht eine implantierte Region mit der Verunreinigungskonzentration P2 unter dem Gateoxidfilm 36b auf. Die Verunreinigungskonzentration in der Siliziumschicht 3 unter dem Gateoxidfilm 36b und in der Umgebung einer Grenzfläche zwischen der Siliziumschicht 3 und der BOX-Schicht 2 ist daher gleich der Konzentration P0, welche gleich der anfänglichen Konzentration der Siliziumschicht 3 ist. Wie in Fig. 31 veranschaulicht, weist weiterhin die Siliziumschicht 3, die durch die rechte Hälfte der Bodenfläche des Elementtrennungs- Isolationsfilms 5b (nämlich die Hälfte seiner Bodenfläche auf der Seite des NMOSFETs 35b) und die Deckfläche der BOX-Schicht 2 begrenzt ist, die Verunreinigungskonzentration P0, entsprechend ihrer anfänglichen Konzentration, auf. Weiterhin weist die Siliziumschicht 3, die durch die Bodenfläche des Elementtrennungs-Isolationsfilms 5c und die Deckfläche der BOX-Schicht 2 begrenzt ist, die Verunreinigungskonzentration P0, entsprechend ihrer anfänglichen Konzentration, auf. Der Aufbau der Halbleitervorrichtung der sechsten Ausführungsform ist in übriger Hinsicht der gleiche wie jener der Halbleitervorrichtung der fünften Ausführungsform in Fig. 23.
  • Fig. 32 ist eine Querschnittsansicht, die einen Schritt eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der sechsten Ausführungsform veranschaulicht. Gemäß des Verfahrens der fünften Ausführungsform wird in dem in Fig. 25 gezeigten Schritt der Photoresist 40 zum Bedecken der dritten Elementbildungsregion vorgesehen. Im Gegensatz dazu wird gemäß des Verfahrens der sechsten Ausführungsform zum Bedecken der zweiten und dritten Elementbildungsregion stattdessen ein Photoresist 46 vorgesehen, wie dies in Fig. 32 gezeigt ist. Unter Verwendung des Photoresists 46 als einer Implantationsmaske werden durch einen Ionenimplantationsvorgang P-Verunreinigungen 41 implantiert.
  • Wie beschrieben, verursacht in der Halbleitervorrichtung und dem Verfahren zum Herstellen derselben gemäß der sechsten Ausführungsform die Ionenimplantation der P-Verunreinigungen 41 keinen Schaden an der Siliziumschicht 3 in der zweiten Elementbildungsregion. Verglichen zu der fünften Ausführungsform kann als ein Ergebnis die Zuverlässigkeit des Gateoxidfilms 36b in einem größeren Ausmaß verbessert werden.
    • Siebte Ausführungsform
  • Fig. 33 ist eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß der siebten Ausführungsform der vorliegenden Erfindung veranschaulicht. In der siebten Ausführungsform weist die Siliziumschicht 3 unter dem Kondensator-Dielektrikumsfilm 36c nicht eine implantierte Region mit der Verunreinigungskonzentration P4 in ihrer Deckfläche auf. Unter dem Kondensator-Dielektrikumsfilm 36c und in der Umgebung der Deckfläche der Siliziumschicht 3 weist die Siliziumschicht 3 daher die Verunreinigungskonzentration P0 auf, welches ihre anfängliche Konzentration ist. Der Aufbau der Halbleitervorrichtung der siebten Ausführungsform ist in übriger Hinsicht der gleiche wie jener der Halbleitervorrichtung der fünften Ausführungsform in Fig. 23.
  • Fig. 34 ist eine Querschnittsansicht, die einen Schritt eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der siebten Ausführungsform veranschaulicht. Gemäß des Verfahrens der fünften Ausführungsform wird in dem in Fig. 27 gezeigten Schritt der Photoresist 44 zum Bedecken der ersten Elementbildungsregion vorgesehen. Im Gegensatz dazu wird gemäß des Verfahrens der siebten Ausführungsform zum Bedecken der ersten und dritten Elementbildungsregion, wie in Fig. 34 gezeigt, stattdessen ein Photoresist 47 vorgesehen. Unter Verwendung des Photoresists 47 als einer Implantationsmaske werden durch einen Ionenimplantationsvorgang P- Verunreinigungen 45 implantiert.
  • Wie beschrieben, kann in der Halbleitervorrichtung und dem Verfahren zum Herstellen derselben gemäß der siebten Ausführungsform ein Schaden an der Siliziumschicht 3 in der dritten Elementbildungsregion, der durch die Ionenimplantation der P-Verunreinigungen 45 verursacht wird, sowie ein Schaden an der Siliziumschicht 3 in der dritten Elementbildungsregion, der durch die Ionenimplantation der P-Verunreinigungen 41 verursacht wird, vermieden werden. Verglichen zu der fünften Ausführungsform kann als ein Ergebnis die Zuverlässigkeit des Kondensator-Dielektrikumsfilms 36c in einem größeren Ausmaß verbessert werden.
  • Fig. 35 ist eine Querschnittsansicht, die eine Abwandlung der Halbleitervorrichtung der siebten Ausführungsform, die durch die Kombination der sechsten und siebten Ausführungsform verwirklicht wird, veranschaulicht. Im Gegensatz zu der Halbleitervorrichtung der fünften Ausführungsform weist in der Halbleitervorrichtung dieser Abwandlung die Siliziumschicht 3 nicht eine implantierte Region mit der Verunreinigungskonzentration P2 unter dem Gateoxidfilm 36b auf. Weiterhin weist die Siliziumschicht 3 nicht eine implantierte Region mit der Verunreinigungskonzentration P4 unter dem Kondensator-Dielektrikumsfilm 36c auf. Die Abwandlung erzeugt dadurch Effekte, die sowohl durch die sechste als auch durch die siebte Ausführungsform erhalten werden.
    • Achte Ausführungsform
  • Fig. 36 ist eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß der achten Ausführungsform der vorliegenden Erfindung veranschaulicht. Die Halbleitervorrichtung der achten Ausführungsform weist das SOI-Substrat 4, die Elementtrennungs-Isolationsfilme 5a bis 5e des partiellen Isolationstyps, NMOSFETs 50a und 50b und MOS- Kondensatoren 50c und 50d auf. Der NMOSFET 50a ist in der ersten Elementbildungsregion vorgesehen, der NMOSFET 50b ist in der zweiten Elementbildungsregion vorgesehen, der MOS- Kondensator 50c ist in der dritten Elementbildungsregion vorgesehen und der MOS-Kondensator 50d ist in der vierten Elementbildungsregion vorgesehen.
  • Der NMOSFET 50a bildet eine Niederspannungsschaltung und der NMOSFET 50b bildet eine Hochspannungsschaltung. In der Halbleitervorrichtung der achten Ausführungsform werden zur Stabilisierung des Betriebs der Vorrichtungen der MOS- Kondensator 50c, der der Niederspannungsschaltung entspricht, und der MOS-Kondensator 50d, der der Hochspannungsschaltung entspricht, einzeln ausgebildet. Der MOS-Kondensator 50c ist mit der Niederspannungsschaltung verbunden und der MOS- Kondensator 50d ist mit der Hochspannungsschaltung verbunden.
  • Ein Gateoxidfilm 51b und Kondensator-Dielektrikumsfilme 51c, 51d müssen zuverlässiger als ein Gateoxidfilm 51a sein. Der Gateoxidfilm 51b und der Kondensator-Dielektrikumsfilm 51d weisen jeweils eine Dicke auf, die größer ist als jene des Gateoxidfilms 51a.
  • Wenn P-Verunreinigungen durch einen Ionenimplantationsvorgang in den unteren Abschnitt der Siliziumschicht 3 in der ersten und zweiten Elementbildungsregion implantiert werden, sind die dritte und die vierte Elementbildungsregion mit einem Photoresist bedeckt. Daraus resultierend weist die Siliziumschicht 3 unter den Kondensator-Dielektrikumsfilmen 51c und 51d und in der Umgebung einer Grenzfläche zwischen der Siliziumschicht 3 und der BOX-Schicht 2 die Verunreinigungskonzentration P0 auf, welche gleich ihrer anfänglichen Konzentration ist.
  • Bei einer Abwandlung der achten Ausführungsform kann, wenn P- Verunreinigungen durch einen Ionenimplantationsvorgang in den oberen Abschnitt der Siliziumschicht 3 in der ersten Elementbildungsregion implantiert werden, zumindest die dritte Elementbildungsregion mit einem Photoresist bedeckt sein. In der Siliziumschicht 3 ist es daher möglich, die Bildung einer implantierten Region mit der Verunreinigungskonzentration P3 unter dem Kondensator-Dielektrikumsfilm 51c zu vermeiden.
  • Bei einer anderen Abwandlung der achten Ausführungsform kann, wenn P-Verunreinigungen durch einen Ionenimplantationsvorgang in den oberen Abschnitt der Siliziumschicht 3 in der zweiten Elementbildungsregion implantiert werden, zumindest die vierte Elementbildungsregion mit einem Photoresist bedeckt sein. In der Siliziumschicht 3 ist es deshalb möglich, die Bildung einer implantierten Region mit der Verunreinigungskonzentration P4 unter dem Kondensator- Dielektrikumsfilm 51d zu vermeiden.
  • Fig. 37 ist ein Schaltplan, der eine erste Beispielsschaltung zeigt, die die Halbleitervorrichtung gemäß der achten Ausführungsform verwendet. Eine Niederspannungsschaltung 57 und eine Hochspannungsschaltung 58 weisen den NMOSFET 50a bzw. den NMOSFET 50b, wie in Fig. 36 gezeigt, auf. Eine Spannungsversorgungsquelle 55 ist mit der Niederspannungsschaltung 57 zum Anlegen eines relativ niedrigen Versorgungspotentials an diese verbunden. Eine Spannungsversorgungsquelle 56 ist mit der Hochspannungsschaltung 58 zum Anlegen eines relativ hohen Versorgungspotentials an diese verbunden. Eine gemeinsame Leitung ist mit der Niederspannungsschaltung 57 und der Hochspannungsschaltung 58 zum Anlegen eines Massepotentials an diese verbunden. Der MOS-Kondensator 50c ist zwischen die Spannungsversorgungsquelle 55 und die gemeinsame Leitung gefügt und dient als ein Entkopplungs-Kondensator für die Niederspannungsschaltung 57. Der MOS-Kondensator 50d ist zwischen die Spannungsversorgungsquelle 56 und die gemeinsame Leitung gefügt und dient als ein Entkopplungs-Kondensator für die Hochspannungsschaltung 58.
  • Fig. 38 ist ein Schaltplan, der eine zweite Beispielsschaltung zeigt, die die Halbleitervorrichtung gemäß der achten Ausführungsform verwendet. Im Gegensatz zu der in Fig. 37 gezeigten Schaltung einschließlich der beiden Spannungsversorgungsquellen 55 und 56 weist die Schaltung in Fig. 38 lediglich die Spannungsversorgungsquelle 56 auf. Das Versorgungspotential der Spannungsversorgungsquelle 56 wird durch die Hochspannungsschaltung 58 herabgesetzt und dann der Niederspannungsschaltung 57 zugeführt. Insbesondere dient in der in Fig. 38 gezeigten Schaltung die Hochspannungsschaltung 58 als eine Spannungsversorgungsquelle für die Niederspannungsschaltung 57.
  • Wie beschrieben, kann gemäß der Halbleitervorrichtung und dem Verfahren zur Herstellung derselben der achten Ausführungsform in der integrierten Halbleiterschaltung einschließlich des MOS-Kondensators 50c für die Niederspannungsschaltung 57 und des MOS-Kondensators 50d für die Hochspannungsschaltung 58, die einzeln ausgebildet sind, die folgende Wirkung erhalten werden. Dies bedeutet, ein durch die Ionenimplantation verursachter Schaden an der Siliziumschicht 3 kann unterdrückt oder vermieden werden, wodurch die Zuverlässigkeit der Kondensator-Dielektrikumsfilme 51c und 51d verbessert wird. Als ein Ergebnis ist es möglich, die Zuverlässigkeit des Kondensators der integrierten Halbleiterschaltung und schließlich die Zuverlässigkeit der integrierten Halbleiterschaltung selbst zu verbessern.
    • Neunte Ausführungsform
  • Fig. 39 ist eine Querschnittsansicht, die den Aufbau einer Halbleitervorrichtung gemäß der neunten Ausführungsform der vorliegenden Erfindung veranschaulicht. In der Halbleitervorrichtung gemäß der ersten, zweiten und fünften bis achten Ausführungsform werden die Elementtrennungs- Isolationsfilme 5a bis 5e des partiellen Isolationstyps in der Deckfläche der Siliziumschicht 3 des SOI-Substrats 4 vorgesehen. Im Gegensatz dazu werden in der Halbleitervorrichtung gemäß der neunten Ausführungsform stattdessen die Elementtrennungs-Isolationsfilme 5aa bis 5dd vorgesehen. Die Bodenflächen der Elementtrennungs- Isolationsfilme 5aa bis 5dd haben jeweils Kontakt zu der Deckfläche der BOX-Schicht 2. Ein in dieser Weise angeordneter Elemente trennender Isolationsfilm wird als "Elementtrennungs- Isolationsfilm des vollständigen Isolationstyps" bezeichnet. Wie beschrieben, weist die Halbleitervorrichtung der neunten Ausführungsform die Elementtrennungs-Isolationsfilme 5aa bis 5dd des vollständigen Isolationstyps auf. Verglichen zu der Halbleitervorrichtung der ersten, zweiten und fünften bis achten Ausführungsform kann deshalb die Wirksamkeit der Elementtrennung verbessert werden.
    • Zehnte Ausführungsform
  • Bei der Halbleitervorrichtung der ersten, zweiten und fünften bis achten Ausführungsform wird zum Verbessern der Zuverlässigkeit des Kondensator-Dielektrikumsfilms keine Verunreinigung für die Elementtrennung in den Kondensator implantiert. Die Halbleitervorrichtung der ersten, zweiten und fünften bis achten Ausführungsform weist jedoch die Elementtrennungs-Isolationsfilme 5a bis 5e des partiellen Isolationstyps auf. Abhängig von dem Layout der Halbleiterelemente kann deshalb ein Defekt in einer Schaltung erzeugt werden. Für ein Beispiel eines derartigen wahrscheinlichen Defektes kann Fig. 11 herangezogen werden. In Fig. 11 sind der PMOSFET 13a und der MOS-Kondensator 13b mit den N-Kontaktregionen 9b benachbart zueinander vorgesehen. In diesem Fall wird in der Siliziumschicht 3 eine parasitäre P+- N1-P0-N+-Tyristorstruktur erzeugt, die die Wahrscheinlichkeit eines Latch-ups verursacht. Im Hinblick hierauf wird bei der zehnten Ausführungsform der vorliegenden Erfindung eine Halbleitervorrichtung vorgeschlagen, die einen derartigen Defekt verhindert.
  • Auf der Grundlage des Aufbaus von Fig. 11 ist beispielsweise die Halbleitervorrichtung gemäß der zehnten Ausführungsform in der Querschnittsansicht von Fig. 40 gezeigt. Statt des Elementtrennungs-Isolationsfilms 5b des partiellen Isolationstyps ist zwischen dem PMOSFET 13a und dem MOS- Kondensator 13b ein Elemente trennender Isolationsfilm 60 vorgesehen. Der Elemente trennende Isolationsfilm 60 weist in einem Abschnitt seiner Bodenfläche einen Abschnitt 61 zum vollständigen Trennen auf, der die Deckfläche der BOX-Schicht 2 kontaktiert. Der Elemente trennende Isolationsfilm 60 dient dadurch als ein Elementtrennungs-Isolationsfilm eines vollständigen Isolationstyps.
  • Wie beschrieben, ist in der Halbleitervorrichtung gemäß der zehnten Ausführungsform der Elemente trennende Isolationsfilm 60 des vollständigen Isolationstyps zwischen dem MOSFET und dem MOS-Kondensator, die benachbart zueinander sind, vorgesehen. Sogar wenn der PMOSFET und der MOS-Kondensator einschließlich der N-Kontaktregion benachbart zueinander vorgesehen sind, wird deshalb keine parasitäre Tyristorstruktur erzeugt. Als ein Ergebnis kann die Erzeugung eines Latch-ups verhindert werden.
  • In der ersten bis zehnten Ausführungsform nahmen die Beschreibung und Veranschaulichung Bezug auf vereinfachte Strukturen des MOSFETs und des MOS-Kondensators. In dem Teil des Substrats unterhalb der einen isolierenden Film enthaltenden Region soll jedoch zur Verbesserung der Zuverlässigkeit des auf der Hauptoberfläche des Substrats vorgesehenen isolierenden Films ein durch eine Ionenimplantation verursachter Schaden an dem Substrat unterdrückt oder vermieden werden. Die vorliegende Erfindung ist deshalb auch auf eine Halbleitervorrichtung mit einer LDD- Struktur (oder Erweiterungsstruktur) oder eine Silizidstruktur und die Verfahren zur Herstellung derselben anwendbar.
  • Fig. 41 ist eine Querschnittsansicht, die eine Abwandlung der Halbleitervorrichtung gemäß der ersten bis zehnten Ausführungsform veranschaulicht. Auf jeder Seitenfläche der Gateelektrode 8a ist eine Seitenwand 65a vorgesehen und auf jeder Seitenfläche der oberen Kondensatorelektrode 8b ist eine Seitenwand 65b vorgesehen. Auf den Deckflächen der Gateelektrode 8a bzw. der oberen Kondensatorelektrode 8b sind Silizidschichten 66a bzw. 66b vorgesehen. Die Source-/Drain- Regionen 9a weisen Erweiterungsregionen 68a auf und die Kontaktregionen 9b weisen Erweiterungsregionen 69a auf. Auf jeder Deckfläche der Source-/Drain-Regionen 9a ist eine Silizidschicht 67a vorgesehen und auf jeder Deckfläche der Kontaktregionen 9b ist eine Silizidschicht 67b vorgesehen.

Claims (9)

1. Halbleitervorrichtung mit:
einem SOI-Substrat (4) mit einem Trägersubstrat (1), einer isolierenden Schicht (2) und einer Halbleiterschicht (3) die in dieser Reihenfolge gestapelt sind, wobei die Halbleiterschicht eine erste Konzentration (P0) eines vorbestimmten Leitfähigkeitstyps aufweist;
einem ersten MOSFET (6a, 50a), der in einer ersten Elementbildungsregion des SOI-Substrats vorgesehen ist, wobei der erste MOSFET einen ersten Gateisolationsfilm (7a, 51a) aufweist, der auf einer Hauptoberfläche der Halbleiterschicht vorgesehen ist;
einer ersten dotierten Region des vorbestimmten Leitfähigkeitstyps, wobei die erste dotierte Region unter dem ersten Gateisolationsfilm vorgesehen ist und sich in der Halbleiterschicht von einer bestimmten Tiefe bezüglich der Hauptoberfläche zu einer Tiefe, die größer als die bestimmte Tiefe ist, erstreckt, und
einem ersten MOS-Kondensator (6b, 50c), der in einer zweiten Elementbildungsregion des SOI-Substrats vorgesehen ist, wobei der erste MOS-Kondensator einen ersten Kondensator- Dielektrikumsfilm (7b, 51c) aufweist, der auf der Hauptoberfläche vorgesehen ist,
bei der die erste dotierte Region eine erste Verunreinigungskonzentrations-Verteilung, gegeben durch eine zweite Konzentration (P2), die höher als die erste Konzentration ist, aufweist und
die Halbleiterschicht eine zweite Verunreinigungskonzentrations-Verteilung, gegeben durch die erste Konzentration unter dem ersten Kondensator- Dielektrikumsfilm, aufweist, wobei die erste Konzentration dafür sorgt, daß die zweite Verunreinigungskonzentrations- Verteilung sich in einer Tiefenrichtung von zumindest einer gewissen Tiefe bezüglich der Hauptoberfläche bis zu einer Kontaktfläche zwischen der Halbleiterschicht und der isolierenden Schicht gleichförmig erstreckt.
2. Halbleitervorrichtung nach Anspruch 1, bei der die zweite Verunreinigungskonzentrations-Verteilung dadurch gegeben ist, daß sich die erste Konzentration gleichförmig und vollständig in einer Tiefenrichtung von der Hauptoberfläche bis zu der Kontaktfläche erstreckt.
3. Halbleitervorrichtung nach Anspruch 1, die weiterhin
eine zweite dotierte Region des vorbestimmten Leitfähigkeitstyps, wobei die zweite dotierte Region unter dem ersten Gateisolationsfilm vorgesehen ist und sich in der Hauptoberfläche flacher erstreckt als die erste dotierte Region, und
eine dritte dotierte Region des vorbestimmten Leitfähigkeitstyps, wobei die dritte dotierte Region unter dem Kondensator-Dielektrikumsfilm vorgesehen ist und sich in der Hauptoberfläche flacher als die erste dotierte Region erstreckt,
aufweist.
4. Halbleitervorrichtung nach Anspruch 1, die weiterhin
einen zweiten MOSFET (50b), der in einer dritten Elementbildungsregion des SOI-Substrats vorgesehen ist, wobei der zweite MOSFET einen zweiten Gateisolationsfilm (51b), der auf der Hauptoberfläche vorgesehen ist, aufweist,
eine zweite dotierte Region des vorbestimmten Leitfähigkeitstyps, wobei die zweite dotierte Region unter dem zweiten Gateisolationsfilm vorgesehen ist und sich in der Halbleiterschicht von einer bestimmten Tiefe bezüglich der Hauptoberfläche bis zu einer Tiefe, die größer als diese bestimmte Tiefe ist, erstreckt, und
einen zweiten MOS-Kondensator (50d), der in einer vierten Elementbildungsregion des SOI-Substrats vorgesehen ist, wobei der zweite MOS-Kondensator einen zweiten Kondensator- Dielektrikumsfilm (51d), der auf der Hauptoberfläche vorgesehen ist, aufweist,
aufweist, bei der der erste MOSFET eine erste Halbleiterschaltung (57), die durch eine erste Spannung betrieben wird, bildet,
der erste MOS-Kondensator mit der ersten Halbleiterschaltung verbunden ist,
der zweite MOSFET eine zweite Halbleiterschaltung (58) bildet, die mit einer zweiten Spannung, die höher ist als die erste Spannung ist, betrieben wird,
der zweite MOS-Kondensator mit der zweiten Halbleiterschaltung verbunden ist,
die zweite dotierte Region eine dritte Verunreinigungskonzentrations-Verteilung aufweist, die durch eine zweite Konzentration, die höher als die erste Konzentration ist, gegeben ist, und
die Halbleiterschicht eine vierte Verunreinigungskonzentrations-Verteilung aufweist, die durch die erste Konzentration unter dem zweiten Kondensator- Dielektrikumsfilm gegeben ist, wobei die erste Konzentration dazu führt, daß die vierte Verunreinigungskonzentrations- Verteilung sich in einer Tiefenrichtung von zumindest einer bestimmten Tiefe bezüglich der Hauptoberfläche zu einer Kontaktfläche zwischen der Halbleiterschicht und der isolierenden Schicht erstreckt.
5. Halbleitervorrichtung nach Anspruch 4, die weiterhin
eine erste Spannungsversorgungsquelle (55) zum Zuführen der ersten Spannung an die erste Halbleiterschaltung,
eine zweite Spannungsversorgungsquelle (56) zum Zuführen der zweiten Spannung an die zweite Halbleiterschaltung, und
eine gemeinsame Leitung, die mit der ersten und der zweiten Halbleiterschaltung verbunden ist, aufweist, bei der der erste MOS-Kondensator zwischen die erste Spannungsversorgungsquelle und die gemeinsame Leitung gefügt ist und
der zweite MOS-Kondensator zwischen die zweite Spannungsversorgungsquelle und die gemeinsame Leitung gefügt ist.
6. Halbleitervorrichtung mit:
einem Halbleitersubstrat (20) mit einer ersten Konzentration (P0) eines vorbestimmten Leitfähigkeitstyps,
einem MOSFET (6a), der in einer ersten Elementbildungsregion des Halbleitersubstrats vorgesehen ist, wobei der MOSFET einen Gateisolationsfilm (7a), der auf einer ersten Hauptoberfläche des Halbleitersubstrats vorgesehen ist, aufweist,
einer dotierten Region des vorbestimmten Leitfähigkeitstyps, wobei die dotierte Region unter dem Gateisolationsfilm vorgesehen ist und sich in der ersten Hauptoberfläche erstreckt, und
einem MOS-Kondensator (6b), der in einer zweiten Elementbildungsregion des Halbleitersubstrats vorgesehen ist, wobei der MOS-Kondensator einen Kondensator-Dielektrikumsfilm (7b), aufweist, der in der ersten Hauptoberfläche vorgesehen ist, bei der
die dotierte Region eine erste Verunreinigungskonzentrations- Verteilung aufweist, die durch eine zweite Konzentration (P2, P3), die höher ist als die erste Konzentration, gegeben ist und
das Halbleitersubstrat eine zweite Verunreinigungskonzentrations-Verteilung aufweist, die gegeben ist durch die erste Konzentration unter dem Kondensator- Dielektrikumsfilm, wobei die erste Konzentration zu einer zweiten Verunreinigungskonzentrations-Verteilung führt, die sich in einer Tiefenrichtung von der ersten Hauptoberfläche bis zu einer zweiten Hauptoberfläche gegenüber der ersten Hauptoberfläche gleichförmig und vollständig erstreckt.
7. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten:
a) Vorbereiten eines SOI-Substrats (4), das eine erste Elementbildungsregion zum Beinhalten eines MOSFETs (6a), der einen Gateisolationsfilms (7a) aufweist, und eine zweite Elementbildungsregion zum darin Beinhalten eines MOS- Kondensators (6b), der einen Kondensator-Dielektrikumsfilms (7b)aufweist, definiert, wobei das SOI-Substrat ein Trägersubstrat (1),eine isolierende Schicht (2) und eine Halbleiterschicht (3) eines vorbestimmten Leitfähigkeitstyps, die in dieser Reihenfolge gestapelt sind, aufweist;
b) Bedecken der zweiten Elementbildungsregion mit einem ersten Maskenmaterial (10) und Implantieren einer ersten Verunreinigung (11) zum Bilden einer ersten dotierten Region des vorbestimmten Leitfähigkeitstyps in der Halbleiterschicht in der ersten Elementbildungsregion, die sich in der Halbleiterschicht von einer bestimmten Tiefe bezüglich der Hauptoberfläche zu einer Tiefe, die größer als die bestimmte Tiefe ist, erstreckt;
c) Vorsehen des Gateisolationsfilms auf der Hauptoberfläche in der ersten Elementbildungsregion nach dem Schritt (b) und
d) Vorsehen des Kondensator-Dielektrikumsfilms auf der Hauptoberfläche in der zweiten Elementbildungsregion nach dem Schritt (b).
8. Verfahren nach Anspruch 7, das weiterhin den Schritt (e) Bedecken der zweiten Elementbildungsregion mit einem zweiten Maskenmaterial (10) und Implantieren einer zweiten Verunreinigung (12) in die erste Elementbildungsregion zum Bilden einer zweiten dotierten Region des vorbestimmten Leitfähigkeitstyps, die sich in der Hauptoberfläche flacher als die erste dotierte Region erstreckt, aufweist.
9. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten:
a) Vorbereiten eines Halbleitersubstrats (20) eines vorbestimmten Leitfähigkeitstyps, wobei das Halbleitersubstrat eine erste Elementbildungsregion zum darin Beinhalten eines MOSFETs (6a) einschließlich eines Gateisolationsfilms (7a) und eine zweite Elementbildungsregion zum darin Beinhalten eines MOS-Kondensators (6b) einschließlich eines Kondensator- Dielektrikumsfilms (7b), definiert;
b) Bedecken der zweiten Elementbildungsregion mit einem ersten Maskenmaterial (23) und Implantieren einer ersten Verunreinigung (24) zum Bilden einer Wannenregion (21) des vorbestimmten Leitfähigkeitstyps in dem Halbleitersubstrat in der ersten Elementbildungsregion;
c) Bedecken der zweiten Elementbildungsregion mit einem zweiten Maskenmaterial (23) und Implantieren einer zweiten Verunreinigung (26) zum Bilden einer Kanal-Dotierungsregion des vorbestimmten Leitfähigkeitstyps in einer Hauptoberfläche des Halbleitersubstrats in der ersten Elementbildungsregion;
d) Vorsehen der Gateisolationsfilme auf der Hauptoberfläche der ersten Elementbildungsregion nach den Schritten (b) und (c)und
e) Vorsehen des Kondensator-Dielektrikumsfilms auf der Hauptoberfläche in der zweiten Elementbildungsregion nach den Schritten (b) und (c).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112005000487B4 (de) * 2004-03-02 2012-01-05 Infineon Technologies Ag Verfahren zur Herstellung eines Kondensators und ein monolithisch integrierter Schaltkreis, der einen solchen Kondensator umfasst

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012087A1 (en) * 2003-07-15 2005-01-20 Yi-Ming Sheu Self-aligned MOSFET having an oxide region below the channel
US6936881B2 (en) * 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric
US7078742B2 (en) 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US7071052B2 (en) * 2003-08-18 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor with reduced leakage
US7888201B2 (en) 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
KR101155943B1 (ko) * 2004-04-28 2012-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｍｏｓ 캐패시터 및 반도체 장치
JP2006066897A (ja) * 2004-07-30 2006-03-09 Semiconductor Energy Lab Co Ltd 容量素子及び半導体装置
JP2006303377A (ja) * 2005-04-25 2006-11-02 Renesas Technology Corp 半導体装置
US7298008B2 (en) * 2006-01-20 2007-11-20 International Business Machines Corporation Electrostatic discharge protection device and method of fabricating same
EP1863090A1 (de) 2006-06-01 2007-12-05 Semiconductor Energy Laboratory Co., Ltd. Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
US7718503B2 (en) * 2006-07-21 2010-05-18 Globalfoundries Inc. SOI device and method for its fabrication
TWI357147B (en) * 2007-01-01 2012-01-21 Sandisk Corp Integrated circuits and methods with two types of
US8558278B2 (en) 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
JP4817324B2 (ja) * 2007-02-05 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体素子の製造方法
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
KR101013924B1 (ko) * 2008-06-27 2011-02-14 고려대학교 산학협력단 큐-인자가 개선된 모스 버랙터가 구비된 반도체 집적회로 및 이의 제조방법
KR101013922B1 (ko) * 2008-06-27 2011-02-14 고려대학교 산학협력단 모스 버랙터가 구비된 반도체 집적회로의 제조방법
KR101010945B1 (ko) * 2008-06-30 2011-01-25 주식회사 하이닉스반도체 펌핑 모스 커패시터
US7808051B2 (en) 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
US8513723B2 (en) * 2010-01-19 2013-08-20 International Business Machines Corporation Method and structure for forming high performance MOS capacitor along with fully depleted semiconductor on insulator devices on the same chip
JP2011176039A (ja) * 2010-02-23 2011-09-08 Oki Semiconductor Co Ltd 半導体集積装置及び半導体集積装置の製造方法
JP2013135059A (ja) * 2011-12-26 2013-07-08 Fujitsu Ltd 半導体装置
JP2013149710A (ja) * 2012-01-18 2013-08-01 Fujitsu Ltd 半導体装置
US9960284B2 (en) * 2015-10-30 2018-05-01 Globalfoundries Inc. Semiconductor structure including a varactor
US9905707B1 (en) * 2016-10-28 2018-02-27 Globalfoundries Inc. MOS capacitive structure of reduced capacitance variability

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55107255A (en) * 1979-02-12 1980-08-16 Mitsubishi Electric Corp Substrate potential generating circuit device
JPH0656878B2 (ja) * 1988-07-22 1994-07-27 ローム株式会社 Ｃｍｏｓ半導体装置の製造方法
JP2613960B2 (ja) * 1990-08-16 1997-05-28 山形日本電気株式会社 半導体集積回路
JP2976724B2 (ja) * 1992-10-14 1999-11-10 株式会社デンソー Ｍｏｓコンデンサを有する半導体装置
JPH118352A (ja) * 1997-06-14 1999-01-12 Toshiba Microelectron Corp 半導体集積回路装置及びその製造方法
US6407425B1 (en) * 2000-09-21 2002-06-18 Texas Instruments Incorporated Programmable neuron MOSFET on SOI

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112005000487B4 (de) * 2004-03-02 2012-01-05 Infineon Technologies Ag Verfahren zur Herstellung eines Kondensators und ein monolithisch integrierter Schaltkreis, der einen solchen Kondensator umfasst

Also Published As

Publication number Publication date
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