DE10230382A1 - Anisotroper leitfähiger Film und Verfahren zur Herstellung hiervon für Ultrafeinabstands-COG-Anwendungen - Google Patents

Anisotroper leitfähiger Film und Verfahren zur Herstellung hiervon für Ultrafeinabstands-COG-Anwendungen

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DE10230382A1
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DE
Germany
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conductive particles
conductive film
anisotropic conductive
particles
diameter
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Withdrawn
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DE10230382A
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English (en)
Inventor
Kyung Wook Paik
Myung Jin Yim
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Korea Advanced Institute of Science and Technology KAIST
Original Assignee
Korea Advanced Institute of Science and Technology KAIST
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Publication date
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Abstract

Es werden ein anisotroper leitfähiger Film und ein Verfahren zur Herstellung hierfür offenbart, geeignet zur Realisierung einer Ultrafeinabstands-COG(Chip On Glass)-Anwendung. Der anisotrope leitfähige Film der vorliegenden Erfindung ist dadurch gekennzeichnet, dass 1-30 Volumen-% nicht leitfähiger Teilchen (Polymer, Keramik etc.), die einen Durchmesser aufweisen, der 1/20-1/5fach so groß ist wie derjenige der leitfähigen Teilchen, zugegeben sind. Gemäß der vorliegenden Erfindung kann der anisotrope leitfähige Film einen elektrischen Kurzschluß zwischen den Erhebungen in der Verbindung eines Ultrafeinabstands-Flip-Chips sowie in einer COG-Verbindung des Treiber-IC verhindern. Demgemäß kann der anisotrope leitfähige Film in dem Gebiet der Kommunikation, wo ACA-Flip-Chip-Technologie und universelle Flip-Chip-Pakete eingesetzt werden, umfangreich verwendet werden.

Description

    Hintergrund der Erfindung Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft einen anisotropen leitfähigen Film und ein Verfahren zur Herstellung hiervon, und insbesondere einen anisotropen leitfähigen Film und ein Verfahren zur Herstellung hiervon, die zur Realisierung einer Ultrafeinabstands-COG(Chip On Glass)-Anwendung geeignet sind.
  • Beschreibung des Standes der Technik
  • Die Flüssigkristallanzeige (LCD) ist ein Repräsentant der Flachbildschirmanzeigen der nächsten Generation. Da LCDs Eigenschaften wie einen niedrigen Energieverbrauch, hohe Bildqualität, verschiedene Markteigenschaften usw. aufweisen, stehen sie im Rampenlicht. Die Flüssigkristall-Bildschirmanzeige, die den LCD ausmacht, wird hergestellt durch Injizieren eines Flüssigkristallpolymers in einen Raum zwischen zwei Platten transparenter Glassubstrate. Dieser LCD-Schirm weist eine Vielzahl von Pixeln auf. Um Bilder darzustellen, sollte die Durchlässigkeit der jeweiligen Pixel gesteuert werden. Daher wird die Durchlässigkeit für das Licht, welches von der Hintergrundlichtanordnung bereitgestellt wird, durch Kippen der Flüssigkristallmoleküle der jeweiligen Pixels gesteuert, wobei ein elektrisches Feld an die jeweiligen Pixel angelegt wird. Für die Höhe des elektrischen Feldes ist es erforderlich, einen Treiber-IC anzubringen, um Spannungen an eine Einrichtung zur Bildung eines elektrischen Feldes der jeweiligen Pixel durch die Signallinien anzulegen.
  • Das Anbringverfahren bzw. Befestigungsverfahren der Treiber- IC, welches ein technisches Verfahren zur elektrischen Verbindung der LCD-Platte mit den Treiber-ICs ist, erfordert eine Feinabstands-Verbindung, einen leichten Verbindungsprozeß und eine hohe Zuverlässigkeit, folgend der Komplexität der Treiber-ICs, der Zunahme der Pixelzahl sowie dem Erfordernis einer hohen Auflösung. Um diese Anforderungen bei diesem Treiber-IC- Befestigungsverfahren zu erfüllen, wurde die COG-Technologie entwickelt, bei der die Erhebungen bzw. Bumps des Treiber-IC mit der Stirnseite nach unten an eine Elektrode des LCD- Schirms, beispielsweise eine ITO-Elektrode, gebunden werden.
  • Einige Firmen offenbaren verschiedene COG-Technologien. Die allgemeinste ist ein Befestigungsverfahren, bei dem ein Treiber-IC mit Bumps unter Verwendung eines anisotropen leitfähigen Films (ACF) hitzeverpresst wird, um so den Treiber-IC auf dem LCD-Schirm anzubringen. Diese anisotropen leitfähigen Filme wurden während mehrerer Jahre entwickelt, und sie weisen eine Struktur auf, bei der leitfähige Teilchen in einem wärmehärtbaren Epoxy-Harz dispergiert bzw. fein verteilt sind. Bei den leitfähigen Teilchen werden Gold-, Silber- oder andere Metallbeschichtete Polymerkugeln mit einem Durchmesser im Bereich von 5 µm bis 20 µm, eine Glaskugel oder ähnliches verwendet. Abhängig von der Menge der leitfähigen Teilchen weist eine ursprünglich nicht leitfähige Polymermatrix eine anisotrope Leitfähigkeits-Eigenschaft auf (wenn ein Volumen von 5-10% vorliegt) oder eine isotrope Leitfähigkeits-Eigenschaft (wenn ein Volumen von 25-35% vorliegt).
  • Eine Erhöhung der Anzahl der Pixel erhöht die Anzahl der Erhebungen bzw. Bumps in dem Treiber-IC und vermindert den Abstand zwischen den Erhebungen. Demgemäß nimmt der Bindungsbereich der Erhebungen ab und gleichzeitig ist es erforderlich, die Anzahl der leitfähigen Teilchen in dem anisotropen leitfähigen Film zu vermindern, um einen konstanten Widerstand aufrecht zu erhalten. Diese vermehrten leitfähigen Teilchen erhöhen die Möglichkeit eines elektrischen Kurzschlusses zwischen den Erhebungen. Dieser elektrische Kurzschluß zwischen den Erhebungen kann durch das folgende Verfahren erzeugt werden. Wenn ein mit Erhebungen gebildeter Treiber-IC an den LCD-Schirm gebunden wird, auf welchem der anisotrope leitfähige Film durch angewandte Hitze und Druck angebracht ist, nimmt die Viskosität des anisotropen leitfähigen Films ab, und so fließen viele leitfähige Teilchen in einem Raum zwischen den Erhebungen, wobei sie den Zwischenraum auffüllen, wobei ein Fließen des anisotropen, leitfähigen Films auftritt. Zu dieser Zeit, wenn der Abstand zwischen den Erhebungen klein ist, sind mehrere leitfähige Teilchen in Kontakt miteinander, so dass die Erhebungen elektrisch kurzgeschlossen sind.
  • Kurz, wenn die COG-Bindungstechnologie verwendet wird, um einen LCD-Treiber-IC mit einem ultrafeinen Abstand von 50 µm oder weniger zu befestigen, wird ein elektrischer Kurzschluß zwischen den benachbarten Erhebungen aufgrund des verminderten Abstands zwischen den Erhebungen erzeugt. Auch nimmt, wenn sich der Abstand zwischen den Erhebungen zu einem ultrafeinen Abstand von 50 µm oder weniger bewegt, der Querschnittsbereich der Erhebung ab. Hierfür ist erforderlich, dass viele leitfähige Teilchen mechanische Kontakte zwischen den Erhebungen und der Elektrode des LCD-Schirms bilden und viele leitfähige Teilchen in dem anisotropen leitfähigen Film existieren, so dass die Wahrscheinlichkeit des zuvor erwähnten elektrischen Kurzschlusses zunimmt.
  • In Fig. 1 ist ein Beispiel gezeigt, bei dem eine ITO-Elektrode auf einem LCD-Schirm an die Erhebungen eines Treiber-IC befestigt ist. Fig. 1a ist eine Ebenenansicht, in welcher der Treiber-IC entfernt ist, und Fig. 1b ist ein Querschnitt entlang der Linie C-C' von Fig. 1a, in welcher der Treiber-IC existiert. Mit Bezug auf Fig. 1a sind auf einem LCD-Schirm 200, der ein Paar von Glassubstraten aufweist, Elektroden 230 und Elektrodenkontaktflächen 235 angeordnet, die mit den jeweiligen Elektroden 230 verbunden sind. Diese Kontaktflächen 235 werden zu den Erhebungen (nicht gezeigt) des Treiber-IC ausgerichtet und werden mit einem anisotropen leitfähigen Film 220 zusammen heißverpresst, welcher aus leitfähigen Teilchen 224 und einem anorganischen Füllstoff 222 besteht und sich zwischen den Kontaktflächen 235 und den Erhebungen befindet. Herkömmlicherweise weist der Treiber-IC eine größere Anzahl an Ausgangs-Erhebungen als Eingangserhebungen auf, und die Elektroden, die den Ausgangserhebungen entsprechen, weisen daher einen feineren Abstand auf, als diejenigen, die den Eingangserhebungen entsprechen. Demgemäß besteht bei den Elektroden, die den Ausgangserhebungen entsprechen, eine größere Wahrscheinlichkeit eines elektrischen Kurzschlusses aufgrund Kontakten zwischen den leitfähigen Teilchen 224 als bei denen, die den Eingangserhebungen entsprechen. Wie in Fig. 1b gezeigt ist, nimmt die Viskosität des Harzes in dem anisotropen leitfähigen Film ab, wenn die Kontaktflächen 235 mit den Erhebungen 240 des Treiber-IC 210 ausgerichtet bzw. aligniert sind, und unter Verwendung des herkömmlichen leitfähigen Films 220 heißverpresst werden, um dadurch eine COG-Bindung durchzuführen, so dass eine Strömung des Harzes in horizontaler Richtung erzeugt wird, wie dies durch die Pfeile von Fig. 1a angedeutet ist. Dementsprechend fließen auch die leitfähigen Teilchen. Insbesondere wird eine starke Strömung um die Erhebungen 240 herum erzeugt. Wenn das Harz in alle Richtungen um die Erhebungen 230 herum fließt bzw. strömt, fließen die leitfähigen Teilchen 224 zusammen mit dem Harz, so dass eine Einführung der leitfähigen Teilchen 224 in die Zwischenräume zwischen den Erhebungen 240 zunimmt, und so Kontakte zwischen den leitfähigen Teilchen 224 auftreten. Während die Erhebungen des Treiber-IG immer weniger bis auf einen ultrafeinen Abstand wachsen, nehmen elektrische Verbindungen aufgrund von Anhäufungen und Kontakten der leitfähigen Teilchen immer mehr zu, so dass elektrische Kurzschlußphänomene auftreten.
  • Um einen elektrischen Kurzschluß zwischen den Erhebungen zu verhindern, welcher bei dem COG-Bindungsverfahren auftreten kann, verwendet die Japanische Sony Electronics Inc. ein Verfahren, bei dem ein dünner Isolierfilm auf ein Metallbeschichtetes Polymerteilchen geschichtet wird, um den elektrischen Verbindungsweg zwischen den leitfähigen Teilchen zu . blockieren. Hitachi Co. Ltd. wenden einen isotropen Doppelstruktur-leitfähigen Film an, bei dem ein Harzfilm, der keine leitfähigen Teilchen aufweist, in Kontakt mit der Erhebungsseite ist, um den Fluß der leitfähigen Teilchen in dem Harz in dem Raum zwischen den Erhebungen zu minimieren, und eine Filmschicht, welche die leitfähigen Teilchen enthält, in Kontakt mit der Glassubstratseite ist.
  • Obwohl das von Sony eingesetzte Verfahren die Isoliereigenschaft zwischen den leitfähigen Teilchen verbessert, verbleibt eine Möglichkeit, dass die Leitfähigkeit zwischen der Erhebung und der Kontaktfläche bzw. Unterlage verschlechtert wird.
  • Auch kann gemäß dem Verfahren von Hitachi Co. Ltd., die Möglichkeit auftreten, dass die Herstellungskosten aufgrund der Komplexität der Struktur des anisotropen leitfähigen Films zunehmen.
  • Zusammenfassung der Erfindung
  • Es ist daher ein technisches Ziel der vorliegenden Erfindung, einen anisotropen leitfähigen Film bereitzustellen und ein Verfahren zur Herstellung hierfür, womit ein elektrischer Kurzschluß zwischen Erhebungen verhindert werden kann, welcher auftreten kann, während die Viskosität abnimmt, wenn ein Treiber-IC mit einem LCD-Schirm durch Hitze und Druck verbunden wird, wobei der anisotrope leitfähige Film dazwischen angeordnet ist, so dass eine Strömung erzeugt wird, wodurch ein freier Raum zwischen den Erhebungen gefüllt wird und so viele leitfähige Teilchen hinein fließen.
  • Es ist ein weiteres Ziel der Erfindung, einen anisotropen leitfähigen Film bereitzustellen und ein Verfahren zur Herstellung hierfür, womit verhindert werden kann, dass die Zahl der leitfähigen Teilchen zwischen den Erhebungen des Treiber- IC und den Elektroden des LCD-Schirms aufgrund eines Fließens des anisotropen leitfähigen Films abnimmt.
  • Um die voranstehend erwähnten Ziele der vorliegenden Erfindung zu erreichen, werden ein anisotroper leitfähiger Film und ein Verfahren zur Herstellung hiervon bereitgestellt, die zur Realisierung einer Ultrafeinabstands-COG-(Chip On Glass)- Anwendung geeignet sind, dadurch gekennzeichnet, dass 1-30 Volumen-% nicht leitfähiger Teilchen (Polymer, Keramik, etc.) mit einem Durchmesser der 1/20-1/5-fachen Größe wie die der leitfähigen Teilchen zugegeben werden. Gemäß der vorliegenden Erfindung werden die leitfähigen Teilchen auf natürliche Weise durch die nicht leitfähigen Teilchen isoliert, so dass ein elektrischer Kurzschluß zwischen den Erhebungen in der Verbindung eines Treiber-IC mit einem ultrafeinen Abstand verhindert wird. Außerdem wird, wenn eine Kunststoffströmung bzw. eine Harzströmung erzeugt wird, wodurch die Räume zwischen Erhebungen gefüllt werden, zusammen mit einer Abnahme der Viskosität während der Hitzeverpressung des anisotropen leitfähigen Films, die Zahl der leitfähigen Teilchen, die an dem elektrischen Kontakt zwischen den Erhebungen des Treiber-IC und den Elektroden des LCD-Schirms teilnehmen, konstant gehalten, da die Beweglichkeit der leitfähigen Teilchen mit einem größeren Durchmesser relativ zu den nicht leitfähigen Teilchen eingeschränkt ist. Weiterhin haben die nicht leitfähigen Teilchen keinen großen Einfluß auf die Leitfähigkeit zwischen den Erhebungen und den Kontaktflächen bzw. Unterlagen, da der Durchmesser der nicht leitfähigen Teilchen viel kleiner ist als der der leitfähigen Teilchen, so dass eine Verbindung bei ultrafeinem Abstand realisiert werden kann.
    • Kurze Beschreibung der Zeichnungen
  • Die obigen Ziele und anderen Vorteile der vorliegenden Erfindung werden klarer, indem die bevorzugten Ausführungsformen hiervon mit Bezug auf die beiliegenden Abbildungen beschrieben werden, wobei:
  • Fig. 1 eine schematische Ansicht zur Illustrierung des Auftretens des Phänomens des elektrischen Kurzschlusses zwischen Erhebungen ist, wenn leitfähige Teilchen Zwischenräume zwischen Erhebungen für einen Ultrafeinabstands-Treiber-IC für eine COG-Verbindung befüllen;
  • Fig. 2 eine schematische Ansicht der Teilchenbestandteile ist, die in einem anisotropen leitfähigen Film gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung enthalten sind;
  • Fig. 3 eine Ebenenansicht eines Treiber-IC-Chips ist, der in Anwendungen der vorliegenden Erfindung verwendet wird, wobei Erhebungen, wie beispielsweise außenstromlose (electroless) Nickel-Gold-Erhebungen, Gold-plattierte Erhebungen etc. am Eingang/Ausgang (I/O) des Treiber-IC-Chips mittels des kostengünstigen Nicht-Löt-Erhebungsbildungs-Verfahrens (Non-Solder- Bump-Process) gebildet werden;
  • Fig. 4 eine schematische Ansicht zur Darstellung eines Verfahrens zur Verbindung einer ITO-Elektrodenkontaktfläche auf einem LCD-Schirm mit nicht gelöteten Erhebungen eines Treiber- IC-Chips, unter Verwendung eines anisotropen leitfähigen Films der vorliegenden Erfindung ist; und
  • Fig. 5 eine schematische Ansicht zur Darstellung des Prinzips zur Verhinderung eines elektrischen Kurzschlusses, der aufgrund von leitfähigen Teilchen auftreten könnte, die in einen Raum zwischen die Treiber-IC-Erhebungen gefüllt werden, ist, durch nicht leitfähige Teilchen, die in einen Raum zwischen die Treiber-IC-Erhebungen gefüllt sind, wenn ein anisotroper leitfähiger Film der vorliegenden Erfindung zur COG-Verbindung eines Treiber-ICs verwendet wird.
    • Ausführliche Beschreibung einer bevorzugten Ausführungsform
  • Im folgenden werden bevorzugte Ausführungsformen der vorliegenden Erfindung ausführlich mit Bezug auf die anliegenden Zeichnungen beschrieben. In den verschiedenen Figuren werden die selben Bezugszeichen zur Bezeichnung von identischen oder ähnlichen Elementen verwendet.
    • Herstellung eines anisotropen leitfähigen Films für Ultrafeinabstands-COG-Anwendungen
  • Fig. 2 ist eine schematische Ansicht von Teilchen- Bestandteilen, die in einem anisotropen leitfähigen Film gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung enthalten sind. Mit Bezug auf Fig. 2 werden eine Vielzahl leitfähiger Teilchen 224 und nicht leitfähiger Teilchen 226, jeweils mit einer konstanten Größe, miteinander vermischt, und ein wärmehärtbares Epoxy-Harz wird in einen Raum zwischen diese Teilchen gefüllt. Die leitfähigen Teilchen haben einen Durchmesser von 3 µm und die nicht leitfähigen Teilchen haben einen Durchmesser von 0,5 µm. Um die Wirkungen der vorliegenden Erfindung zu erhalten ist es wünschenswert, dass die nicht leitfähigen Teilchen einen Durchmesser der 1/20-1/5-fachen Größe der leitfähigen Teilchen aufweisen, und die nichtleitfähigen Teilchen in dem Epoxy-Harz in einen Anteil von 1-30 Volumen-% dispergiert sind bzw. fein verteilt sind. Weiterhin ist in einem Zustand, bei dem die oben genannten Bedingungen erfüllt sind, es bevorzugt, dass die leitfähigen Teilchen einen Durchmesser von 3 µm bis 10 µm aufweisen und die nicht leitfähigen Teilchen einen Durchmesser von 1 µm oder weniger aufweisen.
  • Metallteilchen oder Metall-platierte Polymerteilchen können als die leitfähigen Teilchen verwendet werden. Gleichzeitig können Polymerkugeln oder Keramik-Kugeln als nicht leitfähige Teilchen verwendet werden. In diesem Fall, wenn die Polymerkugeln als die nicht leitfähigen Teilchen verwendet werden, können sie aus Teflon oder Polyethylen sein. Wenn die Keramik- Kugeln als die nicht leitfähigen Teilchen verwendet werden, können diese aus Aluminiumoxid, Siliziumdioxid, Glas oder Siliziumcarbid sein.
  • Der anisotrope leitfähige Film wird durch das folgende Verfahren hergestellt.
  • Am Anfang wird ein Epoxy-Harz, bei dem festes Epoxy-Harz, flüssiges Epoxy-Harz, Phenoxyharz und Methylethylketol (MEK)/Toluol-Lösungsmittel gemischt werden, hergestellt. Anschließend wird ein Teilchengemisch, in welchem eine Vielzahl leitfähiger Teilchen mit einem vorbestimmten Durchmesser und eine Vielzahl von nicht leitfähigen Teilchen mit einem Durchmesser, der das 1/20-1/5-fache des Durchmessers der leitfähigen Teilchen beträgt, mit dem Epoxy-Harz bei Raumtemperatur für 0,5-3 Stunden gemischt. Um eine gleichmäßige Vermischung der leitfähigen Teilchen und der nicht leitfähigen Teilchen zu unterstützen, wird 2-4 Gew.-% 3-Glycidyloxypropyltrimethoxysilan zu dem erhaltenen Material des Mischschritts gegeben. Anschließend werden 50 Gew.-% Epoxyimidazol- Härter und Epoxyharz zu dem erhaltenen Material gegeben, das aus dem vorhergehenden Schritt resultiert, und gerührt, um den Epoxyimidazol-Härter, das Epoxyharz und das erhaltene Material für 0,5-2 Stunden zu vermischen. Um Blasen aus dem erhaltenen Material zu entfernen, wird eine Vakuumbehandlung durchgeführt. Anschließend wird das erhaltene Material auf einen Trennmittelfilm bzw. Gleitmittelfilm bis auf eine Dicke von 10-50 µm geschichtet. Das erhaltene beschichtete Material wird bei einer Temperatur von 70-90°C für 30 Sekunden bis 2 Minuten getrocknet, um Lösungsmittel aus dem beschichteten erhaltenen Material zu entfernen, wodurch ein anisotroper leitfähiger Film fertiggestellt wird.
  • Bei der Vermischung der leitfähigen Teilchen mit den nicht leitfähigen Teilchen wird die Anzahl der gemischten Teilchen durch einen elektrischen Widerstand zwischen dem Treiber-IC und den Erhebungen gesteuert. So wird der hergestellte anisotrope leitfähige Film in einem um eine Spule gewickelten Zustand gehalten, um mit der COG-Bindungstechnologie des Treiber-IC abgestimmt zu werden.
    • Ausführungsformen 1. Mit Erhebungen gebildeter Treiber-IC-Chip
  • Fig. 3 ist eine Ebenenansicht eines Treiber-IC-Chips 210, der in Anwendungen der vorliegenden Erfindung Verwendet wird, bei dem Erhebungen 240a, 240b, wie beispielsweise außenstromlose (electroless) Nickel/Gold-Erhebungen, Gold-plattierte Erhebungen etc. auf Eingangs/Ausgangs-(I/O)Anschlüsse des Treiber-IC- Chips 210 mittels eines preiswerten Nicht-Löt- Erhebungsbildungs-Verfahrens gebildet werden.
  • Für die COG-Verbindung, wobei der anisotrope leitfähige Film verwendet wird, werden Erhebungen auf der Oberfläche des Treiber-IC-Chips 210 benötigt. Da der LCD-Schirm ITO(Indium-Zinn- Oxid; engl.: Indium tin oxide)-Elektroden aufweist, die nicht durch Löten verbunden werden können, werden die Erhebungen des Treiber-IC herkömmlich als "Nichtlöt-Erhebung" (Non-solder bump) bezeichnet. Wie in Fig. 3 gezeigt ist, weist der Treiber-IC-Chip 210 eine längliche Struktur auf, die sich in einer Richtung erstreckt, wobei Eingangsseiten-Erhebungen 240a und Ausgangsseiten-Erhebungen 240b auf beiden Seiten der Struktur angeordnet sind. Die Ausgangsseiten-Erhebungen 240 sind mit den Elektroden verbunden, die den Bildsignallinien des LCD- Schirms entsprechen, und die Eingangsseiten-Erhebungen 240a sind ebenfalls mit den Elektroden des LCD-Schirms verbunden. Diese Elektroden sind mit den peripheren Anschlüssen über die Verbindungsleitungen des LCD-Schirms verbunden. Diese peripheren Anschlüsse werden schließlich an eine PCB (Leiterplatte; engl.: printed circuit board) gebunden, über die Verbindung zwischen den peripheren Anschlüssen und Elektroden einer flexiblen PCB. Im allgemeinen ist die Anzahl der Ausgangsseiten- Erhebungen 240b des Treiber-IC größer als die der Eingangsseiten-Erhebungen 240a des Treiber-IC, da die Anzahl der Ausgangssignale größer ist als die der Eingangssignale. Die Eingangs- und Ausgangs-Erhebungen 240a und 240b werden auf Aluminium(Al)-Elektrodenkontaktflächen gebildet, die von Siliziumdioxid (SiO2) freiliegen, passiviert auf einer Siliziumschicht. Die Au-Erhebungen werden auf die exponierte Aluminiumelektrode plattiert.
  • Die Erhebungen können durch ein außenstromloses (electroless) Plattier- bzw. Galvanisierverfahren gebildet werden. Ein Beispiel für eine Erhebung, die unter Verwendung des außenstromlosen Galvanisierverfahrens hergestellt wird, ist eine Nickel/Gold-Erhebung. Die außenstromlose Nickel/Gold-Erhebung wird durch das außenstromlose Nickel/Gold-Galvanisierverfahren mit einer Dicke von 25 µm gebildet. In diesem Fall wird eine Zincat-Behandlung durchgeführt, um das Aluminium zu aktivieren. Anschließend wird die Probe in eine außenstromlose Nickel-Galvanisierlösung, welche eine geeignete Temperatur aufweist, eingetaucht, um dadurch eine Nickel-Erhebung zu bilden. Anschließend wird eine dünne Goldschicht aufplattiert, um eine Oxidation von Nickel zu verhindern und die elektrische Leitfähigkeit zu verbessern.
  • Die Querschnittsstruktur der durch das zuvor erwähnte Au- Plattierverfahren oder das außenstromlose Galvanisierverfahren gebildeten Erhebungen wird so gewählt, dass eine Anpassung an die Form der I/O-Kontaktflächen erfolgt.
  • Au-Knopf- bzw. -Stift-Erhebungen können gebildet werden, indem nicht das Plattier- bzw. Galvanisierungsverfahren verwendet wird, sondern ein Au-Draht. Nachdem die Au-Erhebungen gebildet, sind, wird ein Planarisierungsprozeß durchgeführt, um die Abweichung in der Höhe der jeweiligen Erhebungen zu verringern. Durch das Planarisierungsverfahren wird der Bindungsbereich der Erhebungen verbreitert, indem der Deformationsanteil der Endteile der Erhebung erhöht wird, wenn eine Bindung des anisotropen leitfähigen Films stattfindet. Das Planarisierungsverfahren verhindert, dass die Chips aufgrund eines Überdrucks beschädigt werden, der auf bestimmte I/O-Kontaktflächen aufgrund einer nicht einheitlichen Höhe der Erhebungen ausgeübt wird. Weiterhin erleichtert es die Ausrichtung und Bindung des Chips und des Substrats, wodurch der Kontaktbereich verbreitert wird. Diese Querschnittsstruktur der Knopf-Erhebungen ist meistens kreisförmig und ein Querschnittsbereich hiervon ist kleiner als der der exponierten I/O-Elektrode.
    • 2. COG-Bindungsverfahren unter Verwendung eines anisotropen leitfähigen Films
  • Fig. 4 ist eine schematische Ansicht zur Darstellung eines Verfahrens zur Verbindung einer ITO-Elektrodenkontaktfläche auf einem LCD-Schirm mit Nichtlöt-Erhebungen eines Treiber-IC- Chips, unter Verwendung eines anisotropen leitfähigen Films der vorliegenden Erfindung.
  • Wenn ein herkömmlicher anisotroper leitfähiger Film verwendet wird, um die ITO-Elektroden-Kontaktflächen mit den Erhebungen zu verbinden, kann eine Erhöhung der Dichte der I/O- Kontaktflächen und eine Verminderung der Querschnittsbereiche der Erhebungen bewirken, dass die leitfähigen Teilchen vermindert werden und nicht gleichmäßig verteilt werden. Aufgrund der Verringerung des Zwischenraumes zwischen den Erhebungen ist eine Verminderung der Viskosität des anisotropen leitfähigen Films während des Heißpressens des anisotropen leitfähigen Films problematisch, und ein elektrischer Kurzschluß zwischen Erhebungen aufgrund der Erhöhung der Dichte der leitfähigen Teilchen durch Fließen des Epoxyharzes in die Räumen zwischen den Erhebungen hin ist ebenfalls problematisch.
  • Das COG-Bindungsverfahren unter Verwendung das anisotropen leitfähigen Films der vorliegenden Erfindung ist ähnlich dem, bei dem ein herkömmlicher anisotroper leitfähiger Film verwendet wird, und ein Ausführungsbeispiel ist unten beschrieben.
  • Zunächst wird, wie in Fig. 4a gezeigt, ein Treiber-IC 210, auf dem Erhebungen 230 gebildet sind, mit ITO- Elektrodenkontaktflächen 235 eines LCD-Schirms 200, auf dem ein anisotroper leitfähiger Film 320 zeitweise verpreßt wurde, ausgerichtet bzw. aligniert. Das zeitweise Verpressen wird bei einem Temperaturbereich von 80-100°C bei einem Druckbereich von 50-100 N/cm2 für 3-5 Sekunden durchgeführt. Anschließend wird der Treiber-IC 210 auf den LCD-Schirm durch gleichzeitige Anwendung von Hitze und Druck heißgepreßt. Die hauptsächliche Heißverpressung wird bei einem Temperaturbereich von 170-180°C bei einem Druckbereich von 200-400 N/cm2 für 20-30 Sekunden durchgeführt. Anschließend wird ein Trägerfilm des anisotropen leitfähigen Films entfernt. Nach Verstreichen von 20-30 Sekunden für die Haupt-Hitzepressung wird die erhaltene Struktur abgekühlt, wobei ein vorbestimmter ausgeübter Druck beibehalten wird, so dass eine verbundene Struktur, wie in Fig. 4b gezeigt, fertiggestellt wird.
    • 3. Verhinderung eines elektrischen Kurzschlüsse zwischen Erhebungen
  • Fig. 5 ist eine schematische Ansicht zur Darstellung des Prinzips zur Verhinderung durch nicht leitfähige Teilchen, die in einen Raum zwischen den Treiber-IC-Erhebungen gefüllt sind, eines elektrischen Kurzschlusses, welcher aufgrund von leitfähigen Teilchen bewirkt werden kann, welche in einen Zwischenraum zwischen den Treiber-IC-Erhebungen gefüllt werden, wenn ein anisotroper leitfähiger Film der vorliegenden Erfindung für die COG-Verbindung eines Treiber-IC eingesetzt wird. Fig. 5 zeigt eine ebene Struktur nachdem der Treiber-IC entfernt wurde.
  • Wie in Fig. 5 gezeigt ist, ist die Harzflußmenge in dem anisotropen leitfähigen Film der vorliegenden Erfindung geringer im Vergleich zu dem in einem herkömmlichen anisotropen leitfähigen Film, wenn der anisotrope leitfähige Film mit einem Ultrafeinabstand gemäß der vorliegenden Erfindung verwendet wird, um die COG-Verbindung des Treiber-IC durchzuführen, obwohl eine Verminderung der Viskosität des anisotropen leitfähigen Films und ein Harzfluß erzeugt werden. Auch kann, obwohl der Harzfluß auch um die Erhebungen herum erzeugt wird und so viele leitfähige Teilchen eingeführt werden, die natürliche Isolierungswirkung der nicht leitfähigen Teilchen 226, die um die leitfähigen Teilchen 224 herum angeordnet sind und die eine 1/5-fache Größe wie die der leitfähigen Teilchen 224 aufweisen, einen elektrischen Kurzschluß zwischen den Erhebungen aufgrund des Kontaktes zwischen den leitfähigen Teilchen 224verhindern. Weiterhin wird der planare Querschnittsbereich verkleinert, da die Erhebungen des Treiber-IC immer weniger zu einem ultrafeinen Abstand hin wachsen, so dass die Anzahl der leitfähigen Teilchen, die an der elektrischen Leitung zwischen den Erhebungen und dem LCD-Schirm teilnehmen, abnimmt, der anisotrope leitfähige Film der vorhergehenden Erfindung jedoch die Flußmenge des Harzes vermindert, wodurch eine übermäßige Abnahme der Anzahl der leitfähigen Teilchen verhindert wird.
  • Wie zuvor beschrieben wurde, kann ein anisotroper leitfähiger Film der vorliegenden Erfindung einen elektrischen Kurzschluß zwischen den Erhebungen in der Verbindung eines Ultrafeinabstands-Flip-Chip sowie in der COG-Verbindung des Treiber-IC verhindern. Demgemäß kann der anisotrope leitfähige Film in dem Gebiet der Kommunikation, wobei die ACA-Flip-Chip- Technologie und universelle Flip-Chip-Pakete eingesetzt werden, umfangreich verwendet werden.
  • Obwohl die vorliegende Erfindung ausführlich beschrieben wurde, ist sie so zu verstehen, dass verschiedene Abwandlungen, Austausche und Änderungen daran vorgenommen werden können, ohne von dem Gedanken und Umfang der Erfindung, wie sie durch die anliegenden Ansprüche definiert ist, abzuweichen.

Claims (8)

1. Anisotroper leitfähiger Film, der in Anwendungen verwendet wird, bei dem ein Treiber-IC für einen LCD unter Verwendung einer COG-Technologie verbunden wird, wobei der Film:
ein Harz,
eine Vielzahl leitfähiger Teilchen, die in dem Harz verteilt sind, und wobei jedes der Teilchen einen vorbestimmten Durchmesser aufweist; und
eine Vielzahl nicht leitfähiger Teilchen, die in dem Harz dispergiert sind und wobei jedes der Teilchen einen Durchmesser der 1/20-1/50-fachen Größe des Durchmessers der leitfähigen Teilchen aufweist, umfaßt.
2. Anisotroper leitfähiger Film nach Anspruch 1, wobei die leitfähigen Teilchen einen Durchmesser im Bereich von 3 µm bis 10 µm aufweisen, und die nicht leitfähigen Teilchen einen Durchmesser von 1 µm oder weniger aufweisen.
3. Anisotroper leitfähiger Film nach Anspruch 2, wobei die leitfähigen Teilchen Metallteilchen oder Metallbeschichtete Polymerteilchen sind.
4. Anisotroper leitfähiger Film nach Anspruch 2, wobei die nicht leitfähigen Teilchen Polymer-Kugeln oder Keramik-Kugeln sind.
5. Anisotroper leitfähiger Film nach Anspruch 1, wobei das Harz ein wärmehärtbares Epoxy-Harz ist.
6. Verfahren zur Herstellung eines anisotropen leitfähigen Films, mit den Schritten:
a) Zubereiten eines Epoxyharzes, wobei festes Epoxy-Harz, flüssiges Epoxy-Harz, Phenoxyharz und Methylethylketol/Toluol- Lösungsmittel vermischt werden;
b) Mischen eines Teilchengemischs, bei dem eine Vielzahl leitfähiger Teilchen, die einen vorbestimmten Durchmesser aufweisen, und eine Vielzahl nicht leitfähiger Teilchen, die jeweils einen Durchmesser aufweisen, der 1/20-1/5-fach so groß ist, wie der Durchmesser der leitfähigen Teilchen, bei Raumtemperatur für 0,5-3 Stunden mit dem Epoxy-Harz vermischt werden;
c) Zugabe von 2-4 Gew.-% 3-Glycidyloxypropyltrimethoxysilan zu dem erhaltenen Material, das in Schritt (b) erhalten wurde;
d) Zugabe von 50 Gew.-% eines Epoxyimidazol-Härters und Epox y Harz zu dem erhaltenen Material, das aus Schritt (c) erhalten wurde, und Rühren und Mischen des Epoxyimidazol-Härters, des Epoxyharzes und des aus Schritt (c) erhaltenen Materials für 0,5-2 Stunden;
e) Entfernen von Blasen aus dem aus Schritt (d) erhaltenen Materials durch Vakuumbehandlung;
f) Beschichten des aus Schritt (e) erhaltenen Materials auf einen Trennmittelfilm mit einer Dicke von 10-50 µm; und
g) Trocknen des beschichteten erhaltenen Materials bei einer Temperatur von 70-90°C für 30 Sekunden bis 2 Minuten, um Lösungsmittel aus dem beschichteten erhaltenen Material zu entfernen.
7. Verfahren nach Anspruch 6, wobei die nicht leitfähigen Teilchen einen Anteil von 1-30 Gew.-%, bezogen auf die Gesamtmenge des anisotropen leitfähigen Films, aufweisen.
8. Verfahren nach Anspruch 6, wobei der anisotrope leitfähige Film einen elektrischen Widerstand aufweist, welcher durch die Anzahl der zugemischten leitfähigen Teilchen gesteuert wird.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
JP2002075064A (ja) * 2000-08-23 2002-03-15 Tdk Corp 異方導電性フィルム及びその製造方法並びに異方導電性フィルムを用いた表示装置
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US8063540B2 (en) * 2004-03-08 2011-11-22 Emantec As High frequency ultrasound transducers based on ceramic films
US8022544B2 (en) * 2004-07-09 2011-09-20 Megica Corporation Chip structure
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US7452803B2 (en) 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US7081675B2 (en) * 2004-08-16 2006-07-25 Telephus Inc. Multilayered anisotropic conductive adhesive for fine pitch
US8178958B2 (en) * 2004-10-19 2012-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having antenna and method for manufacturing thereof
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
CN1901163B (zh) * 2005-07-22 2011-04-13 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
KR101134168B1 (ko) 2005-08-24 2012-04-09 삼성전자주식회사 반도체 칩 및 그 제조 방법과, 그를 이용한 표시 패널 및그 제조 방법
KR100746334B1 (ko) * 2005-08-29 2007-08-03 한국과학기술원 열 및 기계적 특성이 개선된 플립칩 접속용 필름
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US20070103412A1 (en) * 2005-11-09 2007-05-10 Pao-Yun Tang Liquid crystal display having a voltage divider with a thermistor
KR100752665B1 (ko) 2006-06-23 2007-08-29 삼성전자주식회사 도전성 접착층을 이용한 반도체 소자 및 그 제조 방법
JP4814277B2 (ja) * 2008-04-18 2011-11-16 ソニーケミカル＆インフォメーションデバイス株式会社 接合体、該接合体の製造方法、及び該接合体に用いられる異方性導電膜
WO2009133901A1 (ja) * 2008-04-28 2009-11-05 日立化成工業株式会社 回路接続材料、フィルム状接着剤、接着剤リール及び回路接続構造体
KR101666214B1 (ko) * 2009-11-05 2016-10-14 삼성디스플레이 주식회사 이방성 도전 필름, 이의 제조 방법 및 이를 포함하는 표시 장치
CN103151323A (zh) * 2011-12-06 2013-06-12 北京大学深圳研究生院 一种基于各向异性导电胶的倒装封装结构
US9202714B2 (en) * 2012-04-24 2015-12-01 Micron Technology, Inc. Methods for forming semiconductor device packages
JP6149683B2 (ja) * 2013-10-18 2017-06-21 日立化成株式会社 フィルム状回路接続材料及びこれを用いた接続構造体
EP3542253B1 (de) * 2016-11-15 2022-08-17 BOE Technology Group Co., Ltd. Anzeigesubstrat, berührungsbildschirm und anzeigetafel sowie herstellungsverfahren dafür
US11886070B2 (en) 2019-12-06 2024-01-30 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display panel and method of manufacturing the display panel
CN111025769B (zh) * 2019-12-06 2021-07-23 深圳市华星光电半导体显示技术有限公司 显示面板及显示面板的制备方法
CN113130337A (zh) * 2021-04-13 2021-07-16 长沙安牧泉智能科技有限公司 基于aca/acf的高密度窄间距芯片高可靠性倒装互连的两步工艺法
KR20220154545A (ko) 2021-05-13 2022-11-22 엘지디스플레이 주식회사 액체 금속을 포함하는 이방성 도전 필름, 그 제조방법 및 이를 이용한 표시장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04115407A (ja) * 1990-09-03 1992-04-16 Soken Kagaku Kk 異方導電性接着剤組成物
US5362421A (en) * 1993-06-16 1994-11-08 Minnesota Mining And Manufacturing Company Electrically conductive adhesive compositions
US5686703A (en) * 1994-12-16 1997-11-11 Minnesota Mining And Manufacturing Company Anisotropic, electrically conductive adhesive film
JPH1021746A (ja) * 1996-07-02 1998-01-23 Toshiba Chem Corp 異方性導電膜
WO1999001519A1 (fr) * 1997-07-04 1999-01-14 Nippon Zeon Co., Ltd. Adhesif pour composants semi-conducteurs
JPH11339559A (ja) * 1998-05-26 1999-12-10 Toshiba Chem Corp 異方性導電接着剤
JP2000080341A (ja) * 1998-06-22 2000-03-21 Toshiba Chem Corp 異方性導電接着剤および基板搭載デバイス
JP2000086988A (ja) * 1998-09-11 2000-03-28 Hitachi Chem Co Ltd 回路接続用接着剤の製造法
KR100305750B1 (ko) * 1999-03-10 2001-09-24 윤덕용 플라스틱 기판의 플립 칩 접속용 이방성 전도성 접착제의 제조방법
JP2001089735A (ja) * 1999-09-27 2001-04-03 Toshiba Chem Corp 電子デバイス用接着剤
KR100684869B1 (ko) * 2000-11-24 2007-02-20 삼성전자주식회사 액정 표시 패널 검사용 접촉 필름 및 검사 방법

Also Published As

Publication number Publication date
KR100456064B1 (ko) 2004-11-08
KR20030004741A (ko) 2003-01-15
US20030008133A1 (en) 2003-01-09
JP2003100806A (ja) 2003-04-04

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