DE10224564B4 - Daten-Ansteuerungsvorrichtung für eine Flüssigkristallanzeige und Verfahren zum Betreiben einer Daten-Ansteuerungsvorrichtung - Google Patents

Daten-Ansteuerungsvorrichtung für eine Flüssigkristallanzeige und Verfahren zum Betreiben einer Daten-Ansteuerungsvorrichtung Download PDF

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Abstract

Daten-Ansteuerungsvorrichtung für eine Flüssigkristallanzeige mit:einer Mehrzahl integrierter Digital-Analog-Wandler-Schaltkreise (30) zum Umwandeln von n Eingangs-Pixeldaten (VD), wobei n ganzzahlig ist, in Pixelspannungssignale, mit einem Multiplexer zum Unterteilen der n Pixelspannungssignale in zweimal ½n Pixelspannungssignale und zum Ausgeben der unterteilten Pixelspannungssignale;einer Mehrzahl von integrierten Ausgangspuffer-Schaltkreisen (48A, 48B), die jeweils n Kanäle aufweisen, zum Empfangen, Zwischenspeichern und Ausgeben der unterteilten Pixelspannungssignale an jede von n Datenleitungen (DL11 bis DL1n, DL21 bis DL2n), wobei zwei der Mehrzahl von integrierten Ausgangspuffer-Schaltkreisen (48A, 48B) an jeden der integrierten Digital-Analog-Wandler-Schaltkreise (30) angeschlossen sind; undeinem Zeitsteuerungs-Controller (28) zum Steuern der integrierten Digital-Analog-Wandler-Schaltkreise (30) und der integrierten Ausgangspuffer-Schaltkreise (48A, 48) und Umordnen von an jeden der integrierten Digital-Analog-Wandler-Schaltkreise (30) zu liefernden 2n Pixeldaten (VD) entsprechend einer auf die zwei integrierten Ausgangspuffer-Schaltkreise (48A, 48b) angewandten Reihenfolge, wobei eine Zeitteilung der 2n Pixeldaten (VD) durchgeführt wird, um wenigstens zwei Bereiche zu liefern, die jeweils n Pixeldaten aufweisen,wobei jeder der integrierten Digital-Analog-Wandler-Schaltkreise (30) an einem an ein Flüssigkristallanzeigepaneel (160) angeschlossenen tape carrier package (154) befestigt ist, und wobei jeder der integrierten Ausgangspuffer-Schaltkreise (48A, 48B) an dem Flüssigkristallanzeigepaneel (160) befestigt ist.

Description

  • Die Erfindung betrifft eine Daten-Ansteuerungsvorrichtung für eine Flüssigkristallanzeige und Verfahren zum Betreiben einer Daten-Ansteuerungsvorrichtung. Insbesondere betrifft die vorliegende Erfindung eine Vorrichtung und ein Verfahren zur Datenansteuerung bei einer Flüssigkristallanzeige, wobei Digital-Analog-Wandler auf Zeitteilungs-Basis angesteuert und separat von Ausgangspuffern integriert werden, wodurch die Anzahl von integrierten Digital-Analog-Wandler-Schaltkreisen und Datenträgerpaketen reduziert werden.
  • Im allgemeinen wird bei einer Flüssigkristallanzeige (LCD =„liquid crystal display“) gemäß dem Stand der Technik der Lichttransmissionsgrad von Flüssigkristallen mittels eines angelegten elektrischen Feldes gesteuert, um ein Bild (eine Abbildung) anzuzeigen. Die LCD weist ein Flüssigkristallanzeigepaneel mit matrixartig angeordneten Flüssigkristallzellen und einen Ansteuerungsschaltkreis zum Ansteuern des Flüssigkristallanzeigepaneels auf. Das Flüssigkristallanzeigepaneel weist Gateleitungen und Datenleitungen auf, die einander kreuzend angeordnet sind, wobei jede Flüssigkristallzelle dort angeordnet ist, wo die Gateleitungen die Datenleitungen kreuzen. Das Flüssigkristallanzeigepaneel ist mit einer Pixelelektrode und einer gemeinsamen Elektrode zum Anlegen eines elektrischen Feldes an jede der Flüssigkristallzellen versehen. Jede Pixelelektrode ist an eine der Datenleitungen mittels Source- und Drain-Elektroden eines Dünnschichttransistors angeschlossen, der als Schaltvorrichtung dient. Die Gate-Elektrode des Dünnschichttransistors ist an eine der Gateleitungen angeschlossen, wodurch ein Pixelspannungssignal an die Pixelelektroden für jede entsprechende Datenleitung angelegt werden kann.
  • Der Ansteuerungsschaltkreis weist einen Gatetreiber zum Ansteuern der Gateleitungen, einen Datentreiber zum Ansteuern der Datenleitungen und einen gemeinsamen Spannungsgenerator zum Ansteuern der gemeinsamen Elektrode auf. Der Gatetreiber legt an jede der Gateleitungen sequentiell ein Abtastsignal an, um die Flüssigkristallzellen in dem Flüssigkristallanzeigepaneel sequentiell anzusteuern, wobei zu jedem Zeitpunkt eine Gateleitung angesteuert wird. Der Datentreiber legt immer dann ein Datenspannungssignal an jede der Datenleitungen an, wenn das Gatesignal an eine der Gateleitungen angelegt wird. Der gemeinsame Spannungsgenerator legt ein gemeinsames Spannungssignal an die gemeinsame Elektrode an. Dementsprechend steuert die LCD einen Licht-Transmissionsgrad mittels Anlegen eines elektrischen Feldes zwischen die Pixelelektrode und die gemeinsame Elektrode gemäß dem Datenspannungssignal für jede Flüssigkristallzelle, wodurch ein Bild angezeigt wird. Der Datentreiber und der Gatetreiber sind in einer Vielzahl von integrierten Schaltkreisen (IC's = „integrated circuits“) eingebaut. Die integrierten Datentreiber-IC's und Gatetreiber-IC's sind in einem TCP (TCP = „tape carrier package“) zum Anschluss an das Flüssigkristallanzeigepaneel mittels automatischer Abgriffsverbindung (TAB = „tape automated bonding“) befestigt, oder sind in den Flüssigkristallanzeigepaneelen mittels eines Chip-auf-Glas-Systems (COG = „chip on glass“) befestigt.
  • In 1 ist ein Daten-Ansteuerungsblock einer LCD gemäß dem Stand der Technik schematisch dargestellt. Gemäß 1 weist ein Datenansteuerungsblock aneinander mittels TCP's 6 angeschlossene Daten-Ansteuerungs-IC's 4 zwischen einem Flüssigkristallanzeigepaneel 2 und einer gedruckten Daten-Leiterplatte 8 (PCB = „printed circuit board“) auf. Die Daten-PCB 8 empfängt diverse Signale, einschließlich Steuersignalen, von einem (nicht gezeigten) Zeitsteuerungs-controller, Datensignale und Steuerspannungssignale von einem (nicht gezeigten) Spannungsgenerator, wodurch die diversen Steuersignale an die Daten-Ansteuerungs-IC's 4 angekoppelt werden. Sämtliche TCP's 6 sind zwischen einer an einem oberen Abschnitt des Flüssigkristallanzeigepaneels 2 vorgesehen Datenanschlussstelle und einer an jeder der Daten-PCB's 8 vorgesehenen Ausgangs-Anschlussstelle elektrisch miteinander verbunden. Die Daten-Ansteuerungs-IC's 4 wandeln digitale Pixelsignale in analoge Pixelsignale um, um die analogen Pixelsignale an Datenleitungen auf dem Flüssigkristallanzeigepaneel 2 anzulegen.
  • 2 zeigt ein detailliertes Blockdiagramm, in dem eine Konfiguration des integrierten Daten-Ansteuerungsschaltkreises aus 1 gemäß dem Stand der Technik dargestellt ist. Gemäß 2 weist jedes Daten-Ansteuerungs-IC's 4 einen Schieberegister-Abschnitt 14 zum Anlegen eines sequentiellen Abtastsignals, einen Latch-Abschnitt 16 zum sequentiellen Verriegeln und gleichzeitigen Ausgeben eines Pixeldatensignals VD in Reaktion auf das Abtastsignal, Digital-Analog-Wandler (DAC = „digital-to-analog converter“) 18 zum Umwandeln der von dem Latch-Abschnitt 16 empfangenen Pixeldaten VD in ein Pixelsignal, und einen Ausgangspuffer-Abschnitt 26 zum Zwischenspeichern (Puffern) und Ausgeben des von dem Digital-Analog-Wandler 18 empfangenen Pixelsignals, auf. Ferner weist das Daten-Ansteuerungs-IC 4 einen Signal-Controller 10 zum Ankoppeln diverser Steuersignale von einem (nicht gezeigten) Ansteuerungs-Controller und der Pixeldaten VD, sowie einen Gamma-Spannungsabschnitt 12 zum Liefern von in dem DAC 18 erforderlichen positiven und negativen Gammaspannungen, auf. Jedes der Daten-Ansteuerungs-IC's 4 steuert eine Anzahl n von Datenleitungen D1 bis Dn.
  • Der Signal-Controller 10 steuert diverse Steuersignale (d.h. SSP, SSC, SOE, REV und POL, usw.) und die Pixeldaten VD, um die Steuersignale und die Pixeldaten VD an diverse zugeordnete Elemente auszugeben. Der Gammaspannungs-Abschnitt 12 unterteilt mehrere Gammareferenzspannungen von einem (nicht gezeigten) Gammareferenzspannungsgenerator für jeden Grau-Pegel und gibt die Signale an den DAC 18 aus.
  • Der Schieberegister-Abschnitt 14 weist eine Anzahl n von Schieberegistern auf, die einen Source-Startimpuls SSP sequentiell verschieben, welcher von dem Signal-Controller 10 in Reaktion auf ein Source-Abtastsignal SSC empfangen wird, und gibt den Source-Startimpuls SSP als Abtastsignal aus.
  • Der Latch-Abschnitt 16 tastet die von den Signal-Controller 10 empfangenen Pixeldaten VD in Reaktion auf das von dem Schieberegister-Abschnitt 14 empfangene Abtastsignal ab, um die Pixeldaten VD zu verriegeln. Dementsprechend weist der Latch-Abschnitt 16 eine Anzahl n von Latch-Elementen zum Verriegeln einer Anzahl n von Pixeldaten VD auf, wobei jedes der Anzahl n von Latch-Elementen eine Größe aufweist, die einer Bit-Zahl (d.h. 3 Bits oder 6 Bits) von Pixeldaten entspricht. Genauer gibt ein (nicht gezeigter) Zeitsteuerungs-Controller gleichzeitig die Pixeldaten VD, die in geradzahlige Pixeldaten VDgerade und ungeradzahlige Pixeldaten VDungerade unterteilt sind, über jede Übertragungsleitung aus, wodurch die Übertragungsfrequenz reduziert wird. Jede der geradzahligen Pixeldaten VDgerade und der ungeradzahligen Pixeldaten VDungerade weist rote (R), grüne (G) und blaue (B) Pixeldaten auf. Infolgedessen verriegelt der Latch-Abschnitt 16 gleichzeitig die von dem Signal-Controller 10 empfangenen geradzahligen Pixeldaten VDgerade und ungeradzahligen Pixeldaten VDungerade, d.h. 6 Pixeldaten für jedes Abtastsignal. Anschließend gibt der Latch-Abschnitt 16 gleichzeitig eine Anzahl n von Pixeldaten VD in Reaktion auf ein Source-Ausgangs-Freigabesignal SOE (=source output enable") aus, welches von dem Signal-Controller 10 empfangen wird. Die Pixeldaten VD, welche eine Übergangs-Bitanzahl aufweisen, die einen Referenzwert überschreitet, werden zum Erhalten einer reduzierten Übergangs-Bitanzahl moduliert, um eine elektromagnetische Interferenz (EMI) bei Übertragung von dem Zeitsteuerungs-Controller zu minimieren. Dementsprechend speichert der Latch-Abschnitt 16 die modulierten Pixeldaten VD um, um eine reduzierte Übergangs-Bitanzahl in Reaktion auf ein Dateninversionsauswahlsignal REV zu erhalten, und gibt dann die Pixeldaten VD aus.
  • Der DAC 18 wandelt die Pixeldaten VD von dem Latch-Abschnitt 16 in positive und negative Pixelsignale um und gibt diese gleichzeitig aus. Dementsprechend weist der DAC 18 einen positiven (P) Dekodierungsabschnitt 20 und einen negativen (N) Dekodierungsabschnitt 22 auf, welche gemeinsam an den Latch-Abschnitt 16 angeschlossen sind, und einen Multiplexer (MUX) 24 zum Auswählen von Ausgangssignalen des P-Dekodierungsabschnitts 20 und des N-Dekodierungsabschnitts 22.
  • Der P-Dekodierungsabschnitt 20 weist eine Anzahl n von P-Decodern auf, welche eine Anzahl n von Pixeldaten, die gleichzeitig von dem Latch-Abschnitt 16 eingegeben werden, in positive Pixelsignale in Reaktion auf von dem Gammaspannungsabschnitt 12 empfangene positive Gammaspannungen umwandeln. Der N-Dekodierungsabschnitt 22 weist eine Anzahl n von N-Decodern auf, die eine Anzahl n von Pixeldaten, die gleichzeitig von dem Latch-Abschnitt 16 eingegeben werden, in negative Pixelsignale in Reaktion auf von dem Gammaspannungsabschnitt 12 empfangene negative Gammaspannungen umwandeln. Der Multiplexer 24 reagiert auf ein Polaritätssteuerungssignal POL, welches von dem Signal-Controller 10 empfangen wurde, um die positiven Pixelsignale von dem P-Dekodierungsabschnitt 20 oder die negativen Pixelsignale von dem N-Dekodierungsabschnitt 22 selektiv auszugeben.
  • Der Ausgangspuffer-Abschnitt 26 weist eine Anzahl n von Ausgangspuffern auf, die Spannungsfolger aufweisen, welche zu der Anzahl n von Datenleitungen D1 bis Dn in Reihe geschaltet sind. Die Ausgangspuffer zwischenspeichern die von dem DAC 18 empfangenen Pixelspannungssignale und legen die gepufferten Pixelspannungssignale an die Anzahl n von Datenleitungen D1 bis Dn an.
  • Dementsprechend erfordert jedes der Daten-Ansteuerungs-IC's 4 gemäß dem Stand der Technik eine Anzahl n von Schieberegistern, eine Anzahl n von Latch-Elementen und eine Anzahl 2n von Decodern, um die Anzahl n von Datenleitungen D1 bis Dn anzusteuern. Im Ergebnis weisen die Daten-Ansteuerungs-IC's 4 gemäß dem Stand der Technik eine komplexe Konfiguration und demzufolge relativ hohe Herstellungskosten auf.
  • Das Dokument US 5,170,158 A offenbart eine Anzeigevorrichtung mit einem Ansteuerungsschaltkreis zum Ansteuern der Datenleitungen in einem Matrixanzeigpaneel in Übereinstimmung mit Eingangs-Digitalsignalen, die eine Mehrzahl von Schieberegistern aufweist, wobei jedes Schieberegister mit einem aus einer Mehrzahl von Digital-Analog-Wandlern gekoppelt ist, deren Anzahl kleiner ist als die Anzahl der Datenleitungen, und eine Mehrzahl von Abtast-und-Halte-Schaltkreise, wobei jedem Abtast-und-Halte-Schaltkreis eine Datenleitung zugeordnet ist. Eine Anzahl von Digitalsignalen wird wiederholt an das Schieberegister angelegt und an den Digital-Analog-Wandler gesendet, um in analoge Bildsignale umgewandelt zu werden.
  • KR 10-2000-004893 A beschreibt eine Datensteuerungsvorrichtung für eine Flüssigkristallanzeige mit einer Mehrzahl integrierter Digital-Analog-Wandler-Schaltkreise zum Umwandeln von n Eingangs-Pixeldaten, wobei n ganzzahlig ist, in Pixelspannungssignale, und Unterteilen der n Pixelspannungssignale in zweimal ½n Pixelspannungssignale und zum Ausgeben der unterteilten Pixelspannungssignale unter Verwendung einer Zeitmultiplex-Vermittlung, und einer Mehrzahl von integrierten Ausgangspuffer-Schaltkreisen, die jeweils n Kanäle aufweisen (wobei z.B. n=1), zum Empfangen, Zwischenspeichern und Ausgeben der unterteilten Pixelspannungssignale an jede von n Datenleitungen, wobei mindestens zwei der Mehrzahl von integrierten Ausgangspuffer-Schaltkreisen an jeden der integrierten Digital-Analog-Wandler-Schaltkreise angeschlossen sind, und einem Zeitsteuerungs-Controller zum Steuern der integrierten Digital-Analog-Wandler-Schaltkreise.
  • US 6,281,891 B1 beschreibt eine Datensteuerungsvorrichtung für eine Flüssigkristallanzeige mit einer Mehrzahl integrierter Digital-Analog-Wandler-Schaltkreise zum Umwandeln von n Eingangs-Pixeldaten, wobei n ganzzahlig ist, in Pixelspannungssignale, wobei jeder der integrierten Digital-Analog-Wandler-Schaltkreise an einem an ein Flüssigkristallanzeigepaneel angeschlossenen „tape carrier package“ befestigt ist. Dabei wird ein Multiplexer-Schaltkreis auf dem LCD-Paneel gebildet, wobei der Multiplexer-Schaltkreis mit den Datenleitungen verbunden ist, und der Multiplexer-Schaltkreis ist auf dem Substrat des LCD-Paneels gebildet.
  • Dementsprechend ist es ein Ziel der vorliegenden Erfindung, eine Vorrichtung und ein Verfahren zur Datenansteuerung für eine Flüssigkristallanzeige zu schaffen, bei denen eines oder mehrere der Probleme und Nachteile gemäß dem Stand der Technik vermieden werden.
  • Gemäß dem Stand der Technik wird eine Daten-Ansteuerungsvorrichtung und ein Verfahren zum Betreiben einer Flüssigkristallanzeige geschaffen, wobei Digital-Analog-Wandler auf Zeitteilungs-Basis angesteuert werden und Ausgangspuffer separat in einem Flüssigkristallanzeigepaneel angebracht sind, wodurch die Anzahl von integrierten Digital-Analog-Wandler-Schaltkreisen und Datenträgerpaketen reduziert wird.
  • Weitere Ausgestaltungen und Vorteile der Erfindung sind der nachfolgenden Beschreibung zu entnehmen. Die Erfindung wird anhand der beigefügten Abbildungen näher erläutert.
  • Es werden eine Daten-Ansteuerungsvorrichtung gemäß dem Hauptanspruch, eine Daten-Ansteuerungsvorrichtung gemäß dem nebengeordneten Anspruch 4, eine Daten-Ansteuerungsvorrichtung gemäß dem nebengeordneten Anspruch 7, ein Verfahren zum Betreiben einer Daten-Ansteuerungsvorrichtung gemäß dem nebengeordneten Anspruch 19, und ein Verfahren zum Betreiben einer Daten-Ansteuerungsvorrichtung gemäß dem nebengeordneten Anspruch 20 bereitgestellt.
  • Vorteilhafte Weiterbildungen ergeben sich aus den abhängigen Ansprüchen.
  • Die Erfindung wird nachstehend anhand von in den beigefügten Abbildungen dargestellten Ausführungsbeispielen näher erläutert. Es zeigen:
    • 1 eine schematische Ansicht einer Daten-Ansteuerungsvorrichtung einer Flüssigkristallanzeige gemäß dem Stand der Technik;
    • 2 ein detailliertes Blockdiagramm einer Konfiguration des integrierten Daten-Ansteuerungs-Schaltkreises aus 1 gemäß dem Stand der Technik;
    • 3 ein Blockdiagramm einer beispielhaften Konfiguration einer Daten-Ansteuerungseinheit für eine Flüssigkristallanzeige gemäß der vorliegenden Erfindung;
    • 4 ein detailliertes Schaltungsdiagramm einer beispielhaften Ausgangspufferzelle, die in einem in 3 gezeigten Ausgangspuffer gemäß der vorliegenden Erfindung enthalten ist;
    • 5 ein Blockdiagramm, in welchem eine weitere beispielhafte Konfiguration einer Daten-Ansteuerungseinheit für eine Flüssigkristallanzeige gemäß der vorliegenden Erfindung dargestellt ist;
    • 6 ein Blockdiagramm, in welchem eine weitere beispielhafte Konfiguration einer Daten-Ansteuerungseinheit für eine Flüssigkristallanzeige gemäß der vorliegenden Erfindung dargestellt ist;
    • 7 ein Blockdiagramm, in welchem eine weitere beispielhafte Konfiguration einer Daten-Ansteuerungseinheit für eine Flüssigkristallanzeige gemäß der vorliegenden Erfindung dargestellt ist;
    • 8 ein schematisches Blockdiagramm einer beispielhaften Daten-Ansteuerungsvorrichtung für eine Flüssigkristallanzeigevorrichtung, welche die Daten-Ansteuerungseinheit gemäß der vorliegenden Erfindung aufweist;
    • 9 ein schematisches Blockdiagramm einer weiteren beispielhaften Daten-Ansteuerungsvorrichtung für eine Flüssigkristallanzeige, welche die Daten-Ansteuerungseinheit gemäß der vorliegenden Erfindung aufweist;
    • 10 ein schematisches Blockdiagramm einer weiteren beispielhaften Daten-Ansteuerungsvorrichtung für eine Flüssigkristallanzeige, welche die Daten-Ansteuerungseinheit gemäß der vorliegenden Erfindung aufweist; und
    • 11 ein schematisches Blockdiagramm zur Erläuterung der Funktionsweise des in 10 dargestellten dritten beispielhaften integrierten Digital-Analog-Wandler-Schaltkreises.
  • Nachfolgend wird auf die dargestellten Ausführungsbeispiele der vorliegenden Erfindung Bezug genommen, von denen Beispiele in den beigefügten Abbildungen gezeigt sind. Wo immer dies möglich ist, werden zur Bezeichnung gleicher oder ähnlicher Bauteile die gleichen Bezugszeichen verwendet.
  • 3 zeigt ein Blockdiagramm, in welchem eine beispielhafte Konfiguration einer Daten-Ansteuerungseinheit für eine Flüssigkristallanzeige gemäß der vorliegenden Erfindung dargestellt ist. Gemäß 3 kann eine an einen Zeitsteuerungs-Controller 28 angeschlossene Daten-Ansteuerungseinheit im wesentlichen in eine DAC-Einheit mit Digital-Analog-Wandler-Funktion und eine Puffer-Einheit mit Ausgangspufferfunktion, die in einem separaten Chip integriert sein kann, unterteilt sein. Außerdem kann die Daten-Ansteuerungseinheit ein einzelnes DAC-IC 30 und wenigstens zwei Ausgangspuffer-IC's 48A und 48B, die separat konfiguriert sind, aufweisen.
  • Nachfolgend wird ein Beispiel beschrieben, bei dem das erste Ausgangspuffer-IC 48A und das zweite Ausgangspuffer-IC 48B gemeinsam an ein einziges DAC-IC 30 angeschlossen sind. Das DAC-IC 30 kann in zwei Bereiche zeitgeteilt sein, um eine DAC-Funktion auszuüben, wodurch eine Anzahl 2n von Datenleitungen DL11 bis DL1n und DL21 bis DL2n über den ersten und zweiten Ausgangspuffer 48A und 48B angesteuert werden, wobei jeder der Ausgangspuffer 48A und 48B eine Anzahl n von Ausgangkanälen aufweist.
  • Der Zeitsteuerungs-Controller 28 kann diverse Steuersignale zum Steuern der Daten-Ansteuerungseinheit und Pixeldaten VD liefern. Dementsprechend kann der Zeitsteuerungs-Controller 28 einen Steuersignalgenerator 27 und einen Pixeldaten-Umordner 29 aufweisen. Der Steuersignalgenerator 27 kann diverse Steuersignale wie beispielsweise SSP, SSC, SOE1, REV, POL, SIE und SOE2 erzeugen, um beispielsweise die Daten-Ansteuerungseinheit in Reaktion auf externe vertikale und horizontale Synchronisationssignale und externe Punkttaktsignale zu steuern. Der Pixeldaten-Umordner 29 kann eine geordnete Sequenz einer Anzahl 2n von Pixeldaten VD umordnen und dann die Anzahl 2n von Pixeldaten VD in einer „n-nach-n“-Reihenfolge umordnen, um sie sequentiell an die Anzahl 2n von Datenleitungen DL11 bis DL1n und DL21 bis DL2n zu liefern. Beispielsweise ordnet der Pixeldaten-Umordner 29 die Anzahl 2n von Pixeldaten VD so, dass die in der „n-nach-n“-Reihenfolge gelieferten Pixeldaten VD Pixeldaten enthalten, die an das erste Ausgangspuffer-IC 48A und das zweite Ausgangspuffer-IC 48B in einer „½-nach-½n-Reihenfolge“ geliefert werden.
  • Ferner kann der Pixeldaten-Umordner 29 die Pixeldaten VD in geradzahlige Pixeldaten VDgerade und ungeradzahlige Pixeldaten VDungerade unterteilen, wodurch die Übertragungsfrequenz reduziert wird, und gleichzeitig die geradzahligen Pixeldaten VDgarade und die ungeradzahligen Pixeldaten VDungerade über jede Übertragungsleitung ausgeben. Dementsprechend kann jede der geradzahligen Pixeldaten VDgerade und der ungeradzahligen Pixeldaten VDungerade rote (R), grüne (R) und blaue (B) Pixeldaten enthalten. Insbesondere kann der Pixeldaten-Umordner 29 die Pixeldaten VD so modulieren, dass die Pixeldaten VD, deren Übergangs-Bitanzahl einen Referenzwert überschreitet, eine reduzierte Übergangs-Bitanzahl aufweisen können, so das eine elektromagnetische Interferenz (EMI= electromagnetic interference") bei der Übertragung minimiert wird, und der Pixeldaten-Umordner 29 kann dann die modulierten Pixeldaten VD ausgeben.
  • Die Anzahl 2n von Pixeldaten, die an die Anzahl 2n von Datenleitungen DL11 bis DLn und DL21 bis DL2n zu liefern sind, können in das DAC-IC 30 in der zeitgeteilten „n-nach-n“-Reihenfolge angegeben werden. Das DAC-IC 30 kann die Anzahl 2n von Pixelspannungssignalen, die in analoge Signale in der „½n-nach-½“-Reihenfolge umgewandelt werden, physikalisch unterteilen, um sie gleichzeitig an das erste Ausgangspuffer-IC 48A und das zweite Ausgangspuffer-IC 48B anzulegen. Anschließend kann das DAC-IC 30 den DAC-Betrieb bezüglich der verbleibenden Anzahl n von Pixeleingabedaten während einer nachfolgenden Zeitperiode wiederholen. Dementsprechend kann das DAC-IC 30 einen Schieberegisterabschnitt 36 zum Anlegen eines sequentiellen Abtastsignals, einen Latch-Abschnitt 38 zum sequentiellen Verriegeln und Ausgeben der Pixeldaten VD in Reaktion auf das Abtastsignal, und einen Digital-Analog-Wandler (DAC) 40 zum Umwandeln der Pixeldaten VD von dem Latch-Abschnitt 38 in ein Pixelsignal aufweisen. Ferner kann das DAC-IC 30 einen Signal-Controller 32 zum Ankoppeln verschiedener Steuersignale von einem Zeitsteuerungs-Controller 28 und der Pixeldaten VD, sowie einen Gammaspannungsabschnitt 34 zum Liefern positiver und negativer Gammaspannungen, die in dem DAC 40 erforderlich sind, aufweisen.
  • Der Signal-Controller 32 kann diverse Steuersignale, die von dem Zeitsteuerungs-Controller 28 empfangen werden, wie beispielweise SSP, SSC, SOE, REV und POL, sowie die Pixeldaten VD steuern, um die Steuersignale an entsprechende Bauelemente auszugeben. Der Gammaspannungsabschnitt 34 kann eine Vielzahl von Gammareferenzspannungen, die von einem (nicht gezeigten) Gammareferenzspannungsgenerator erhalten werden, für jeden Grau-Pegel unterteilen, und die unterteilte Vielzahl von Gammareferenzspannungen ausgeben.
  • Der Schieberegister-Abschnitt 36 kann eine Anzahl n von Schieberegistern aufweisen, die einen von dem Signal-Controller 32 empfangenen Source-Startimpuls SSP sequentiell in Reaktion auf ein Source-Abtasttaktsignal SSC verschieben, um den Source-Startimpuls SSP als Abtastsignal auszugeben.
  • Der Latch-Abschnitt 38 kann die von dem Signal-Controller 32 empfangenen Pixeldaten VD mittels einer speziellen Einheit in Reaktion auf das von dem Schieberegister-Abschnitt 36 empfangene Abtasttaktsignal sequentiell abtasten, um die Pixeldaten VD zu Verriegeln. Dementsprechend kann der Latch-Abschnitt 38 eine Anzahl n von Latch-Elementen zum Verriegeln einer Anzahl n von Pixeldaten VD aufweisen, von denen jede eine Größe entsprechend eine Bitzahl (d.h. 3 Bits oder 6 Bits) der Pixeldaten VD besitzt. Der Latch-Abschnitt 38 kann gleichzeitig die geradzahligen Pixeldaten VDgarade und die ungeradzahligen Pixeldaten VDungerade, die über den Signal-Controller 32 angelegt werden, verriegeln, d.h. 6 Pixeldaten für jedes Abtastsignal. Nachfolgend kann der Latch-Abschnitt 38 gleichzeitig die Anzahl n von Pixeldaten VD in Reaktion auf ein erstes Source-Ausgabe-Freigabesignal SOE1, welches von dem Signal-Controller 32 empfangen wird, ausgeben. Dementsprechend kann der Latch-Abschnitt 32 die Pixeldaten VD, die zum Erhalten einer reduzierten Übergangs-Bitanzahl moduliert wurden, in Reaktion auf ein Dateninversionsauswahlsignal REV umspeichern, und der Latch-Abschnitt 32 kann dann die Pixeldaten VD ausgeben.
  • Der DAC 40 kann die Anzahl n von Pixeldaten VD, die von dem Latch-Abschnitt 38 erhalten wurden, gleichzeitig in positive und negative Pixelsignale umwandeln und kann selektiv die positiven und negativen Pixelspannungssignale in Reaktion auf ein Polaritätssteuerungssignal POL ausgeben. Dementsprechend kann der DAC 40 einen positiven (P) Dekodierungsabschnitt 42 und einen negativen (N) Dekodierungsabschnitt 44 aufweisen, welche gemeinsam an den Latch-Abschnitt 38 angeschlossen sein können, und einen Multiplexer (MUX) 46 zum Auswählen von Ausgangssignalen des P-Dekodierungsabschnitts 42 und des N-Dekodierungsabschnitts 44.
  • Der P-Dekodierungsabschnitt 42 kann eine Anzahl n von P-Decodern aufweisen, die die Anzahl n von Pixeldaten VD, die gleichzeitig von dem Latch-Abschnitt 38 eingegeben werden, in positive Pixelsignale gemäß von dem Gammaspannungsabschnitt 34 empfangenen positiven Gammaspannungen umwandeln. Der N-Dekodierungsabschnitt 44 kann eine Anzahl n von N-Decodern aufweisen, die die Anzahl n von Pixeldaten VD, die gleichzeitig von dem Latch-Abschnitt 38 eingegeben werden, in negative Pixelsignale gemäß von dem Gammaspannungsabschnitt 34 empfangenen negativen Gammaspannungen umwandeln. Der Multiplexer 46 kann auf ein von dem Signal-Controller 32 empfangenes Polaritätssteuerungssignal POL reagieren, um die positiven Pixelsignale von dem P-Dekodierungsabschnitt 42 oder die negativen Pixelsignale von dem N-Dekodierungsabschnitt 44 selektiv auszugeben. Genauer kann eine Anzahl ½n von Ausgangskanälen des Multiplexers 46 an das erste Ausgangspuffer 48 angeschlossen sein, während eine verbleibende Anzahl ½n von Ausgangskanälen des Multiplexers 46 an das zweite Ausgangspuffer-IC 48B angeschlossen sein kann. Dementsprechend kann die Anzahl n der von dem Multiplexer 46 ausgegebenen Pixelspannungssignale in eine Anzahl ½n von Signalen unterteilt werden, die gleichzeitig an das erste Ausgangspuffer-IC 48A und das zweite Ausgangspuffer-IC 48B angelegt werden.
  • Jedes der ersten und zweiten Ausgangspuffer-IC's 48A und 48B kann die in der „½-nach-½n“-Reihenfolge von dem DAC-IC 30 eingegebenen Pixelsignale abtasten und halten, so dass die Pixelsignale an die Anzahl von Datenleitungen DL11 bis DL1n oder DL21 bis DL2n gleichzeitig ausgegeben werden. Dementsprechend können das erste Ausgangspuffer-IC 48A oder das zweite Ausgangspuffer-IC 48B einen Demultiplexer 50A oder 50B und einen Ausgangspuffer-Abschnitt 52A oder 52B aufweisen. Jeder der Demultiplexer 50A und 50B kann es jedem der Anzahl ½n von Pixelspannungssignalen, die gleichzeitig von dem DAC-IC 30 eingegeben werden, ermöglichen, dass sie an eine Anzahl n von in den Ausgangspuffer-Abschnitten 52A und 52B enthaltenen Ausgangspufferzellen in Reaktion auf ein von dem Zeitsteuerungs-Controller 28 empfangenes Source-Eingabe-Freigabesignal SIE selektiv angelegt werden.
  • Jeder der Ausgangspuffer-Abschnitte 52A und 52B kann die Anzahl ½n von Pixelspannungssignalen, die von jedem der Demultiplexer 50A und 50B erhalten werden, sequentiell eingeben und halten. Wenn die Anzahl ½n von Pixelspannungssignalen in jeden der Ausgangspuffer-Abschnitte 52A und 52B eingegeben wird, um sämtliche der Anzahl n von Pixelspannungssignalen einzugeben und zu halten, wird die Anzahl n von erhaltenen Pixelspannungssignalen gleichzeitig an die entsprechenden Datenleitungen DL11 bis DL1n und DL21 bis DL2n in Reaktion auf ein zweites Source-Ausgabe-Freigabesignal SEO2, welches von dem Zeitsteuerungs-Controller 28 empfangen wird, angelegt. Jeder der Ausgangspuffer-Abschnitte 52A und 52B kann die Anzahl n von Ausgangspufferzellen aufweisen, die an die entsprechenden Datenleitungen DL11 bis DL1n und DL21 bis DL2n in Eins-zu-Eins-Zuordnungen angeschlossen sind.
  • 4 zeigt ein detailliertes Schaltungsdiagramm einer exemplarischen Ausgangspufferzelle, die in dem in 3 gezeigten Ausgangspuffer gemäß der vorliegenden Erfindung enthalten ist. Gemäß 4 kann jede Ausgangspufferzelle einen ersten Spannungsfolger 56 zum Puffern und Ausgeben eines Eingabe-Pixel-Spannungssignals Vsin, einen Kondensator C zum Halten eines Pixel-Spannungssignals von dem ersten Spannungsfolger 56, eine Schaltvorrichtung SW zum Ausgeben des in dem Kondensator C gehaltenen Pixel-Spannungssignals in Reaktion auf ein Source-Ausgabe-Freigabesignal SOE2, welches von dem Zeitsteuerungs-Controller 38 erhalten wurde, und einen am die Schaltvorrichtung SW angeschlossenen zweiten Spannungsfolger 57 zum Puffern des Pixel-Spannungssignals und Ausgeben des gepufferten Spannungssignals als Ausgangs-Pixel-Spannungssignal VSout aufweisen. Dementsprechend kann der Kondensator C zwischen dem Ausgangsanschluss des ersten Spannungsfolgers 56 und einer Masse-Spannungsquelle oder einem Eingangsanschluss des ersten Spannungsfolgers 56 und der Masse-Spannungsquelle angeschlossen sein.
  • 5 zeigt ein Blockdiagramm, in welchem eine weitere beispielhafte Konfiguration einer Daten-Ansteuerungseinheit für eine Flüssigkristallanzeige gemäß der vorliegenden Erfindung dargestellt ist. Die beispielhafte, an einen Zeitsteuerungs-Controller 58 in 5 angeschlossene Daten-Ansteuerungseinheit unterscheidet sich von der beispielhaften, an den Zeitsteuerungs-Controller 28 in 3 angeschlossenen Daten-Ansteuerungseinheit insofern, als ein Ausgangspuffer-IC 78 eine Anzahl 2n von Ausgangskanälen aufweist. Gemäß 5 kann der Zeitsteuerungs-Controller 58 diverse Steuersignale zum Steuern der Daten-Ansteuerungseinheit und der Pixeldaten VD liefern. Dementsprechend kann der Zeitsteuerungs-Controller 58 einen Steuersignalgenerator 57 und einen Pixeldaten-Umordner 59 aufweisen. Der Steuersignalgenerator 57 kann diverse Steuersignale wie beispielsweise SSP, SSC, SOE1, REV, POL, SIE und SOE2 erzeugen, um die Daten-Ansteuerungseinheit entsprechend externer vertikaler und horizontaler Synchronisationssignale und externer Punkttaktsignale zu steuern. Der Pixeldaten-Umordner 59 kann eine Anzahl n von Zeitunterteilungen aus einer Anzahl 2n von Pixeldaten VD erzeugen, und sequentiell die zeitgeteilten Daten an eine Anzahl 2n von Datenleitungen DL11 bis DL1n und DL21 bis DL2n liefern. Ferner kann der Pixeldaten-Umordner 59 die Pixeldaten VD in geradzahlige Pixeldaten VDgerade und ungeradzahlige Pixeldaten VDungerade unterteilen, wodurch eine Übertragungsfrequenz reduziert wird, und gleichzeitig die geradzahligen Pixeldaten VDgerade und die ungeradzahligen Pixeldaten VDungerade über jede Übertragungsleitung ausgeben. Dementsprechend können sämtliche geradzahligen Pixeldaten VDgerade und ungeradzahligen Pixeldaten VDungerade rote (R), grüne (G) und blaue (B) Pixeldaten aufweisen. Insbesondere kann der Pixeldaten-Umordner 59 die Pixeldaten VD modulieren, deren Übergangs-Bitanzahl einen Referenzwert überschreitet, und die modulierten Pixeldaten VD ausgeben. Folglich weisen die Pixeldaten VD eine reduzierte Übergangs-Bitanzahl auf, wodurch eine elektromagnetische Interferenz (EMI) bei der Datenübertragung minimiert wird.
  • Die Anzahl 2n von Pixeldaten, die an die Anzahl 2n von Datenleitungen DL11 bis DL1n und DL21 bis DL2n zu liefern sind, können an das DAC-IC 60 in einer zeitgeteilten „n-nach-n“-Reihenfolge eingegeben werden. Das DAC-IC 60 kann eine Anzahl n von zuvor eingegebenen Pixeldaten als analoge Pixel-Spannungssignale umwandeln. Das DAC-IC 60 kann die Anzahl n von in analoge Signale umgewandelten Pixel-Spannungssignalen in einer „k-nach-k“-Reihenfolge unterteilen und gleichzeitig die analogen Signale an das Ausgangspuffer-IC 78 anlegen. Dann kann das DAC-IC 60 die Durchführung bezüglich der verbleibenden Anzahl n von Pixel-Eingangsdaten bei einer nächsten Zeitperiode wiederholen.
  • Das DAC-IC 60 kann einen Schieberegister-Abschnitt 66 zum Anlegen eines sequentiellen Abtastsignals, einen Latch-Abschnitt 68 zum sequentiellen Verriegeln und gleichzeitigen Ausgeben von Pixeldaten VD in Reaktion auf das Abtastsignal, und einen Digital-Analog-Wandler (DAC) 70 zum Umwandeln der von dem Latch-Abschnitt 38 empfangenen Pixeldaten VD in ein Pixel-Spannungssignal aufweisen. Ferner kann der DAC-IC 60 einen Signal-Controller 62 zum Ankoppeln diverser von einem Steuerungs-Controller 58 empfangener Steuersignale und der Pixeldaten VD aufweisen, sowie einen Gammaspannungsabschnitt 64 zum Liefern positiver und negativer Gammaspannungen, die in dem DAC 70 erforderlich sind.
  • Der Signal-Controller 62 kann die diversen von dem Zeitsteuerungs-Controller 58 empfangenen Steuersignale und die Pixeldaten VD steuern, um die diversen Steuersignale an entsprechende Bauelemente auszugeben. Der Gammaspannungsabschnitt 64 kann eine Vielzahl von Gammareferenzspannungen, die von einem (nicht gezeigten) Gammareferenzspannungsgenerator eingegeben werden, für jeden Grau-Pegel unterteilen und dann die unterteilten Gammareferenzspannungen ausgeben.
  • Der Schieberegister-Abschnitt 66 kann eine Anzahl n von Schieberegistern aufweisen, die einen von dem Signal-Controller 62 empfangenen Source-Startimpuls SSP in Reaktion auf ein Source-Abtasttaktsignal SSC sequentiell verschieben, um den Source-Startimpuls SSP als Abtastsignal auszugeben.
  • Der Latch-Abschnitt 68 kann die von dem Signal-Controller 62 empfangenen Pixeldaten VD in Reaktion auf das von dem Schieberegister-Abschnitt 66 empfangene Abtastsignal sequentiell abtasten, um die Pixeldaten VD zu halten.
  • Dementsprechend kann der Latch-Abschnitt 68 eine Anzahl n von Latch-Elementen zum Verriegeln der Anzahl n von Pixeldaten VD aufweisen, von denen jedes eine Größe aufweist, die einer Bitzahl (d.h. 3 Bits oder 6 Bits) der Pixeldaten VD aufweist. Der Latch-Abschnitt 68 kann gleichzeitig die geradzahligen Pixeldaten VDgerade und die ungeradzahligen Pixeldaten VDungerade, die über den Signal-Controller 62 angelegt werden, verriegeln, d.h. 6 Pixeldaten für jedes Abtastsignal. Nachfolgend kann der Latch-Abschnitt 68 die Anzahl n von Pixeldaten VD in Reaktion auf ein von dem Signal-Controller 62 empfangenes erstes Source-Ausgangssignal SOE1 gleichzeitig ausgeben. Dementsprechend kann der Latch-Abschnitt 62 die zum Erreichen einer reduzierten Übergangs-Bitanzahl modulierten Pixeldaten VD in Reaktion auf ein Dateninversionsauswahlsignal REV umspeichern, woraufhin der Latch-Abschnitt 62 die Pixeldaten VD ausgeben kann.
  • Der DAC 70 kann die Anzahl n der von dem Latch-Abschnitt 68 empfangenen Pixeldaten gleichzeitig in positive und negative Pixelsignale umwandeln, und die positiven und negativen Pixelspannungssignale in Reaktion auf ein Polaritätssteuerungssignal POL selektiv ausgeben. Dementsprechend kann der DAC 70 einen positiven (P) Dekodierungsabschnitt 72 und einen negativen (N) Dekodierungsabschnitt 74 aufweisen, die gemeinsam an den Latch-Abschnitt 68 angeschlossen sind, sowie einen Multiplexer (MUX) 76 zum selektiven Ausgeben von Signalen des P-Dekodierungsabschnitts 72 und des N-Dekodierungsabschnitts 74.
  • Der P-Dekodierungsabschnitt 72 kann eine Anzahl n von P-Decodern aufweisen, die die gleichzeitig von dem Latch-Abschnitt 68 eingegebenen Pixeldaten in positive Pixelsignale entsprechend von dem Gammaspannungsabschnitt 64 empfangenen positiven Gammaspannungen umwandeln. Der N-Dekodierungsabschnitt 74 kann eine Anzahl n von N-Decodern aufweisen, die die gleichzeitig von dem Latch-Abschnitt 68 eingegebenen Pixeldaten in negative Pixelsignale entsprechend den von dem Gammaspannungsabschnitt 64 empfangenen negativen Gammaspannungen umwandeln. Der Multiplexer 76 kann auf ein von dem Signal-Controller 62 empfangenes Polaritätssteuersignal POL derart reagieren, dass er die von dem P-Dekodierungsabschnitt 72 empfangenen positiven Pixelsignale und die von dem N-Dekodierungsabschnitt 74 empfangenen negativen Pixelsignale selektiv ausgibt, und reagiert auf ein Auswahl-Steuersignal SEL derart, dass er die Anzahl n von Pixelspannungssignalen in einer „k-nach-k“-Reihenfolge ausgibt.
  • Dementsprechend kann die Bitanzahl des Auswahl-Steuersignals SEL in Abhängigkeit von einer Frequenz „j“ bestimmt werden, durch welche die Anzahl n von Pixelspannungssignalen dividiert wird. Wenn beispielsweise die Anzahl n von Pixelspannungssignalen geteilt durch 8 ausgegeben wird (d.h. j=8), kann das Auswahl-Steuersignal SEL 3 Bits aufweisen. Wie zuvor beschrieben, kann der DAC 70 jedes der Anzahl n von Pixeldaten in die Anzahl n von Pixelspannungssignalen umwandeln und eine Anzahl k von Zeitunterteilungen der Anzahl n von Pixelspannungssignalen (mit k kleiner als n) ausgeben.
  • Das Ausgangspuffer-IC 78 kann die eingegebenen Pixelspannungssignale abtasten und halten, welche von dem DAC-IC 60 in der „k-nach-k“-Reihenfolge empfangen wurden, um gleichzeitig die Pixelspannungssignale an die Anzahl n von Datenleitungen der Anzahl 2n von Datenleitungen DL1 bis DL2n auszugeben. Dementsprechend kann das Ausgangspuffer-IC 78 einen Demultiplexer 80 und einen Ausgangspuffer-Abschnitt 82 aufweisen.
  • Der Demultiplexer 80 kann es ermöglichen, dass eingegebene Pixelspannungssignale, die in der „k-nach-k“-Reihenfolge von dem Multiplexer 76 empfangen werden, an eine Anzahl n von Ausgangspufferzellen der Anzahl 2n von in dem Ausgangspuffer-Abschnitt 82 erhaltenen Ausgangspufferzellen in der „k-nach-k“-Reihenfolge in Reaktion auf ein von dem Zeitspannungs-Controller 58 empfangenes Source-Eingabe-Freigabesignal SIE selektiv angelegt werden. Dementsprechend kann das Source-Eingabe-Freigabesignal SIE auch eine Bitanzahl aufweisen, die der Frequenz „j“ entspricht, durch die die Anzahl n von Pixelspannungssignalen geteilt wird, ähnlich dem Auswahl-Steuerungssignal SEL.
  • Der Ausgangspuffer-Abschnitt 82 kann eine Konfiguration aufweisen, wie sie in 5 gezeigt ist, und kann eine Anzahl 2n von Ausgangspufferzellen aufweisen, die an die Anzahl 2n von Datenleitungen DL1 bis DL2n in einer Eins-zu-Eins-Zuordnung angeschlossen sind. Der Ausgangspuffer-Abschnitt 82 kann jedes der Anzahl k der von dem Demultiplexer 80 angelegten Pixelspannungssignale sequentiell eingeben, um die Anzahl n von Pixelspannungssignalen zu halten. Die Anzahl n von Ausgangspufferzellen, welche die Anzahl n von Pixelspannungssignalen halten, kann den Betrieb wiederholen, um einen solchen Haltezustand aufrechtzuerhalten, bis sämtliche verbleibende Pixelspannungssignale in die verbleibende Anzahl n von Ausgangspufferzellen eingegeben worden sind. Wenn die Anzahl 2n von Pixelspannungssignalen an den Ausgangspuffer-Abschnitt 82 in der „k-nach-k“-Reihenfolge eingegeben worden ist, so dass sämtliche der Anzahl 2n von Pixelspannungssignalen eingegeben und gehalten werden können, wird die Anzahl 2n von gehaltenen Pixelspannungssignalen gleichzeitig an die Anzahl 2n von Datenleitungen DL1 bis DL2n in Reaktion auf ein von dem Zeitsteuerungs-Controller 58 empfangenes zweites Source-Ausgangs-Freigabesignal SOE2 angelegt.
  • 6 zeigt ein Blockdiagramm mit einer weiteren beispielhaften Konfiguration einer Daten-Ansteuerungseinheit für eine Flüssigkristallanzeige gemäß der vorliegenden Erfindung. Zunächst kann die beispielhafte Daten-Ansteuerungseinheit gemäß 6 ähnliche Bauelemente wie die beispielhafte Daten-Ansteuerungseinheit gemäß 3 aufweisen, außer dass ein Ausgangsanschluss des DAC-IC 90 ferner einen ersten Demultiplexer 108 zum sequentiellen Ansteuern eines ersten Ausgangspuffer-IC's 110A und eines zweiten Ausgangspuffer-IC's 110B aufweisen kann.
  • Außerdem kann die in 6 gezeigte beispielhafte Daten-Ansteuerungseinheit mittels eines ähnlichen Ansteuerungsverfahrens wie der in 5 gezeigte beispielhafte Zeitsteuerungs-Controller 58 gesteuert werden. Wie zuvor beschrieben wurde, kann der beispielhafte Zeitsteuerungs-Controller 58 diverse Steuersignale zum Steuern der Daten-Ansteuerungseinheit und Pixeldaten VD liefern. Dementsprechend kann der Zeitsteuerungs-Controller 58 einen Steuersignalgenerator 55 und einen Pixeldaten-Ordner 59 aufweisen. Der Steuersignalgenerator 55 kann diverse Steuersignale wie beispielsweise SSP, SSC, SOE1, REV, POL, SEL1, SEL2, SIE und SOE2 erzeugen, um die Daten-Ansteuerungseinheit entsprechend externen vertikalen und horizontalen Synchronisationssignalen und externen Punkttaktsignalen zu steuern. Der Pixeldaten-Ordner 59 kann dafür sorgen, dass eine Anzahl n von Zeitteilungen einer Anzahl 2n von Pixeldaten VD sequentiell an eine Anzahl 2n von Datenleitungen DL11 bis DL1n und DL21 bis DL2n geliefert werden. Ferner kann der Pixeldaten-Ordner 59 die Pixeldaten VD in geradzahlige Pixeldaten VDgerade und ungerade Pixeldaten VDungerade unterteilen, wodurch eine Übertragungsfrequenz reduziert wird, und gleichzeitig die geradzahligen Pixeldaten VDgerade und die ungeradzahligen Pixeldaten VDungerade über jede Transmissionsleitung ausgeben. Dementsprechend kann jede der Pixeldaten VDgerade und der ungeradzahligen Pixeldaten VDungerade rote (R), grüne (G) und blaue (B) Pixeldaten aufweisen. Insbesondere kann der Pixeldaten-Ordner 59 die Pixeldaten VD, deren Übergangs-Bitanzahl einen Referenzwert übersteigt, modulieren, und die modulierten Pixeldaten VD ausgeben. Folglich können die Pixeldaten VD eine reduzierte Übergangs-Bitanzahl aufweisen, wodurch eine elektromagnetische Interferenz (EMI) bei der Datenübertragung minimiert wird.
  • Die Anzahl 2n von an die Anzahl 2n von Datenleitungen DL11 bis DL1n und DL21 bis DL2n zu liefernden Pixeldaten kann in ein DAC-IC 90 in einer zeitgeteilten „n-nach-n“-Reihenfolge geliefert werden. Das DAC-IC 90 kann eine Anzahl n von zuvor eingegebenen Pixeldaten als analoge Pixelspannungssignale umwandeln. Das DAC-IC 90 kann die Anzahl n von in analoge Signale umgewandelten Pixelspannungssignalen in einer „k-nach-k“-Reihenfolge (k < n) unterteilen, um die zeitgeteilte Anzahl n von Pixelspannungssignalen selektiv an die ersten und zweiten Ausgangspuffer-IC's 110A und 110B anzulegen.
  • Das DAC-IC 90 kann einen Schieberegister-Abschnitt 96 zum Anlegen eines sequentiellen Abtastsignals, einen Latch-Abschnitt 98 zum sequentiellen Verriegeln und gleichzeitigen Ausgeben von Pixeldaten VD in Reaktion auf das Abtastsignal, und einen Digital-Analog-Wandler (DAC) 100 zum Umwandeln der von dem Latch-Abschnitt 98 empfangenen Pixeldaten VD in ein Pixelspannungssignal, und einen ersten Demultiplexer 108 zum selektiven Anlegen des von dem DAC 100 empfangenen Pixelspannungssignals an das erste Ausgangspuffer-IC 110A und das zweite Ausgangspuffer-IC 110B aufweisen. Ferner kann das DAC-IC 90 einen Signal-Controller 92 zum Ankoppeln diverser von einem Zeitsteuerungs-Controller 58 empfangener Steuersignale und der Pixeldaten VD, sowie einen Gammaspannungsabschnitt 94 zum Liefern positiver und negativer Gammaspannungen, die in dem DAC 100 erforderlich sind, aufweisen.
  • Der Signal-Controller 92 kann diverse Steuersignale wie beispielsweise CLK, SSP, SSC, SOE, REV, POL, SEL1 und SEL2, die von dem Zeitsteuerungs-Controller 58 erhalten werden, und die Pixeldaten VD steuern, um die diversen Steuersignale an entsprechende Bauelemente auszugeben. Der Gammaspannungsabschnitt 94 kann eine Vielzahl der von einem (nicht gezeigten) Gammareferenzspannungsgenerator eingegebenen Gammareferenzspannungen für jeden Grau-Pegel unterteilen und dann die unterteilten Gammareferenzspannungen ausgeben.
  • Der Schieberegister-Abschnitt 96 kann eine Anzahl n von Schieberegistern aufweisen, die einen von dem Signal-Controller 92 empfangenen Source-Startimpuls SSP in Reaktion auf ein Source-Abtastsignal SSC sequentiell verschieben, um den Source-Startimpuls SSP als Abtastsignal auszugeben.
  • Der Latch-Abschnitt 98 kann die von dem Signal-Controller 92 empfangenen Pixeldaten in Reaktion auf das von dem Schieberegister-Abschnitt 96 empfangene Abtastsignal sequentiell abtasten, um die Pixeldaten VD zu halten.
  • Dementsprechend kann der Latch-Abschnitt 98 eine Anzahl n von Latch-Elementen zum Verriegeln einer Anzahl n von Pixeldaten VD aufweisen, von denen jedes einer Größe entsprechend einer Bitzahl (d.h. 3 Bits oder 6 Bits) der Pixeldaten VD besitzt. Der Latch-Abschnitt 98 kann die geradzahligen Pixeldaten VDgerade und die ungeradzahligen Pixeldaten VDungerade, die über den Signal-Controller 92 angelegt werden, gleichzeitig Verriegeln, d.h. 6 Pixeldaten für jedes Abtastsignal. Nachfolgend kann der Latch-Abschnitt 98 die Anzahl n von Pixeldaten VD in Reaktion auf ein von dem Signal-Controller 92 empfangenes erstes Source-Ausgabe-Freigabesignal SOE1 gleichzeitig ausgeben. Dementsprechend kann der Latch-Abschnitt 92 die Pixeldaten VD, die zum Erreichen einer reduzierten Übergangs-Bitanzahl moduliert wurden, in Reaktion auf ein Dateninversionsauswahlsignal REV umspeichern, woraufhin der Latch-Abschnitt 98 die Pixeldaten VD ausgibt.
  • Der DAC 100 kann die Anzahl n von dem Latch-Abschnitt 98 empfangenen Pixeldaten VD gleichzeitig in positive und negative Pixelsignale umwandeln und die positiven und negativen Pixelsignale in einer „k-nach-k“-Reihenfolge in Reaktion auf ein Polaritätssteuersignal POL und ein erstes Auswahlsteuersignal SEL1 separat ausgeben. Dementsprechend kann der DAC 100 einen positiven (P) Dekodierungsabschnitt 102 und einen negativen (N) Dekodierungsabschnitt 104 aufweisen, die gemeinsam an den Latch-Abschnitt 98 angeschlossen sind, sowie einen Multiplexer (MUX) 106 zum selektiven Ausgeben von Signalen des P-Dekodierungsabschnitts 102 und des N-Dekodierungsabschnitts 104.
  • Der P-Dekodierungsabschnitt 102 kann eine Anzahl n von P-Decodern aufweisen, die die Anzahl n der von dem Latch-Abschnitt 98 eingegebenen Pixeldaten in positive Pixelsignale gemäß von dem Gammaspannungsabschnitt 94 empfangenen Gammaspannungen umwandeln. Der N-Dekodierungsabschnitt 104 kann eine Anzahl n von N-Decodern aufweisen, die gleichzeitig die Anzahl n von den Latch-Abschnitt 98 eingegebenen Pixeldaten in negative Pixelsignale entsprechend von dem Gammaspannungsabschnitt 94 empfangenen negativen Gammaspannungen umwandeln. Die Multiplexer 106 kann auf ein von dem Signal-Controller 92 empfangenes Polaritätssteuerungssignal POL so reagieren, dass er die von dem P-Dekodierungsabschnitt 102 empfangenen positiven Pixelsignale oder die von dem N-Dekodierungsabschnitt 104 empfangenen negativen Pixelsignale selektiv ausgibt und antwortet auf ein erstes Auswahl-Steuerungssignal SEL1 derart, dass er die Anzahl n von Pixelspannungssignalen in der „k-nach-k“-Reihenfolge ausgibt. Dementsprechend kann die Bitanzahl des ersten Auswahl-Steuerungssignals SEL1 in Abhängigkeit von einer Frequenz „j“ bestimmt werden, durch die die Anzahl n von Pixelspannungssignalen geteilt wird. Beispielsweise kann, wenn die Anzahl n von Pixelspannungssignalen dividiert durch 8 ausgegeben wird (d.h. j=8), das erste Auswahl-Steuerungssignal SEL1 3 Bits aufweisen. Wie zuvor beschrieben wurde, kann der DAC 100 jedes der Anzahl n von Pixeldaten in die Anzahl n von Pixelspannungssignalen umwandeln, und die Anzahl n von Pixelspannungssignalen in der „k-nach-k“-Reihenfolge (mit k kleiner als n) separieren.
  • Der erste Demultiplexer 108 kann jedes der Anzahl k der von dem Multiplexer 106 eingegebenen Pixelspannungssignale an das erste Ausgangspuffer-IC 110A oder das zweite Ausgangspuffer-IC 110B in Reaktion auf ein von dem Signal-Controller 92 eingegebenes zweites Auswahl-Steuerungssignal SEL2 ausgeben. Dementsprechend kann, da auch das zweite Auswahl-Steuerungssignal SEL2 in Abhängigkeit von einer Frequenz „j“, durch die die Anzahl n von Pixelspannungssignalen geteilt wird, bestimmt wird, das erste Auswahl-Steuerungssignal SEL1 die gleiche Bitanzahl aufweisen.
  • Jedes der ersten und zweiten Ausgangspuffer-IC's 110A und 110B kann die von dem DAC-IC 90 empfangenen, in der „k-nach-k“-Reihenfolge empfangenen Pixelspannungssignale abtasten und halten, um die Pixelspannungssignale gleichzeitig an die Anzahl n von Datenleitungen DL11 bis DL1n oder DL21 bis DL2n auszugeben. Dementsprechend kann das erste Ausgangspuffer-IC 110A oder das zweite Ausgangspuffer-IC 110B einen zweiten Demultiplexer 112A oder 112B und einen Ausgangspuffer-Abschnitt 114A oder 114B aufweisen.
  • Jeder der zweiten Demultiplexer 112A und 112B kann es ermöglichen, dass die von dem ersten Demultiplexer 108 empfangenen, in der „k-nach-k“-Reihenfolge eingegebenen Pixelspannungssignale selektiv an die Anzahl n von Ausgangspufferzellen, die in den Ausgangspuffer-Abschnitten 114A und 114B enthalten sind, in der „k-nach-k“-Reihenfolge in Reaktion auf ein von dem Zeitsteuerungs-Controller 58 empfangenes Source-Eingangs-Freigabesignal SIE angelegt wird.
  • Jeder der Ausgangspuffer-Abschnitte 114A und 114B kann eine Anzahl n von Ausgangspufferzellen aufweisen, die eine Konfiguration gemäß 4 besitzen, und an die entsprechenden Datenleitungen DL11 bis DL21 und DL21 bis DL2n in einer Eins-zu-Eins-Zuordnung angeschlossen werden. Jeder der Ausgangspuffer-Abschnitte 114A und 114B kann jedes der Anzahl k von jedem Demultiplexer 112A und 112B angelegten Pixelspannungssignale sequentiell eingeben und halten. Wenn die Anzahl 2n von Pixelspannungssignalen so in der „k-nach-k“-Reihenfolge an den Ausgangspuffer-Abschnitt 82 eingegeben wird, dass sämtliche der Anzahl 2n von Pixelspannungssignalen eingegeben und gehalten werden können, wird die Anzahl 2n gehaltener Pixelspannungssignale gleichzeitig an die entsprechenden Datenleitungen DL11 bis DL1n und DL21 bis DL2n in Reaktion auf ein von dem Zeitsteuerungs-Controller 58 empfangenes zweites Source-Ausgangs-Freigabesignal SOE2 angelegt.
  • In 7 ist ein Blockdiagramm mit einer weiteren beispielhaften Konfiguration einer Daten-Ansteuerungseinheit für eine Flüssigkristallanzeige gemäß der vorliegenden Erfindung dargestellt. Zunächst kann die beispielhafte Daten-Ansteuerungseinheit gemäß 7 ähnliche Elemente wie die beispielhafte Daten-Ansteuerungseinheit gemäß 3 aufweisen. Die beispielhafte Daten-Ansteuerungseinheit gemäß 7 weist jedoch außerdem zwei Multiplexer 140 und 142 zur Durchführung einer Divisionsfunktion einer Anzahl n von Pixelspannungssignalen des Multiplexers 106 gemäß 6 auf.
  • Darüber hinaus kann die in 7 gezeigte beispielhafte Daten-Ansteuerungseinheit mittels eines ähnlichen Steuerungsverfahrens wie der in 5 dargestellte Zeitsteuerungs-Controller 58 gesteuert werden. Wie zuvor beschrieben wurde, kann der Zeitsteuerungs-Controller 58 diverse Steuersignale zum Steuern der Daten-Ansteuerungseinheit und Pixeldaten VD liefern. Dementsprechend kann der Zeitsteuerungs-Controller 58 einen Steuersignalgenerator 55 und einen Pixeldaten-Ordner 59 aufweisen. Der Steuersignalgenerator 55 kann diverse Steuersignale wie beispielsweise SSP, SSC, SOE1, REV, POL, SEL1, SEL2, SIE und SOE2 erzeugen, um die Daten-Ansteuerungseinheit entsprechend externen vertikalen und horizontalen Synchronisationssignalen und externen Punkttaktsignalen zu steuern. Mittels des Pixeldaten-Ordners 59 kann eine Anzahl n von Zeitteilungen einer Anzahl 2n von Pixeldaten VD sequentiell an eine Anzahl 2n von Datenleitungen DL1 bis DL1n und DL21 bis DL2n geliefert werden. Ferner kann der Pixeldaten-Ordner 59 die Pixeldaten VD in geradzahlige Pixeldaten VDgerade und ungeradzahlige Pixeldaten VDungerade unterteilen, wodurch eine Übertragungsfrequenz reduziert wird, und gleichzeitig die geradzahligen Pixeldaten VDgerade und die ungeradzahligen Pixeldaten VDungerade über jede Übertragungsleitung ausgeben. Dementsprechend kann jedes der geradzahligen Pixeldaten VDgarade und der ungeradzahligen Pixeldaten VDungerade rote (R), grüne (G) und blaue (B) Pixeldaten aufweisen. Insbesondere kann der Pixeldaten-Ordner 59 die Pixeldaten VD, deren Übergangs-Bitanzahl einen Referenzwert übersteigt, modulieren, und die modulierten Pixeldaten VD ausgeben. Infolgedessen können die Pixeldaten VD eine reduzierte Übergangs-Bitanzahl aufweisen, wodurch eine elektromagnetische Interferenz (EMI) bei der Datenübertragung minimiert wird.
  • Die Anzahl 2n von an die Anzahl 2n von Datenleitungen DL11 bis DL1n und DL21 bis DL2n gelieferten Pixeldaten kann an ein DAC-IC 120 in einer zeitgeteilten „n-nach-n“-Reihenfolge eingegeben werden. Das DAC-IC 120 kann eine Anzahl n von zuvor eingegebenen Pixeldaten in analoge Pixelspannungssignale umwandeln. Das DAC-IC 120 kann die Anzahl der in analoge Signale in einer „k-nach-k“-Reihenfolge (mit k kleiner n) umgewandelten Pixelspannungssignale zeitunterteilen, um die zeitgeteilte Anzahl n von Pixelspannungssignalen an das erste Ausgangspuffer-IC 144A und das zweite Ausgangspuffer-IC 144B selektiv anzulegen.
  • Das DAC-IC 120 kann einen Schieberegister-Abschnitt 126 zum Anlegen eines sequentiellen Abtastsignals, einen Latch-Abschnitt 128 zum sequentiellen Verriegeln und gleichzeitigen Ausgeben von Pixeldaten VD in Reaktion auf das Abtastsignal, und einen Digital-Analog-Wandler (DAC) 130 zum Umwandeln der von dem Latch-Abschnitt 128 empfangenen Pixeldaten VD in ein Pixelspannungssignal, einen ersten Demultiplexer 138 zum selektiven Anlegen des von dem DAC 130 empfangenen Pixelspannungssignals an die beiden Multiplexer 140 und 142, und zweite und dritte Multiplexer 140 und 142 zur Durchführung einer Zeitteilung der von dem ersten Demultiplexer 138 empfangenen Pixelspannungssignale und Anlegen der zeitgeteilten Pixelspannungssignale an das jeweilige erste und zweite Ausgangspuffer-IC 144A und 144B aufweisen. Ferner kann das DAC IC 120 einen Signal-Controller 92 zum Koppeln diverser Steuersignale von einem Zeitsteuerungs-Controller 58 und der Pixeldaten VD, sowie einen Gammaspannungsabschnitt 124 zum Liefern positiver und negativer Gammaspannungen, die in dem DAC 130 erforderlich sind, aufweisen.
  • Der Signal-Controller 122 kann diverse, von dem Zeitsteuerungs-Controller 58 empfangene Steuersignale wie beispielsweise CLK, SSP, SSC, SOE, REV, POL, SEL1 und SEL2 und die Pixeldaten VD steuern, um die diversen Steuersignale an entsprechende Bauelemente auszugeben. Der Gammaspannungsabschnitt 124 kann eine Vielzahl von einem (nicht gezeigten) Gammareferenzspannungsgenerator eingegebenen Gammareferenzspannungen für jeden Grau-Pegel unterteilen, um die unterteilten Gammareferenzspannungen auszugeben.
  • Der Schieberegister-Abschnitt 126 kann eine Anzahl n von Schieberegistern aufweisen, die einen von dem Signal-Controller 122 empfangenen Source-Startimpuls SSP sequentiell in Reaktion auf ein Source-Abtasttaktsignal SSC verschieben, um den Source-Startimpuls SSP als Tastsignal auszugeben.
  • Der Latch-Abschnitt 128 kann die von dem Signal-Controller 122 empfangenen Pixeldaten VD sequentiell in Reaktion auf das von dem Schieberegister-Abschnitt 126 empfangene Abtastsignal abtasten, um die Pixeldaten VD zu verriegeln. Dementsprechend kann der Latch-Abschnitt 128 eine Anzahl n von Latch-Elementen zum Verriegeln der Anzahl n von Pixeldaten VD aufweisen, von denen jedes eine Größe entsprechend einer Bitzahl (d. h. 3 Bit oder 6 Bit) der Pixeldaten VD aufweist.
  • Der Latch-Abschnitt 128 kann gleichzeitig die geradzahligen Pixeldaten VDgerade und die ungeradzahligen Pixeldaten VDungerade, die über den Signal-Controller 122 angelegt werden, verriegeln, d.h. 6 Pixeldaten für jedes Abtastsignal. Nachfolgend kann der Latch-Abschnitt 128 gleichzeitig die Anzahl n von Pixeldaten VD in Reaktion auf ein von dem Signal-Controller 122 empfangenes erstes Source-Ausgangs-Freigabesignal SOE1 ausgeben. Dementsprechend kann der Latch-Abschnitt 122 die Pixeldaten VD, die zum Erreichen einer reduzierten Übergangs-Bitzahl moduliert wurden, in Reaktion auf ein Dateninversionsauswahlsignal REV umspeichern, woraufhin der Latch-Abschnitt 128 die Pixeldaten VD ausgeben kann.
  • Der DAC 130 kann gleichzeitig die Anzahl n der von den Latch-Abschnitt 128 empfangenen Pixeldaten VD in positive und negative Pixelsignale umwandeln und gibt die positiven und negativen Pixelsignale separat aus. Dementsprechend kann der DAC 130 einen positiven (P) Dekodierungsabschnitt 132 und einen negativen (N) Dekodierungsabschnitt 134 aufweisen, die gemeinsam an den Latch-Abschnitt 128 angeschlossen sind, und einen Multiplexer (MUX) 136 zum Auswählen von Ausgangssignalen des P-Dekodierungsabschnittes 132 und des N-Dekodierungsabschnittes 134.
  • Der P-Dekodierungsabschnitt 132 kann eine Anzahl n von P-Decodern aufweisen, die die Anzahl n von gleichzeitig von dem Latch-Abschnitt 128 eingegebenen Pixeldaten in positive Pixelsignale entsprechend von dem Gammaspännungsabschnitt 124 empfangenen positiven Gammaspannungen umwandeln. Der N-Dekodierungsabschnitt 134 kann eine Anzahl n von N-Decodern aufweisen, die die Anzahl n von gleichzeitig von dem Latch-Abschnitt 128 eingegebenen Pixeldaten in negative Pixelsignale entsprechend negativen Gammaspannungen umwandeln, die von dem Gammaspannungsabschnitt 124 erhalten wurden. Der erste Multiplexer 136 kann auf ein von dem Signal-Controller 122 empfangenes Polaritätssteuerungssignal POL so reagieren, dass er die von dem P-Dekodierungsabschnitt 132 empfangenen positiven Pixelsignale oder die von dem N-Dekodierungsabschnitt 134 empfangenen negativen Pixelsignale in einer „n-nach-n-Reihenfolge“ selektiv ausgibt.
  • Der erste Demultiplexer 130 kann die Anzahl n der von dem ersten Multiplexer 136 angegebenen Pixelspannungssignale an den zweiten Multiplexer 140 und den dritten Multiplexer 142 selektiv in Reaktion auf ein von dem Signal-Controller 122 eingegebenes erstes Auswahl-Steuersignal SEL1 ausgeben. Das erste Auswahl-Steuersignal SEL1 kann einen logischen Wert aufweisen, der zu jeder Periode invertiert wird, wenn ein Source-Ausgangs-Freigabesignal SOE an den Latch-Abschnitt 128 angelegt wird, wodurch jedes der Anzahl n von Pixelspannungssignalen an die beiden Multiplexer 140 und 142 ausgegeben wird.
  • Jeder der zweiten und dritten Multiplexer 140 und 142 kann jedes der von dem ersten Demultiplexer 138 empfangenen Anzahl n von Pixelspannungssignalen in einer „k-nach-k“-Reihenfolge in Reaktion auf ein zweites, von dem Signal-Controller 122 empfangenes Auswahl-Steuersignal SEL2 ausgeben. Dementsprechend kann die Bitzahl des zweiten Auswahl-Steuersignals SEL2 abhängig von einer Frequenz „j“ bestimmt werden, durch welche die Anzahl n von Pixelspannungssignalen geteilt wird. Wenn beispielsweise die Anzahl n von Pixelspannungssignalen geteilt durch 8 ausgegeben wird (d.h. j=8), kann das zweite Auswahl-Steuersignal SEL2 3 Bits aufweisen.
  • Jedes der ersten und zweiten Ausgangspuffer-IC's 144A und 144B kann die eingegebenen, in der „k-nach-k“-Reihenfolge von dem zweiten Multiplexer 140 und 142 des DAC-IC's 120 empfangenen Pixelspannungssignale abtasten und halten, um gleichzeitig die Pixelspannungssignale an die Anzahl n von Datenleitungen DL11 bis DL1n und DL21 bis DL2n auszugeben. Dementsprechend kann das erste oder zweite Ausgangspuffer-IC 144A oder 144B einen zweiten Demultiplexer 146A oder 146B und einen Ausgangspuffer-Abschnitt 148A oder 148B aufweisen.
  • Mittels jedes der zweiten Demultiplexer 146A und 146B können die in der „k-nach-k“-Reihenfolge eingegebenen, von jedem der zweiten und dritten Multiplexer 140 und 142 empfangenen Pixelspannungssignale selektiv an die Anzahl n von in den Ausgangspuffer-Abschnitten 148A und 148B enthaltenen Ausgangspufferzellen in der „k-nach-k“-Reihenfolge in Reaktion auf ein von dem Zeitsteuerungs-Controller 58 empfangenes Source-Eingangs-Freigabesignal SIE angelegt werden.
  • Jedes der Ausgangspuffer-Abschnitte 148A und 148B kann eine Anzahl n von Ausgangspufferzellen aufweisen, die eine Konfiguration wie in 4 gezeigt aufweisen können und an die entsprechenden Datenleitungen DL11 bis DL21 und DL21 bis DL2n in einer Eins-zu-Eins-Zuordnung angeschlossen sein können. Jeder der Ausgangspuffer-Abschnitte 148A und 148B kann jedes der Anzahl k der von jedem Demultiplexer 146A und 146B angelegten Pixelspannungssignal sequentiell eingeben und halten. Wenn die Anzahl n von Pixelspannungssignalen in der „k-nach-k“-Reihenfolge an jeden der Ausgangspuffer-Abschnitte 148A und 148B derart eingegeben wird, dass sämtliche der Anzahl n von Pixelspannungssignalen eingegeben und gehalten werden können, wird die gehaltene Anzahl n von Pixelspannungssignalen gleichzeitig an die entsprechenden Datenleitungen DL11 bis DL1n und DL21 und DL2n in Reaktion auf ein von dem Zeitsteuerungs-Controller 58 empfangenes zweites Source-Ausgangs-Freigabesignal SOE2 angelegt.
  • Wie oben beschrieben wurde, können die beispielhaften Daten-Ansteuerungseinheiten gemäß der vorliegenden Erfindung separat in einem DAC-IC oder einem Ausgangspuffer-IC integriert sein. Ferner kann ein DAC-IC auf Zeitteilungs-Basis angesteuert werden, wobei wenigstens zwei Ausgangspuffer-IC's mit jeweils einer Anzahl n von Kanälen gemeinsam an das DAC-IC angeschlossen sein können, oder ein Ausgangspuffer-IC mit einer Anzahl 2n von Kanälen an das DAC-IC so angeschlossen sein kann, dass die Anzahl von DAC-IC's um die Hälfte reduziert werden kann. Darüber hinaus kann die reduzierte Anzahl von DAC-IC's in der TCP befestigt sein, und die Ausgangspuffer-IC's können in dem Flüssigkristallanzeigepaneel mittels eines CGO-Systems befestigt sein, wodurch die Gesamtzahl von TCP's im Vergleich zum Stand der Technik um die Hälfte reduziert wird.
  • In 8 ist ein schematisches Blockdiagramm einer beispielhaften Daten-Ansteuerungsvorrichtung für eine Flüssigkristallanzeige dargestellt, welche die Daten-Ansteuerungseinheit gemäß der vorliegenden Erfindung aufweist. Darüber hinaus ist in 8 eine Daten-Ansteuerungsvorrichtung einer Flüssigkristallanzeige dargestellt, in welcher zwei Ausgangspuffer-IC's 118A und 118B gemeinsam an jedes auf Zeitteilungs-Basis angesteuertes DAC-IC 156 angeschlossen sein kann. Gemäß 8 kann das DAC-IC 156 in einem TCP 154 befestigt sein, während die Ausgangspuffer-IC's 118A und 118B separat in einem Flüssigkristallanzeigepaneel 160 befestigt sein können. Die Ausgangspuffer-IC's 118A und 118B sind in dem Flüssigkristallanzeigepaneel 160 mittels eines CGO-Systems befestigt. Die an dem DAC-IC 156 befestigten TCP's 154 können über in einem oberen Abschnitt des Flüssigkristallanzeigepaneels 160 vorgesehene Anschlussstellen elektrisch an die Ausgangspuffer-IC's 118A und 118B angeschlossen werden und können ferner an in einem Daten-PCB 152 vorgesehene Ausgangsanschlussstellen elektrisch angeschlossen sein. Das Daten-PCB 152 kann diverse von einem Zeitsteuerungs-Controller 110 angelegte Steuersignale und Pixeldatensignale an die DAC-IC's 156 übertragen.
  • Der Zeitsteuerungs-Controller 110 kann die Pixeldaten VD in geradzahlige Daten VDgerade und ungeradzahlige Pixeldaten VDungerade unterteilen, wodurch eine Übertragungsfrequenz reduziert wird. Der Zeitsteuerungs-Controller 110 kann die geradzahligen Daten VDgerade und die ungeradzahligen Daten VDungerade über jede Übertragungsleitung ausgeben. Der Zeitsteuerungs-Controller kann die geradzahligen Pixeldaten VDgarade und die ungeradzahligen Pixeldaten VDungerade an eine Vielzahl von DAC-IC's 156 sequentiell anlegen. Dementsprechend bewirkt der Zeitsteuerungs-Controller 110, wenn jeder der Ausgangspuffer 118A und 118B eine Anzahl n von Ausgangskanälen aufweist, eine Anzahl n von Zeitunterteilungen einer Anzahl 2n von Pixeldaten, um die zeitunterteilten Pixeldaten an jedes der DAC-IC's 156 anzulegen. Infolgedessen sollte, wenn jedes der DAC-IC's 156 zwei DAC-Funktionen in einer „n-nach-nach“-Reihenfolge innerhalb einer horizontalen Periode durchführen muss, jeder DAC-IC 156 bei der doppelten Geschwindigkeit gegenüber dem Stand der Technik angesteuert werden. Dementsprechend ermöglicht der Zeitsteuerungs-Controller 110, dass diverse Steuersignale wie beispielsweise SSC, SSP, SOE, REV und POL und Pixeldaten VD, die an jedes der DAC-IC's 156 angelegt werden, die doppelte Frequenz gegenüber dem Stand der Technik aufweisen. Wie zuvor beschrieben wurde, sind nur die auf einer Zeitunterteilungs-Basis angesteuerten DAC-IC's 156 in dem TCP 154 befestigt, so dass die Anzahl von DAC-IC's 156 und die Anzahl von TCP's 154 um die Hälfte reduziert werden kann, wodurch die Herstellungskosten gesenkt werden.
  • Alternativ kann, um eine Ansteuerungsfrequenz des auf Zeitunterteilungs-Basis angesteuerten DAC-IC'S nicht auf das Zweifache zu erhöhen, eine Übertragungsleitung zum Anlegen der von dem Zeitsteuerungs-Controller 170 empfangenen Pixeldaten an das DAC-IC 170 physikalisch separiert werden, wie dies in 9 gezeigt ist. Dementsprechend kann eine Übertragungsleitung zum Übertragen der von dem Zeitsteuerungs-Controller 170 empfangenen Pixeldaten in eine erste geradzahlige Pixeldaten-Übertragungsleitung VDgerade1, eine ungeradzahlige Pixeldaten-Übertragungsleitung VDungarade1, eine zweite geradzahlige Pixeldaten-Übertragungsleitung VDgerade2 und eine zweite ungeradzahlige Pixeldaten-Übertragungsleitung VDungerade2 separiert werden. Dementsprechend können die erste geradzahlige Pixeldaten-Übertragungsleitung VDgerade1 und die erste ungeradzahlige Pixeldaten-Übertragungsleitung VDungerade1 an zwei von vier DAC-IC's 174 angeschlossen sein, während die zweite geradzahlige Pixeldaten-Übertragungsleitung VDgerade2 und die zweite ungeradzahlige Pixeldaten-Übertragungsleitung VDungerade2 an die verbleibenden beiden DAC-IC's 174 angeschlossen sein kann. Die doppelte Anzahl von Daten-Übertragungsleitungen kann vorgesehen sein und separat an die DAC-IC's 174 angeschlossen sein, so dass die Pixeldaten VD während einer Zeit, zu der die Pixeldaten VD in zwei DAC-IC's 174 gehalten werden, in vier DAC-IC's 174 gehalten werden können. Als Resultat der Verkürzung der Haltezeit der Pixeldaten kann der Zeitsteuerungs-Controller 170 das DAC-IC 176 mit der gleichen Ansteuerungsfrequenz wie im Stand der Technik ohne jegliche Erhöhung der Ansteuerungsfrequenz in der in 8 gezeigten Daten-Ansteuerungsvorrichtung des Flüssigkristallanzeigpaneels ansteuern, selbst wenn das DAC-IC 176 auf Zeitteilungs-Basis angesteuert wird.
  • Die Ausgangspuffer-IC's 178A und 178B können gemeinsam in Paaren von zwei an jedes der TCP's 174 angeschlossen werden, die an dem DAC-IC 176 in einem Flüssigkristallanzeigepaneel 180 mittels des CGO-Systems befestigt sind. Jedes der TCP's 174 kann elektrisch an die Ausgangspuffer- IC's 178A und 178B mittels Anschlussstellen angeschlossen sein, die in einem oberen Abschnitt des Flüssigkristallanzeigepaneels 180 vorgesehen sind, und kann elektrisch an die an einem Daten-PCB 172 vorgesehenen Ausgangs-Anschlussstellen angeschlossen sein. Das Daten-PCB 172 kann diverse von dem Zeitsteuerungs-Controller 110 angelegte Steuersignale und Pixeldatensignale an die DAC-IC's 176 übertragen;
  • Wenn eine Gesamtzahl der DAC-IC's 196 auf einen ungeradzahligen Wert reduziert wird, beispielsweise einen Wert von fünf wie in 10 gezeigt ist, dann sollte ein DAC-IC 196C, welches bezüglich der fünf DAC-IC's 196 zentral positioniert ist, die Pixeldaten mittels beider Anschlüsse 1 und 2 in 11 empfangen, so dass die Daten-Übertragungsleitung gemäß 9 aufgeteilt wird. Wenn sich beispielsweise das Flüssigkristallanzeigepaneel 200 in einem SXGA-Modus befindet (1280 X 1204 Pixel), dann sind 8 Datentreiber-IC's erforderlich, wenn ein mit 480 Kanälen versehenes Datentreiber-IC verwendet wird; demgegenüber sind 10 Datentreiber-IC's erforderlich, wenn ein mit 384 Kanälen versehenes Datentreiber-IC verwendet wird. Gemäß der vorliegenden Erfindung können die Datentreiber-IC's in das DAC-IC und das Ausgangspuffer-IC unterteilt werden, und das DAC-IC kann auf einer Zeitteilungs-Basis angesteuert werden, wodurch die gesamte Anzahl von DAC-IC's auf die Hälfte reduziert wird. Darüber hinaus kann die vorliegende Erfindung vier DAC-IC's mit 480 Kanälen oder fünf DAC-IC's mit 384 Kanälen erfordern. Dementsprechend sollten, wenn vier DAC-IC's mit 480 Kanälen verwendet werden, die Daten-Übertragungsleitungen durch zwei geteilt werden, wie in 9 gezeigt ist, um die DAC-IC's in einer Zwei-nach-Zwei-Reihenfolge separat anzusteuern und eine Erhöhung der Ansteuerungsfrequenz zu verhindern. Das DAC-IC mit 480 Kanälen ist jedoch nachteilig, da es höhere Herstellungskosten als das DAC-IC mit 384 Kanälen aufweist.
  • Dementsprechend sollte, wenn fünf DAC-IC's mit 384 Kanälen verwendet werden, ein DAC-IC 195C der fünf DAC-IC's einen Daten-Eingangsanschluss aufweisen, welcher unabhängig voneinander angesteuerte Anschlüsse 1 und 2 aufweist, so dass eine Erhöhung der Ansteuerungsfrequenz verhindert wird. Gemäß 10 können das erste und das zweite DAC-IC 196 der fünf DAC-IC's 196 und 196C gemeinsam an die zweite geradzahlige Pixeldaten-Übertragungsleitung VDgerade2 und die zweite ungeradzahlige Pixeldaten-Übertragungsleitung VDungerade2 angeschlossen werden, während das vierte und das fünfte DAC-IC 196 gemeinsam an die erste geradzahlige Pixeldaten-Übertragungsleitung VDgerade1 und die erste ungeradzahlige Pixeldaten-Übertragungsleitung VDungerade1 angeschlossen sein kann. Insbesondere kann das dritte DAC-IC 196C für eine Eingabe der Pixeldaten einen Anschluss 1 und einen Anschluss 2 aufweisen, die gemäß 11 unabhängig voneinander angesteuert werden. Der Anschluss 1 kann an die zweite ungeradzahlige Pixeldaten-Übertragungsleitung VDungerade2 angeschlossen werden, während der Anschluss 2 an die erste geradzahlige Pixeldaten-Übertragungsleitung VDgerade1 angeschlossen sein kann. Der Anschluss 1 kann ungeradzahlige Pixeldaten, die über die zweite ungeradzahlige Pixeldaten-Übertragungsleitung VDungerade2 eingegeben werden, in Reaktion auf ein erstes Source-Abtasttaktsignal SSC1 und ein erstes Markierungsfreigabesignal STB1 von dem Zeitsteuerungs-Controller 190 empfangen. Der Anschluss 2 kann geradzahlige Pixeldaten, die über die erste geradzahlige Pixeldaten-Übertragungsleitung VDgerade1 eingegeben werden, in Reaktion auf ein zweites Source-Abtasttaktsignal SSC2 und ein zweites Markierungsfreigabesignal STB2 von dem Zeitsteuerungs-Controller 190 empfangen.
  • Wie oben beschrieben wurde, können die ungeradzahlig nummerierten DAC-IC's 196 und 196C separat an die durch Zwei geteilten Daten-Übertragungsleitungen angeschlossen werden, so dass die Pixeldaten VD in den fünf DAC-IC's 196 und 196C während einer Zeit, zu der die Pixeldaten VD in den 2,5 DAC-IC's verriegelt werden, verriegelt werden können. Da die Verriegelungszeit der Pixeldaten verkürzt wird, kann der Zeitsteuerungs-Controller 190 die DAC-IC's 196 und 196C mit derselben Ansteuerungsfrequenz wie im Stand der Technik ohne jegliche Erhöhung der Ansteuerungsfrequenz in der in 8 gezeigten Daten-Ansteuerungsvorrichtung der Flüssigkristallanzeigepaneele ansteuern, selbst wenn die DAC-IC 196 und 196C auf einer Zeitteilungs-Basis angesteuert werden.
  • Die Ausgangspuffer-IC's 198A und 198B können gemeinsam paarweise an jedes der mit den DAC-IC's 196 und 196C in einem Flüssigkristallanzeigepaneel 200 befestigten TCP's 194 mittels des CGO-Systems angeschlossen werden. Jedes der TCP's 194 kann elektrisch an die Ausgangspuffer-IC's 198A und 198B mittels Anschlussstellen angeschlossen sein, die in einem oberen Abschnitt des Flüssigkristallanzeigepaneels 200 vorgesehen sind, und können elektrisch an die Ausgangs-Anschlussstellen angeschlossen sein, die an einem Daten-PCB 192 vorgesehen sind. Das Daten-PCB 192 kann diverse von dem Zeitsteuerungs-Controller 190 angelegte Steuersignale und Pixeldatensignale an die DAC-IC's 196 und 196C übertragen.
  • Wie oben beschrieben wurde, kann gemäß der vorliegenden Erfindung der DAC-Abschnitt auf einer Zeitteilungs-Basis angesteuert werden, und der Ausgangspuffer-Abschnitt kann separat in dem Flüssigkristallanzeigepaneel montiert sein, so dass die Anzahl von DAC's und TCP's auf die Hälfte reduziert werden kann, wodurch die Herstellungskosten verringert werden. Ferner kann der Ausgangspuffer-Abschnitt von dem Daten-Treiber-IC so separiert sein, dass er nur eine DAC-Funktion aufweist, so dass eine Konfiguration des Treiber-IC's vereinfacht werden kann, wodurch die Durchgangsleistung verbessert wird. Darüber hinaus kann gemäß der vorliegenden Erfindung der Daten-Treiber-IC separat in das DAC-IC und das Ausgangspuffer-IC integriert werden, um die Genauigkeit des IC's zu erhöhen, wodurch die Zuverlässigkeit bei der Ansteuerung des IC's verbessert wird.

Claims (22)

  1. Daten-Ansteuerungsvorrichtung für eine Flüssigkristallanzeige mit: einer Mehrzahl integrierter Digital-Analog-Wandler-Schaltkreise (30) zum Umwandeln von n Eingangs-Pixeldaten (VD), wobei n ganzzahlig ist, in Pixelspannungssignale, mit einem Multiplexer zum Unterteilen der n Pixelspannungssignale in zweimal ½n Pixelspannungssignale und zum Ausgeben der unterteilten Pixelspannungssignale; einer Mehrzahl von integrierten Ausgangspuffer-Schaltkreisen (48A, 48B), die jeweils n Kanäle aufweisen, zum Empfangen, Zwischenspeichern und Ausgeben der unterteilten Pixelspannungssignale an jede von n Datenleitungen (DL11 bis DL1n, DL21 bis DL2n), wobei zwei der Mehrzahl von integrierten Ausgangspuffer-Schaltkreisen (48A, 48B) an jeden der integrierten Digital-Analog-Wandler-Schaltkreise (30) angeschlossen sind; und einem Zeitsteuerungs-Controller (28) zum Steuern der integrierten Digital-Analog-Wandler-Schaltkreise (30) und der integrierten Ausgangspuffer-Schaltkreise (48A, 48) und Umordnen von an jeden der integrierten Digital-Analog-Wandler-Schaltkreise (30) zu liefernden 2n Pixeldaten (VD) entsprechend einer auf die zwei integrierten Ausgangspuffer-Schaltkreise (48A, 48b) angewandten Reihenfolge, wobei eine Zeitteilung der 2n Pixeldaten (VD) durchgeführt wird, um wenigstens zwei Bereiche zu liefern, die jeweils n Pixeldaten aufweisen, wobei jeder der integrierten Digital-Analog-Wandler-Schaltkreise (30) an einem an ein Flüssigkristallanzeigepaneel (160) angeschlossenen tape carrier package (154) befestigt ist, und wobei jeder der integrierten Ausgangspuffer-Schaltkreise (48A, 48B) an dem Flüssigkristallanzeigepaneel (160) befestigt ist.
  2. Daten-Ansteuerungsvorrichtung nach Anspruch 1, wobei jeder der integrierten Digital-Analog-Wandler-Schaltkreise (30) aufweist: Schieberegister-Mittel (36) zum sequentiellen Ausgeben eines Abtastsignals gemäß Steuerung des Zeitsteuerungs-Controllers (28); Latch-Mittel (38) zum sequentiellen Verriegeln und Ausgeben der n von dem Zeitsteuerungs-Controller (28) eingegebenen Eingangs-Pixeldaten (VD) gemäß Steuerung des Zeitsteuerungs-Controllers (28) und in Reaktion auf das Abtastsignal; und einen Digital-Analog-Wandler (40) zum gleichzeitigen Umwandeln der n Pixeldaten (VD) in positive und negative Videosignale gemäß einer Eingangs-Gammaspannung und Auswählen der n Pixelspannungssignale in Reaktion auf ein von dem Zeitsteuerungs-Controller (28) empfangenes Polaritätssteuersignal (POL) zum Anlegen der ausgewählten n Pixelspannungssignale an jeden der zwei an den entsprechenden integrierten Digital-Analog-Wandler-Schaltkreisen (30) angeschlossenen integrierten Ausgangspuffer-Schaltkreise (48A, 48B).
  3. Daten-Ansteuerungsvorrichtung nach Anspruch 1 oder 2, wobei jeder der integrierten Ausgangspuffer-Schaltkreise (48A, 48B) aufweist: einen Demultiplexer (50A, 50B) zum Empfangen von ½n Pixelspannungssignalen der n von der Mehrzahl von integrierten Digital-Analog-Wandler-Schaltkreisen (40) ausgegebenen Pixelspannungssignale, und zum selektiven Anlegen der Mn Pixelspannungssignale an n Datenleitungen (DL11 bis DL1n, DL21 bis DL2n) in Reaktion auf ein von dem Zeitsteuerungs-Controller (28) empfangenes Source-Eingangs-Freigabesignal (SOE2); und Ausgangs-Puffermittel (52A, 52B), welche an die n Datenleitungen (DL11 bis DL1n, DL21 bis DL2n) angeschlossen sind, zum Halten der von dem Demultiplexer (50A, 50B) eingegebenen Pixelspannungssignale in einer „½n-nach-½n“-Reihenfolge, und zum kurzzeitigen Speichern und Ausgeben der gehaltenen Pixelspannungssignale, wenn sämtliche der n Pixelspannungssignale eingegeben worden sind.
  4. Daten-Ansteuerungsvorrichtung für eine Flüssigkristallanzeige, mit: einer Mehrzahl integrierter Digital-Analog-Wandler-Schaltkreise (60) zum Umwandeln von 2n Eingangs-Pixeldaten (VD) in 2n Pixelspannungssignale, mit einem Multiplexer zum Erzeugen von k Zeitteilungen der 2n Pixelspannungssignale zum Ausgeben von 2n zeitgeteilten Pixelspannungssignalen, wobei n und k ganzzahlig sind; einer Mehrzahl integrierter Ausgangspuffer-Schaltkreise (78), welche jeweils 2n Kanäle aufweisen, zum Halten der 2n zeitunterteilten Pixelspannungssignale in einer „k-nach-k“-Reihenfolge und zum Zwischenspeichern der 2n zeitgeteilten Pixelspannungssignale, wenn sämtliche der 2n Pixelspannungssignale eingegeben worden sind, und zum gleichzeitigen Ausgeben der zwischengespeicherten Pixelspannungssignale an 2n Datenleitungen (DL1 bis DL2n); und einem Zeitsteuerungs-Controller (58) zum Steuern der integrierten Digital-Analog-Wandler-Schaltkreise (60) und der integrierten Ausgangspuffer-Schaltkreise (78), und zum Erzeugen von n Zeitteilungen der n an die integrierten Digital-Analog-Wandler-Schaltkreise (60) zu liefernden Eingangs-Pixeldaten (VD), wobei jeder der integrierten Digital-Analog-Wandler-Schaltkreise (60) an einem an ein Flüssigkristallanzeigepaneel (160) angeschlossenes tape carrier package (154) befestigt ist, und wobei jeder der integrierten Ausgangspuffer-Schaltkreise (78) an dem Flüssigkristallanzeigepaneel (160) befestigt ist.
  5. Daten-Ansteuerungsvorrichtung nach Anspruch 4, wobei jeder der integrierten Digital-Analog-Wandler-Schaltkreise (60) aufweist: Schieberegister-Mittel (66) zum sequentiellen Ausgeben eines Abtastsignals gemäß Steuerung durch den Zeitsteuerungs-Controller (58); Latch-Mittel (68) zum sequentiellen Verriegeln und gleichzeitigen Ausgeben der n von dem Zeitsteuerungs-Controller (58) eingegebenen Eingangs-Pixeldaten (VD) gemäß Steuerung durch den Zeitsteuerungs-Controller (58) und in Reaktion auf das Abtastsignal und; einen Digital-Analog-Wandler (70) zum gleichzeitigen Umwandeln der n Eingangs-Pixeldaten (VD) in positive und negative Videosignale gemäß einer Eingangs-Gammaspannung, und Auswählen der n Pixelspannungssignale in Reaktion auf ein von dem Zeitsteuerungs-Controller (58) empfangenes Polaritätssteuersignal (POL) und Erzeugen einer Zeitteilung der n Pixelspannungssignale in Reaktion auf ein von dem Zeitsteuerungs-Controller (58) empfangenes Auswahlsteuersignal (SEL) zum Ausgeben zeitgeteilter Pixelspannungssignale in einer „k-nach-k“-Reihenfolge.
  6. Daten-Ansteuerungsvorrichtung nach Anspruch 4 oder 5, wobei jeder der integrierten Ausgangspuffer-Schaltkreise (78) aufweist: einen Demultiplexer (80) zum Empfangen jedes der k von den integrierten Digital-Analog-Wandler-Schaltkreisen (60) empfangenen zeitgeteilten Pixelspannungssignale, und selektiven Anlegen jedes der k zeitgeteilten Pixelspannungssignale an die 2n Datenleitungen (DL1 bis DL2n) in Reaktion auf ein von dem Zeitsteuerungs-Controller (58) empfangenes Source-Eingangs-Freigabesignal (SOE2); und Ausgangspuffer-Mittel (82), welche an die 2n Datenleitungen (DL1 bis DL2n) angeschlossen sind, zum Halten der k zeitgeteilten Pixelspannungssignale, Zwischenspeichern und Ausgeben der k zeitgeteilten Pixelspannungssignale, wenn sämtliche der 2n Pixelspannungssignale in die Ausgangspuffer-Mittel (82) eingegeben werden.
  7. Daten-Ansteuerungsvorrichtung für eine Flüssigkristallanzeige, mit: einer Mehrzahl integrierter Digital-Analog-Wandler-Schaltkreise (90) zum Umwandeln von n Eingangs-Pixeldaten (VD) in n Pixelspannungssignale, mit einem Multiplexer zum Erzeugen von k Zeitteilungen der n Pixelspannungssignale zum Ausgeben von k zeitgeteilten Pixelspannungssignalen, wobei n und k ganzzahlig sind; einer Mehrzahl integrierter Ausgangspuffer-Schaltkreise (110A, 110B) zum Verriegeln und Zwischenspeichern der k zeitgeteilten Pixelspannungssignale, wenn die n Pixelspannungssignale in die integrierten Ausgangspuffer-Schaltkreise eingegeben werden, und Ausgeben der zwischengespeicherten Pixelspannungssignale an n Datenleitungen (DL11 bis DL1n, DL21 bis DL2n), wobei an jeden der integrierten Digital-Analog-Wandler-Schaltkreise (90) zwei der integrierten Ausgangspuffer-Schaltkreise (110A, 110B) angeschlossen sind; und einem Zeitsteuerungs-Controller zum Steuern der integrierten Digital-Analog-Wandler-Schaltkreise (90) und der integrierten Ausgangspuffer-Schaltkreise (110A, 110B), und zum Erzeugen einer Zeitteilung der n an jeden der integrierten Digital-Analog-Wandler-Schaltkreise (90) zu liefernden Eingangs-Pixeldaten (VD) in zwei Bereiche, die jedes der n Eingangs-Pixeldaten (VD) aufweisen, wobei jeder der integrierten Digital-Analog-Wandler-Schaltkreise (90) an einem an ein Flüssigkristallanzeigepaneel (160) angeschlossenes tape carrier package (154) befestigt ist, und wobei jeder der integrierten Ausgangspuffer-Schaltkreise (110A, 110B) an dem Flüssigkristallanzeigepaneel (160) befestigt ist.
  8. Daten-Ansteuerungsvorrichtung nach Anspruch 7, wobei jeder der integrierten Digital-Analog-Wandler-Schaltkreise (90) aufweist: Schieberegister-Mittel (96) zum sequentiellen Ausgeben eines Abtastsignals gemäß Steuerung durch den Zeitsteuerungs-Controller; Latch-Mittel (98) zum sequentiellen Verriegeln und gleichzeitigen Ausgeben der n von dem Zeitsteuerungs-Controller eingegebenen Eingangs-Pixeldaten (VD) gemäß Steuerung durch den Zeitsteuerungs-Controller und in Reaktion auf das Abtastsignal; einen Digital-Analog-Wandler (100) zum gleichzeitigen Umwandeln der n Eingangs-Pixeldaten (VD) in positive und negative Videosignale gemäß einer Eingangs-Gammaspannung, und Auswählen der n Pixelspannungssignale in Reaktion auf ein von dem Zeitsteuerungs-Controller empfangenes Polaritätssteuersignal (POL) und Erzeugen einer Zeitteilung der n Pixelspannungssignale in Reaktion auf ein von dem Zeitsteuerungs-Controller empfangenes erstes Auswahlsteuersignal (SEL1) zum Ausgeben der zeitgeteilten Pixelspannungssignale in einer „k-nach-k“-Reihenfolge; einen Demultiplexer (108) zum selektiven Ausgeben der zeitgeteilten Pixelspannungssignale an die entsprechenden zwei integrierten Ausgangspuffer-Schaltkreise (110A, 110B) in Reaktion auf ein von dem Zeitsteuerungs-Controller empfangenes zweites Auswahlsteuersignal (SEL2).
  9. Daten-Ansteuerungsvorrichtung nach Anspruch 7 oder 8, wobei das erste und zweite Auswahlsteuersignal (SEL1, SEL2) eine Bitzahl aufweisen, die einer Frequenz entspricht, um die die n Pixelspannungssignale in jedes der k zeitgeteilten Pixelspannungssignale zeitgeteilt ist.
  10. Daten-Ansteuerungsvorrichtung nach Anspruch 7, wobei jeder der integrierten Digital-Analog-Wandler-Schaltkreise (90) aufweist: Schieberegister-Mittel (126) zum sequentiellen Ausgeben eines Abtastsignals gemäß Steuerung durch den Zeitsteuerungs-Controller; Latch-Mittel (128) zum sequentiellen Verriegeln und gleichzeitigen Ausgeben der n von dem Zeitsteuerungs-Controller eingegebenen Pixeldaten (VD) gemäß Steuerung durch den Zeitsteuerungs-Controller und in Reaktion auf das Abtastsignal; einen Digital-Analog-Wandler (130) zum gleichzeitigen Umwandeln der n Eingangspixeldaten (VD) in positive und negative Videosignale gemäß einer Eingangs-Gammaspannung, und Auswählen der n Pixelspannungssignale in Reaktion auf das von dem Zeitsteuerungs-Controller empfangene Polaritätssteuersignal (POL); einen Demultiplexer (138) zum selektiven Ausgeben der ausgewählten n Pixelspannungssignale an wenigstens zwei Ausgangsanschlüsse in Reaktion auf ein von dem Zeitsteuerungs-Controller empfangenes erstes Auswahl-Steuersignal (SEL1); und wenigstens zwei Multiplexer (140, 142), die an die wenigstens zwei Ausgangsanschlüsse angeschlossen sind, zum Erzeugen von k Zeitteilungen der n Pixelspannungssignale in Reaktion auf ein von dem Zeitsteuerungs-Controller empfangenes zweites Auswahlsteuersignal (SEL2).
  11. Daten-Ansteuerungsvorrichtung nach Anspruch 10, wobei das erste Auswahlsteuersignal (SEL1) einen logischen Zustand aufweist, der zu jeder Zeitperiode eines einen Ausgang des Latch-Mittels (128) steuernden Ausgangs-Freigabesignals invertiert wird, und wobei das zweite Auswahlsteuersignal (SEL2) eine Bitzahl entsprechend einer Frequenz aufweist, um die die n Pixelspannungssignale in jedes der k zeitunterteilten Pixelspannungssignale zeitgeteilt wird.
  12. Daten-Ansteuerungsvorrichtung nach einem der Ansprüche 7 bis 11, wobei jeder der integrierten Ausgangspuffer-Schaltkreise (110A, 110B, 144A, 144B) aufweist: Demultiplexer (112A, 112B, 146A, 146B) zum Empfangen jedes der k von den integrierten Digital-Analog-Wandler-Schaltkreisen (90, 120) empfangenen zeitgeteilten Pixelspannungssignale und zum selektiven Anlegen der k zeitgeteilten Pixelspannungssignale an die n Datenleitungen (DL11 bis DL1n, DL21 bis DL2n) in Reaktion auf ein von dem Zeitsteuerungs-Controller empfangenes Source-Eingangs-Freigabesignal (SIE); und Ausgangspuffer-Mittel (114A, 114B, 148A, 148B), welche an die n Datenleitungen (DL11 bis DL1n, DL21 bis DL2n) angeschlossen sind, zum Halten und Ausgeben der k von dem Demultiplexer (112A, 112B, 146A, 146B) eingegebenen zeitgeteilten Pixelspannungssignale, wenn sämtliche der n Pixelspannungssignale eingegeben worden sind.
  13. Daten-Ansteuerungsvorrichtung nach Anspruch 12, wobei das Source-Eingangs-Freigabesignal (SIE) eine Bitzahl entsprechend einer Frequenz aufweist, um die die n Pixelspannungssignale in jedes der k zeitgeteilten Pixelspannungssignale zeitgeteilt ist.
  14. Daten-Ansteuerungsvorrichtung nach Anspruch 12 oder 13, wobei jedes der Ausgangspuffer-Mittel (114A, 114B, 148A, 148B) n Ausgangspufferzellen aufweist, die an die n Datenleitungen (DL11 bis DL1n, DL21 bis DL2n) angeschlossen sind, wobei jede der Ausgangspufferzellen aufweist: einen in Reihe geschalteten ersten Spannungsfolger (56) zum Zwischenspeichern eines Eingangs-Pixelspannungssignals (VSin); an einen Eingangs- oder Ausgangsanschluss des ersten Spannungsfolgers angeschlossene Haltemittel (C) zum Halten der k zeitgeteilten Pixelspannungssignale; Schaltmittel (SW) zum Ausgeben der gehaltenen Pixelspannungssignale in Reaktion auf ein von dem Zeitsteuerungs-Controller empfangenes Ausgabe-Freigabesignal (SOE2); und einen zweiten Spannungsfolger (57) zum kurzzeitigen Speichern eines von den Schaltmitteln ausgegebenen Pixelspannungssignals.
  15. Daten-Ansteuerungsvorrichtung nach einem der Ansprüche 7 bis 14, wobei jeder der integrierten Digital-Analog-Wandler-Schaltkreise (90, 120) aufweist: einen Signal-Controller (92, 122) zum Ankoppeln von von den Zeitsteuerungs-Controller empfangenen Steuersignalen und Pixeldaten (VD) an jedes Element der Mehrzahl integrierter Digital-Analog-Wandler-Schaltkreise (90, 120); und einen Gammaspannungsgenerator (94, 124) zum Unterteilen einer Eingangs-Gammareferenzspannung zum Erzeugen der Gammaspannung.
  16. Daten-Ansteuerungsvorrichtung nach einem der Ansprüche 7 bis 15, wobei der Zeitsteuerungs-Controller (92, 122) die Pixeldaten (VD) an jeden der integrierten Digital-Analog-Wandler-Schaltkreise (90, 120) über eine ungeradzahlige Pixeldaten-Übertragungsleitung und eine geradzahlige Pixeldaten-Übertragungsleitung anlegt; und wobei Frequenzen der von dem Zeitsteuerungs-Controller (92, 122) an die Mehrzahl integrierter Digital-Analog-Wandler-Schaltkreise (90, 120) angelegten Steuersignale und Pixeldaten (VD) um wenigstens das Zweifache vergrößerbar sind.
  17. Daten-Ansteuerungsvorrichtung nach einem der Ansprüche 7 bis 16, wobei die integrierten Digital-Analog-Wandler-Schaltkreise (90, 120) in einen ersten und einen zweiten Block unterteilt sind, und wobei der Zeitsteuerungs-Controller (92, 122) die Pixeldaten (VD) an die integrierten Digital-Analog-Wandler-Schaltkreise (90, 120) in den ersten Block über eine erste ungeradzahlige Pixeldaten-Übertragungsleitung und eine erste geradzahlige Pixeldaten-Übertragungsleitung liefert, und die Pixeldaten (VD) an die integrierten Digital-Analog-Wandler-Schaltkreise (90, 120) in dem zweiten Block über eine zweite ungeradzahlige Pixeldaten-Übertragungsleitung und eine zweite geradzahlige Pixeldaten-Übertragungsleitung liefert.
  18. Daten-Ansteuerungsvorrichtung nach Anspruch 17, wobei eine Gesamtzahl der Mehrzahl integrierter Digital-Analog-Wandler-Schaltkreise (90, 120) ungeradzahlig ist, und wobei einer der Mehrzahl integrierter Digital-Analog-Wandler-Schaltkreise (90, 120) einen ersten Eingangsanschluss, der an die erste oder zweite ungeradzahlige Pixeldaten-Übertragungsleitung angeschlossen ist, und einen zweiten Anschluss, der an die erste oder zweite geradzahlige Pixeldaten-Übertragungsleitung angeschlossen ist, aufweist, wobei der erste und zweite Eingangsanschluss unabhängig voneinander ansteuerbar sind.
  19. Verfahren zum Betreiben einer Daten-Ansteuerungsvorrichtung zum Ansteuern von in einem Flüssigkristallanzeigepaneel angeordneten Datenleitungen, wobei die Daten-Ansteuerungsvorrichtung eine Mehrzahl von an einen Zeitsteuerungs-Controller angeschlossenen integrierten Digital-Analog-Wandler-Schaltkreisen und eine Mehrzahl von integrierten Ausgangspuffer-Schaltkreisen aufweist, die an n Datenleitungen angeschlossen sind, wobei zwei integrierte Ausgangspuffer-Schaltkreise an jeden der integrierten Digital-Analog-Wandler-Schaltkreise angeschlossen sind, wobei n ganzzahlig ist, und wobei das Verfahren folgende Schritte aufweist: Umordnen der von dem Zeitsteuerungs-Controller eingegebenen Pixeldaten und Anlegen von n ersten Eingangs-Pixeldaten von 2n Eingangs-Pixeldaten an die integrierten Digital-Analog-Wandler-Schaltkreise; Umwandeln der von den integrierten Digital-Analog-Wandler-Schaltkreisen eingegebenen n ersten Eingangs-Pixeldaten in n erste Pixelspannungssignale; Unterteilen der umgewandelten n ersten Pixelspannungssignale in eine „½n-nach-½n“-Reihenfolge zum Ausgeben der umgewandelten n ersten Pixelspannungssignale an die integrierten Ausgangspuffer-Schaltkreise; Halten der von den integrierten Ausgangspuffer-Schaltkreisen empfangenen n umgewandelten ersten Pixelspannungssignale; Anlegen von n zweiten Eingangs-Pixeldaten der 2n von dem Zeitsteuerungs-Controller empfangenen Eingangs-Pixeldaten an die integrierten Digital-Analog-Wandler-Schaltkreise; Umwandeln der n von den integrierten Digital-Analog-Wandler-Schaltkreisen eingegebenen zweiten Eingangs-Pixeldaten in n zweite analoge Pixelspannungssignale; Teilen der n analog umgewandelten zweiten Pixelspannungssignale in eine „½n-nach-½n“-Reihenfolge zum Ausgeben der n geteilten analog-umgewandelten zweiten Pixelspannungssignale an die integrierten Ausgangspuffer-Schaltkreise; und Zwischenspeichern der von den integrierten Ausgangspuffer-Schaltkreisen eingegebenen geteilten zweiten Pixelspannungssignale zusammen mit den gehaltenen ersten Pixelspannungssignalen zum gleichzeitigen Anlegen der zwischengespeicherten zweiten Pixelspannungssignale und der gehaltenen ersten Pixelspannungssignale an die n Datenleitungen.
  20. Verfahren zum Betreiben einer Daten-Ansteuerungsvorrichtung zum Ansteuern von in einem Flüssigkristallanzeigepaneel angeordneten Datenleitungen, wobei die Daten-Ansteuerungsvorrichtung eine Mehrzahl von an einen Zeitsteuerungs-Controller angeschlossenen integrierten Digital-Analog-Wandler-Schaltkreisen und eine Mehrzahl von integrierten Ausgangspuffer-Schaltkreisen aufweist, wobei zwei der integrierten Ausgangspuffer-Schaltkreise an jeden der integrierten Digital-Analog-Wandler-Schaltkreise angeschlossen sind und wobei jede von 2n Datenleitungen an einen integrierten Ausgangspuffer-Schaltkreis angeschlossen ist, wobei n ganzzahlig ist, wobei das Verfahren folgende Schritte aufweist: Liefern von n ersten Eingangs-Pixeldaten von 2n von dem Zeitsteuerungs-Controller empfangenen Eingangs-Pixeldaten an jeden der integrierten Digital-Analog-Wandler-Schaltkreise; Umwandeln der n in die integrierten Digital-Analog-Wandler-Schaltkreise eingegebenen ersten Eingangs-Pixeldaten in erste Pixelspannungssignale; Teilen der umgewandelten ersten Pixelspannungssignale in einer „k-nach-k“-Reihenfolge zum Ausgeben der umgewandelten ersten Pixelspannungssignale an entsprechende der integrierten Ausgangspuffer-Schaltkreise; Sequentielles Halten der umgewandelten ersten Pixelspannungssignale zum Halten von n ersten Pixelspannungssignalen; Anlegen von n zweiten Eingangs-Pixeldaten der 2n von dem Zeitsteuerungs-Controller empfangenen Eingangs-Pixeldaten an jeden der integrierten Digital-Analog-Wandler-Schaltkreise; Umwandeln der n von in die integrierten Digital-Analog-Wandler-Schaltkreise eingegebenen zweiten Eingangs-Pixeldaten in analoge zweite Pixelspannungssignale; Teilen der umgewandelten zweiten Pixelspannungssignale in eine „k-um-k“-Reihenfolge zum Ausgeben der umgewandelten zweiten Pixelspannungssignale an entsprechende integrierte Ausgangspuffer-Schaltkreise; und Halten und Zwischenspeichern der umgewandelten zweiten Pixelspannungssignale, wenn die n zweiten Pixelspannungssignale eingegeben worden sind, um gleichzeitig die gehaltenen und zwischengespeicherten ersten Pixelspannungssignale und zweiten Pixelspannungssignale an die 2n Datenleitungen anzulegen.
  21. Verfahren nach Anspruch 20, wobei der Zeitsteuerungs-Controller die Pixeldaten an jeden der integrierten Digital-Analog-Wandler-Schaltkreise über eine ungeradzahlige Pixeldaten-Übertragungsleitung und eine geradzahlige Pixeldaten-Übertragungsleitung anlegt, und wobei Frequenzen der von dem Zeitsteuerungs-Controller an die integrierten Digital-Analog-Wandler-Schaltkreise angelegten Steuersignale und der Pixeldaten um wenigstens das Zweifache vergrößert werden.
  22. Verfahren nach Anspruch 20 oder 21, wobei die integrierten Digital-Analog-Wandler-Schaltkreise in einen ersten und zweiten Block unterteilt werden, und wobei der Zeitsteuerungs-Controller die Pixeldaten an die integrierten Digital-Analog-Wandler-Schaltkreise in den ersten Block über eine erste ungeradzahlige Pixeldaten-Übertragungsleitung und eine erste geradzahlige Pixeldaten-Übertragungsleitung liefert, und die Pixeldaten an die integrierten Digital-Analog-Wandler-Schaltkreise in dem zweiten Block über eine zweite ungeradzahlige Pixeldaten-Übertragungsleitung und eine zweite geradzahlige Pixeldaten-Übertragungsleitung liefert.
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