DE102020201481A1 - Feldeffekttransistoren mit Diffusions-blockierenden Abstandhalterabschnitten - Google Patents

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Abstract

Strukturen für einen Feldeffekttransistor und Verfahren zur Herstellung eines Feldeffekttransistors. Eine Gate-Struktur des Feldeffekttransistors wird über einem aktiven Bereich angeordnet, der aus einem Halbleitermaterial gebildet ist. Neben der Gate-Struktur ist ein erster Seitenwandabstandshalter angeordnet. Ein zweiter Seitenwandabstandshalter umfasst einen Abschnitt, der zwischen dem ersten Seitenwandabstandshalter und dem aktiven Gebiet angeordnet ist. Der erste Seitenwandabstandshalter ist aus einem dielektrischen Low-k-Material gebildet.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft die Herstellung von Halbleitervorrichtungen und integrierten Schaltungen und insbesondere Strukturen für einen Feldeffekttransistor und Verfahren zum Bilden eines Feldeffekttransistors.
  • Vorrichtungsstrukturen für einen Feldeffekttransistor umfassen im Allgemeinen einen Körperbereich, Source und Drain, die in dem Körperbereich festgelegt sind, und eine Gate-Elektrode, die konfiguriert ist, um den Strom von Ladungsträgern in einem Kanal zu schalten, der während des Betriebs in dem Körperbereich gebildet wird. Wenn eine Steuerspannung, die eine festgelegte Schwellenspannung überschreitet, an die Gate-Elektrode angelegt wird, tritt ein Strom an Ladungsträgern in dem Kanal zwischen Source und Drain auf, so dass ein Ausgangsstrom der Vorrichtung erzeugt wird. Bei einem planaren Feldeffekttransistor befinden sich der Körperbereich und der Kanal unter der oberen Oberfläche eines Substrats, auf dem die Gate-Elektrode gelagert ist.
  • Ein Feldeffekttransistor vom Finnentyp (FinFET) stellt eine nicht-planare Vorrichtungsstruktur dar, die in einer integrierten Schaltung dichter gepackt sein kann als planare Feldeffekttransistoren. Ein FinFET kann eine oder mehrere Finnen aus einem Halbleitermaterial, stark dotierte Source/Drain-Bereiche und eine Gate-Elektrode umfassen, die sich um einen Kanal im Finnenkörper zwischen den Source/Drain-Bereichen wickelt. Die umwickelte Anordnung zwischen der Gate-Elektrode und dem Finnenkörper verbessert die Kontrolle über den Kanal und reduziert den Leckstrom, wenn der FinFET im Vergleich zu planaren Transistoren ausgeschaltet ist. Dies fördert wiederum niedrigere Schwellenspannungen als bei planaren Transistoren und führt zu einer verbesserten Leistung und einem verringerten Energieverbrauch.
  • Vorrichtungsstrukturen für einen Feldeffekttransistor weisen einen Seitenwandabstandshalter auf, der so angeordnet ist, dass er die Gate-Elektrode umgibt. In dem Bestreben, die Kapazität zu verringern, kann der Seitenwandabstandshalter aus einem dielektrischen Low-k-Material gebildet sein, das sich im Vergleich zu anderen Arten von dielektrischen Materialien durch eine geringere Permittivität auszeichnet, wie z.B. Siliziumnitrid. Die Verringerung der Kapazität kann durch Verwendung eines kohlenstoffhaltigen Oxids als dielektrisches Low-k-Material erreicht werden. Der in den Seitenwandabstandshaltern enthaltene Kohlenstoff kann jedoch beweglich sein, was eine Diffusion von den Seitenwandabstandshaltern in andere Bereiche des Feldeffekttransistors ermöglicht. Das unerwünschte Vorhandensein von Kohlenstoff kann die Dotierprofile in den Source/Drain-Bereichen negativ beeinflussen. Beispielsweise kann sich Kohlenstoff mit einem Dotierstoff wie Bor in den Source/Drain-Bereichen zu-Clustern zusammenlagern und dadurch die Aktivierung von Dotierstoffen verringern.
  • Ein Low-k-Seitenwandabstandshalter kann auch während eines Replacement-Gate-Prozesses zu Erosion neigen. In einem weniger schweren Fall führt die Erosion zu einer Verlängerung der Gate-Elektrode, wodurch die Elektrostatik der Vorrichtung variabel wird. In schwereren Fällen kann die Erosion die Bildung eines Pfades ermöglichen, der den Raum verbindet, der durch Entfernen eines Dummy-Gates und eines oder beider Source/Drain-Bereiche gebildet wird. Der Pfad wird anschließend mit einem Leiter gefüllt, wenn das Metallgate gebildet wird. Dieser mit einem Leiter gefüllte Pfad kann einen Kurzschluss zwischen der Metallgateelektrode und dem Source/Drain-Bereich erzeugen.
  • Es werden verbesserte Strukturen für einen Feldeffekttransistor und Verfahren zum Bilden eines Feldeffekttransistors benötigt.
  • Zusammenfassung
  • In einer Ausführungsform umfasst eine Struktur eine Gate-Struktur, einen aktiven Bereich, der aus einem Halbleitermaterial gebildet ist, einen ersten Seitenwandabstandshalter an der Gate-Struktur und einen zweiten Seitenwandabstandshalter, der einen Abschnitt umfasst, der zwischen dem ersten Seitenwandabstandshalter und dem aktiven Bereich angeordnet ist. Der erste Seitenwandabstandshalter ist aus einem dielektrischen Low-k-Material gebildet.
  • In einer Ausführungsform umfasst ein Verfahren ein Bilden einer Gate-Struktur über einem aktiven Bereich aus Halbleitermaterial, ein Bilden eines ersten Seitenwandabstandshalters an der Gate-Struktur und ein Bilden eines Abschnitts von einem zweiten Seitenwandabstandshalter, der zwischen dem ersten Seitenwandabstandshalter und dem aktiven Bereich angeordnet ist. Der erste Seitenwandabstandshalter ist aus einem dielektrischen Low-k-Material gebildet.
  • Figurenliste
  • Die beigefügten Zeichnungen, die in diese Beschreibung aufgenommen sind und einen Teil davon bilden, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen zusammen mit einer oben gegebenen allgemeinen Beschreibung der Erfindung und der detaillierten Beschreibung der Ausführungsformen unten zur Erläuterung die Ausführungsformen der Erfindung.
    • 1 ist eine Aufsicht auf eine Vorrichtungsstruktur in einer anfänglichen Fertigungsstufe eines Verarbeitungsverfahrens gemäß Ausführungsformen der Erfindung.
    • 2 ist eine Querschnittsansicht, die im Allgemeinen entlang der Linie 2-2 in 1 verläuft.
    • 2A ist eine Querschnittsansicht, die im Allgemeinen entlang der Linie 2A-2A in 1 verläuft.
    • 3-8 sind Querschnittsansichten der Vorrichtungsstruktur in aufeinanderfolgenden Fertigungsstufen nach 2.
    • 9 und 10 sind Querschnittsansichten einer Vorrichtungsstruktur gemäß Ausführungsformen der Erfindung.
  • Detaillierte Beschreibung
  • Mit Bezug auf die 1, 2 und 2A und gemäß Ausführungsformen der Erfindung sind Halbleiterfinnen 10 auf einem Substrat 12 angeordnet und ragen von einer oberen Oberfläche des Substrats 12 nach oben hervor. Die Halbleiterfinnen 10, die ein einkristallines Halbleitermaterial umfassen, wie z. B. einkristallines Silizium, können aus dem Halbleitermaterial des Substrats 12 oder einer auf dem Substrat 12 gebildeten epitaktischen Schicht unter Verwendung von z.B. einem Seitenwandbildübertragungsprozess (SIT-Prozess), einer selbstausgerichteten Doppelstrukturierung (SADP) oder selbstausgerichteten Vierfachstrukturierung (SAQP) strukturiert werden. Jede der Halbleiterfinnen 10 weist eine Oberseite 11 und Seitenwände 13 auf, die sich von der Oberseite 11 zum Substrat 12 erstrecken.
  • Eine dielektrische Schicht 14 ist so angeordnet, dass sie untere Abschnitte der Halbleiterfinnen 10 umgibt und begräbt, und obere Abschnitte der Halbleiterfinnen 10 liegen über einer oberen Oberfläche 17 der dielektrischen Schicht 14 frei. In einer Ausführungsform kann die dielektrische Schicht 14 aus einem dielektrischen Material gebildet sein, wie z. B. Siliziumdioxid, das durch chemische Gasphasenabscheidung abgeschieden wird. Die dielektrische Schicht 14 kann nach der Abscheidung mit einem Ätzprozess ausgespart werden, um die oberen Abschnitte der Halbleiterfinnen 10 freizulegen. Die oberen Abschnitte der Halbleiterfinnen 10 erstrecken sich von der oberen Oberfläche 17 der dielektrischen Schicht 14 zu der oberen Oberfläche von jeder Halbleiterfinne 10 nach oben und die unteren Abschnitte der Halbleiterfinnen 10 sind durch die dielektrische Schicht 14 elektrisch isoliert.
  • Es sind Gate-Strukturen 16 angeordnet, so dass sie sich über die Halbleiterfinnen 10 und die obere Oberfläche 17 der dielektrischen Schicht 14 erstrecken. Die Gate-Strukturen 16, die in Längsrichtung quer zu den Längen der Halbleiterfinnen 10 ausgerichtet sind und die in Segmente geschnitten sein können, überlappen jeweilige Kanalbereiche in den Halbleiterfinnen 10 an voneinander beabstandeten Stellen. Jede Gate-Struktur 16 umfasst Seitenwände 15, die sich von der dielektrischen Schicht 14 nach oben erstrecken und sich mit der oberen Oberfläche 11 und den Seitenwänden 13 der Halbleiterfinnen 10 überlappen.
  • Die Gate-Strukturen 16 können ein Dummy-Gate umfassen, das aus einem polykristallinen Halbleitermaterial wie Polysilizium und einer dünnen dielektrischen Schicht (z. B. Siliziumdioxid) gebildet ist, die zwischen dem Dummy-Gate und den Außenflächen (z. B. der oberen Oberfläche 11) angeordnet ist. Die Gate-Strukturen 16 können gebildet werden, indem die Materialien des Dummy-Gates und der dünnen dielektrischen Schicht über den Halbleiterfinnen 10 und der dielektrischen Schicht 14 abgeschieden werden und die Materialien mit Lithographie- und Ätzprozessen strukturiert werden. Die Gate-Strukturen 16 bilden Platzhalter, die anschließend entfernt und durch andere Gate-Strukturen ersetzt werden.
  • Eine Gatekappe 18 ist auf der oberen Oberfläche jeder Gate-Struktur 16 angeordnet. Die Gatekappen 18 können aus einem dielektrischen Material wie Siliziumnitrid gebildet sein, das durch chemische Gasphasenabscheidung abgeschieden wird.
  • Mit Bezug auf 3, in der sich gleiche Bezugszeichen auf gleiche Merkmale beziehen, und in einer anschließenden Fertigungsstufe wird nach der Bildung der Gate-Strukturen 16 eine dielektrische Schicht 20 über der oberen Oberfläche 11 und den Seitenwänden 13 der Halbleiterfinnen 10, der dielektrischen Schicht 14 und den Seitenwänden 15 der Gate-Strukturen 16 gebildet. Die dielektrische Schicht 20 kann aus einem dielektrischen Material wie Siliziumnitrid gebildet werden, das durch Atomlagenabscheidung konform abgeschieden wird und auf allen beschichteten Oberflächen mit einer angenommenen Topologie eine nominell gleiche Dicke aufweisen kann. In einer Ausführungsform kann die dielektrische Schicht 20 eine Dicke aus einem Bereich von einem (1) Nanometer bis vier (4) Nanometer aufweisen. Nach der Bildung der dielektrischen Schicht 20 können in die Halbleiterfinnen 10 Ionen implantiert werden, um Source/Drain-Erweiterungen und Halos bereitzustellen, sowie die Schwellenspannung einzustellen. Die dielektrische Schicht 20 wirkt als Abschirmschicht, die die Halbleiterfinnen 10 während der Implantation schützt.
  • Über der oberen Oberfläche 11 und den Seitenwänden 13 jeder Halbleiterfinne 10, der dielektrischen Schicht 14 und den Seitenwänden 15 jeder Gate-Struktur 16 wird eine dielektrische Schicht 22 gebildet. Die dielektrische Schicht 20, die vor dem Abscheiden der dielektrischen Schicht 20 abgeschieden wird, ist zwischen der dielektrischen Schicht 22 und der oberen Oberfläche 11 und den Seitenwänden 13 der Halbleiterfinnen 10, der dielektrischen Schicht 14 und den Seitenwänden 15 der Gate-Strukturen 16 angeordnet. Die dielektrische Schicht 22 kann aus einem dielektrischen Material mit einer Dielektrizitätskonstante, die kleiner ist als die Dielektrizitätskonstante der dielektrischen Schicht 20, gebildet sein. Beispielsweise kann die dielektrische Schicht 22 aus einem dielektrischen Low-k-Material gebildet sein, das Kohlenstoff umfasst, wie beispielsweise mit Kohlenstoff dotiertes Siliziumoxid, wie z.B. SiOCN oder SiOC. Die dielektrische Schicht 22 kann zum Beispiel durch Atomlagenabscheidung konform abgeschieden werden und kann auf allen beschichteten Oberflächen mit einer angenommenen Topologie eine nominell gleiche Dicke aufweisen.
  • Die dielektrische Schicht 20 wird nach den Implantationen nicht entfernt oder auf andere Weise geätzt, was bedeutet, dass die dielektrische Schicht 20 nicht entfernt oder auf andere Weise geätzt wird, bevor die dielektrische Schicht 22 abgeschieden wird. Stattdessen bleibt die dielektrische Schicht 20 auf der oberen Oberfläche 11 und den Seitenwänden 13 jeder Halbleiterfinne 10, der dielektrischen Schicht 14 und den Seitenwänden 15 jeder Gate-Struktur 16 erhalten und ist schließlich in der fertigen Vorrichtungsstruktur teilweise vorhanden. Anstatt vollständig geopfert zu werden, wird die dielektrische Schicht 20 aufgrund des zurückgehaltenen Abschnitts nur halb geopfert.
  • Mit Bezug auf 4, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 3 beziehen, und in einer anschließenden Fertigungsstufe werden zweilagige Abstandhalter 24 durch Ätzen der dielektrischen Schicht 20 und der dielektrischen Schicht 22 mit einem gerichteten oder anisotropen Ätzprozess, wie z. B. einem reaktiven lonenätzen, gebildet. Jeder zweilagige Abstandshalter 24 ist an der Seitenwand 15 einer zugeordneten Gate-Struktur der Gate-Strukturen 16 angeordnet. Jeder zweilagige Abstandshalter 24 umfasst einen inneren Seitenwandabstandshalter 26, der durch den anisotropen Ätzprozess aus der dielektrischen Schicht 20 gebildet wird. Jeder innere Seitenwandabstandhalter 26 weist eine L-Form auf, die einen Abschnitt 27 der dielektrischen Schicht 20 und einen Abschnitt 28 der dielektrischen Schicht 20 umfasst, der sich von einem Ende des Abschnitts 27 nach oben erstreckt. Jeder Abschnitt 27 der dielektrischen Schicht 20 ist darüber angeordnet und befindet sich in direktem Kontakt zu der oberen Oberfläche 11 der zugehörigen Halbleiterfinne 10. Jeder Abschnitt 28 der dielektrischen Schicht 20 ist an der Seitenwand 15 der zugehörigen Gate-Struktur 16 angeordnet und weist zu dieser eine direkte Kontaktbeziehung auf.
  • Jeder zweilagige Abstandshalter 24 umfasst ferner einen äußeren Seitenwandabstandshalter 30, der durch den anisotropen Ätzprozess aus der dielektrischen Schicht 22 gebildet wird. Einer der Abschnitte 28 der dielektrischen Schicht 20 ist in einer horizontalen Richtung zwischen jedem äußeren Seitenwandabstandshalter 30 und der Seitenwand 15 der zugeordneten Gate-Struktur 16 angeordnet. Einer der Abschnitte 27 der dielektrischen Schicht 20 ist in einer vertikalen Richtung zwischen jedem äußeren Seitenwandabstandshalter 30 und der oberen Oberfläche 11 der zugeordneten Halbleiterfinne 10 angeordnet. Die dielektrischen Schichten 20, 22 können durch den anisotropen Ätzprozess von der oberen Oberfläche 11 einer jeden Halbleiterfinne 10 an dem zweilagigen Abstandshalter 24 entfernt werden.
  • In jeder Halbleiterfinne 10 können Source/Drain-Bereiche 32 durch Ätzen geformter Hohlräume unter Verwendung eines isotropen Ätzprozesses und/oder eines anisotropen Ätzprozesses und durch epitaktisches Wachsen eines Halbleitermaterials aus den Halbleiterfinnen 10 gebildet werden. Gemäß der Verwendung hierin bezeichnet der Ausdruck „Source/Drain-Bereich“ einen dotierten Bereich aus Halbleitermaterial, der entweder als Source oder als Drain eines Feldeffekttransistors fungieren kann. Die Source/Drain-Bereiche 32 können aus einem epitaktischen Halbleitermaterial gebildet sein, das in den Hohlräumen mit einem epitaktischen Wachstumsprozess gewachsen wird und das die Form der Hohlräume innerhalb der Halbleiterfinnen 10 annimmt. Außerhalb der Hohlräume kann das epitaktische Halbleitermaterial der Source/Drain-Bereiche 32 eine facettierte Form annehmen. Das epitaktische Halbleitermaterial kann beispielsweise aus Siliziumgermanium (SiGe) oder einem mit Kohlenstoff dotierten Silizium (Si:C) gebildet sein und kann einen Dotierstoff umfassen, der während des Wachstums eingeführt wird, um einen gegebenen Leitfähigkeitstyp bereitzustellen. Zur Bildung eines Feldeffekttransistors vom p-Typ kann das Halbleitermaterial der Source/Drain-Bereiche 32 mit einem Dotierstoff vom p-Typ dotiert werden, der eine Leitfähigkeit vom p-Typ liefert (z. B. Bor (B)). Zur Bildung eines Feldeffekttransistors vom n-Typ kann das Halbleitermaterial der Source/Drain-Bereiche 32 mit einem Dotierstoff vom n-Typ dotiert werden, der eine Leitfähigkeit vom n-Typ liefert (z. B. Phosphor (P) und / oder Arsen (As)).
  • Die Abschnitte 27 der dielektrischen Schicht 20 sind zwischen den äußeren Seitenwandabstandshaltern 30 und den Source/Drain-Bereichen 32 während des Wachsens und nach dem Wachsen der Source/Drain-Bereiche 32 angeordnet. Die Abschnitte 27 der dielektrischen Schicht 20 fungieren als Diffusionsbarriere, die die thermisch induzierte Wanderung einer mobilen atomaren Spezies, beispielsweise von Kohlenstoffatomen, von den äußeren Seitenwandabstandshaltern 30 zu den Source/Drain-Bereichen 32 verhindert oder verringert.
  • Mit Bezug auf 5, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 4 beziehen, und in einer nachfolgenden Fertigungsstufe werden nacheinander eine konforme Kontaktätzstoppschicht (CESL) 34 und eine dielektrische Zwischenschicht 36 abgeschieden. Die CESL 34 kann aus einer dünnen Schicht eines dielektrischen Materials, wie z.B. Siliziumnitrid, gebildet werden, die durch Atomlagenabscheidung konform abgeschieden wird. Die dielektrische Zwischenschicht 36 kann aus einem dielektrischen Material wie Siliziumdioxid gebildet werden, das durch eine chemische Gasphasenabscheidung großflächig abgeschieden und planarisiert wird. Die CESL 34 beschichtet die Source/Drain-Bereiche 32 und die äußeren Seitenwandabstandshalter 30 und wird zwischen Abschnitten der dielektrischen Zwischenschicht 36 und den Source/Drain-Bereichen 32 angeordnet.
  • Mit Bezug auf 6, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 5 beziehen, und in einer späteren Fertigungsstufe werden die Gate-Strukturen 16 und ihre Gatekappen 18 entfernt, um die Öffnungen 38 als Teil eines Replacement-Metal-Gate-Prozesses zu definieren. Die Abschnitte 28 der inneren Seitenwandabstandshalter 26 werden nach dem Entfernen der Gate-Strukturen 16 innerhalb jeder Öffnung 38 freigelegt.
  • Mit Bezug auf 7, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 6 beziehen, und in einer nachfolgenden Fertigungsstufe werden nach dem Entfernen der Gate-Strukturen 16 die freiliegenden Abschnitte 28 der inneren Seitenwandabstandshalter 26 innerhalb jeder Öffnung 38 mit einem Ätzverfahren, wie z.B. einem nasschemischen Ätzverfahren unter Verwendung einer gepufferten Flusssäurelösung, entfernt. Das Ätzverfahren kann das dielektrische Material, aus dem die inneren Seitenwandabstandshalter 26 gebildet sind, selektiv zu dem dielektrischen Material, aus dem die äußeren Seitenwandabstandshalter 30 gebildet sind, entfernen. Die Abschnitte 27 der inneren Seitenwandabstandshalter 26 werden während des Ätzvorgangs durch die äußeren Seitenwandabstandshalter 30 maskiert und abgedeckt.
  • Die Abschnitte 27 der inneren Seitenwandabstandshalter 26 sind unterhalb der äu-ßeren Seitenwandabstandshalter 30 und damit zwischen den äußeren Seitenwandabstandshaltern 30 und der oberen Oberfläche 11 einer jeden Halbleiterfinne 10 angeordnet. Jeder Abschnitt 27 ist seitlich zwischen einer Innenkante 31 und einer Außenkante 33 des zugehörigen darüber liegenden Seitenwandabstandshalters 30 angeordnet. Während des Ätzvorgangs, bei dem die Gate-Strukturen 16 entfernt werden, schützen die Abschnitte 27 der inneren Seitenwandabstandshalter 26 die darunter liegenden Source/Drain-Bereiche 32 und/oder die Halbleiterfinne 10 vor dem Ätzen, wodurch die Gefahr eines Kurzschlusses zwischen den anschließend gebildeten Metallgate-Strukturen und den Source/Drain-Bereichen 32 verringert wird. Durch das Entfernen der Abschnitte 28 der inneren Seitenwandabstandshalter 26 werden die Öffnungen 38 leicht erweitert. Diese Aufweitung wird durch die Ätzselektivität zwischen dem Material der inneren Seitenwandabstandshalter 26 und dem Material der äußeren Seitenwandabstandshalter 30 kontrolliert und eingedämmt.
  • Mit Bezug auf 8, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 7 beziehen, und in einer späteren Fertigungsstufe werden nach einem Entfernen der Abschnitte 28 der inneren Seitenwandabstandshalter 26 in jeder Öffnung 38 eine Gate-Struktur 40 und eine Gatekappe 42 gebildet, um die Bildung von Feldeffekttransistoren 50 in der repräsentativen Form von Feldeffekttransistoren vom Finnentyp zu vervollständigen, wobei das Halbleitermaterial der Halbleiterfinnen 10 jeweils aktive Bereiche bildet. Jede Gate-Struktur 40 kann eine Gate-Elektrode 39 und ein Gatedielektrikum 41 umfassen, die zwischen der Gate-Elektrode 39 und jeder überlappten Halbleiterfinne 10 angeordnet sind. Die Gate-Elektrode 39 kann eine oder mehrere konforme Barrierenmetallschichten und/oder Austrittsarbeitsmetallschichten, wie z.B. Metallschichten aus Titan-Aluminium-Karbid und/oder Titannitrid, und/oder eine Metall-Gate-Füllschicht aus einem Leiter, wie Wolfram, Kobalt oder Aluminium, umfassen. Das Gate-Dielektrikum 41 kann aus einem dielektrischen High-k-Material, wie z.B. Hafniumoxid, gebildet sein. Die Gatekappen 42 können aus einem dielektrischen Material, wie z.B. Siliziumnitrid, gebildet sein und können über Gate-Strukturen 40 gebildet werden, die gegenüber den äußeren Seitenwandabstandshaltern 30 zurückgesetzt sein können.
  • Die Innenkante 31 von jedem äußeren Seitenwandabstandshalter 30 steht in direktem Kontakt zu der zugehörigen Gate-Struktur 40 und die Außenkante 33 von jedem äußeren Seitenwandabstandshalter 30 ist von der Innenkante 31 um die Dicke des äußeren Seitenwandabstandshalters 30 beabstandet. Der Abschnitt 27 eines jeden inneren Seitenwandabstandshalter 26 kann sich mit einer gleichmäßigen Dicke von der Innenkante 31 des zugehörigen äußeren Seitenwandabstandshalters 30 bis zur Außenkante 33 des zugehörigen Seitenwandabstandshalters 30 erstrecken. In einer Ausführungsform kann jeder Abschnitt 27 zu der Innenkante des jeweils darüber liegenden äußeren Seitenwandabstandshalters 30 ausgerichtet sein. Jeder Abschnitt 27 kann über einen Bereich unterhalb der Innenkante 31 des zugehörigen äußeren Seitenwandabstandshalters 30 direkt mit der zugehörigen Gate-Struktur 40 in Kontakt stehen. Bei einer Ausführungsform kann jeder Abschnitt 27 mit der zugehörigen Gate-Struktur 40 über einen Bereich, der sich direkt unter der Innenkante 31 des zugehörigen äußeren Seitenwandabstandshalters 30 befindet, in direktem Kontakt stehen. Jeder Abschnitt 27 kann an oder nahe der Außenkante 33 des äußeren Seitenwandabstandshalters 30 enden.
  • Nach der Bildung der Gate-Strukturen 40 wird eine Deckschicht 44 über der dielektrischen Zwischenschicht 36 gebildet. In Kontaktöffnungen, die sich durch die Deckschicht 44, die dielektrische Zwischenschicht 36 und den CESL 34 bis zu den Source/Drain-Regionen 32 erstrecken, werden Kontakte 46 gebildet. Die Kontakte 46 können ein Metallsilizid, wie Wolframsilizid, Titansilizid, Nickelsilizid oder Kobaltsilizid, und eine Metallfüllung, wie Wolfram, umfassen, die abgeschieden und planarisiert werden.
  • Mit Bezug auf 9 und 10, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in 8 beziehen, und in Übereinstimmung mit alternativen Ausführungsformen der Erfindung können die Feldeffekttransistoren 50, wie zuvor beschrieben, auf der Grundlage der Verwendung anderer aktiver Bereiche als Halbleiterfinnen 10 gebildet werden. Insbesondere können die Feldeffekttransistoren 50 als planare Vorrichtungsstrukturen anstelle von Vorrichtungsstrukturen vom Finnentyp hergestellt werden.
  • Jeder Feldeffekttransistor 50 kann zum Beispiel und wie in 9 gezeigt einen aktiven Bereich aus einem einkristallinen Halbleitermaterial (z.B. einkristallines Silizium) umfassen, der von einem Teil eines Halbleiterbulksubstrats 52 gebildet wird. Der Abschnitt 27 jedes inneren Seitenwandabstandshalters 26 ist in vertikaler Richtung zwischen einer oberen Oberfläche 48 des Halbleiterbulksubstrats 52 und dem äußeren Seitenwandabstandshalter 30 angeordnet und kann in einer Ausführung in direktem Kontakt mit der oberen Oberfläche 48 des Halbleiterbulksubstrats 52 angeordnet werden. Der aktive Bereich kann im Halbleiterbulksubstrat 52 durch Flachgrabenisolationsbereiche definiert werden, die die dielektrische Schicht 14 bilden.
  • Als weiteres Beispiel und gemäß der Darstellung in 10 kann jeder Feldeffekttransistor 50 einen aktiven Bereich aus einem einkristallinen Halbleitermaterial (z.B. einkristallines Silizium) umfassen, das von einem Abschnitt einer Vorrichtungsschicht 56 eines Halbleiter-auf-Isolator (SOI)-Wafers 54 gebildet wird. Der SOI-Wafer 54 umfasst zusätzlich zur Vorrichtungsschicht 56 außerdem noch eine vergrabene Isolatorschicht 58 und ein Substrat 60. Die Vorrichtungsschicht 56 ist durch die dazwischenliegende vergrabene Isolatorschicht 58 vom Substrat 60 getrennt und kann wesentlich dünner sein als das Substrat 60. Die Vorrichtungsschicht 56 und das Substrat 60 können aus einem einkristallinen Halbleitermaterial, wie z.B. einem einkristallinen Silizium, gebildet sein, und die vergrabene Isolatorschicht 58 kann eine vergrabene Oxidschicht (BOX) darstellen. Der Abschnitt 27 jedes inneren Seitenwandabstandshalters 26 ist in vertikaler Richtung zwischen einem äußeren Seitenwandabstandshalter 30 und einer oberen Oberfläche 57 der Vorrichtungsschicht 56 angeordnet und kann in einer Ausführungsform in direktem Kontakt zu der oberen Oberfläche 57 der Vorrichtungsschicht 56 angeordnet sein. Der aktive Bereich kann in der Vorrichtungsschicht durch Flachgrabenisolationsbereiche definiert werden, die die dielektrische Schicht 14 bilden, und die Flachgrabenisolationsbereiche können die gesamte Dicke der Vorrichtungsschicht 56 bis zur vergrabenen Isolatorschicht 58 durchdringen.
  • Die oben beschriebenen Verfahren werden bei der Herstellung von integrierten Schaltungschips eingesetzt. Die resultierenden integrierten Schaltungschips können vom Hersteller in der Form von rohen Wafern (z.B. als einzelner Wafer mit mehreren unverpackten Chips), als Bare Die oder in verpackter Form verteilt werden. Der Chip kann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil entweder eines Zwischenprodukts oder eines Endprodukts integriert werden. Das Endprodukt kann jedes Produkt sein, das integrierte Schaltungschips umfasst, wie beispielsweise Computerprodukte mit einem zentralen Prozessor oder Smartphones.
  • Verweise auf Begriffe, die durch eine ungefähre Sprache modifiziert wurden, wie „über“, „ungefähr“ und „wesentlich“, sind nicht auf den genau angegebenen Wert zu beschränken. Die ungefähre Sprache kann der Genauigkeit eines Instruments zur Messung des Wertes entsprechen und, sofern nicht anders von der Genauigkeit des Instruments abhängig, +/- 10% des/der angegebenen Werte anzeigen.
  • Verweise auf Begriffe wie „vertikal“, „horizontal“ usw. werden exemplarisch und nicht beschränkt vorgenommen, um einen Bezugsrahmen zu schaffen. Der hier verwendete Begriff „horizontal“ ist definiert als eine Ebene parallel zu einer konventionellen Ebene eines Halbleitersubstrats, unabhängig von seiner tatsächlichen dreidimensionalen räumlichen Ausrichtung. Die Begriffe „vertikal“ und „normal“ beziehen sich auf eine Richtung senkrecht zur Horizontalen, wie gerade definiert. Der Begriff „lateral“ bezieht sich auf eine Richtung innerhalb der horizontalen Ebene.
  • Ein Merkmal, das mit oder mit einem anderen Merkmal „verbunden“ oder „gekoppelt“ ist, kann mit oder mit dem anderen Merkmal direkt verbunden oder gekoppelt sein oder stattdessen können ein oder mehrere dazwischenliegende Merkmale vorhanden sein. Ein Merkmal kann mit einem anderen Merkmal „direkt verbunden“ oder „direkt gekoppelt“ sein, wenn dazwischenliegende Merkmale fehlen. Ein Merkmal kann mit oder mit einem anderen Merkmal „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn mindestens ein dazwischenliegendes Merkmal vorhanden ist. Ein Merkmal „an“ oder „in Kontakt zu“ einem anderen Merkmal kann direkt an oder in direktem Kontakt zu dem anderen Merkmal sein oder stattdessen können ein oder mehrere dazwischenliegende Merkmale vorhanden sein. Ein Merkmal kann „direkt an“ oder „in direktem Kontakt zu“ einem anderen Merkmal sein, wenn dazwischenliegende Merkmale fehlen. Ein Merkmal kann „indirekt an“ oder „in indirektem Kontakt zu“ einem anderen Merkmal sein, wenn mindestens ein dazwischenliegendes Merkmal vorhanden ist.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung erfolgt zur Veranschaulichung, soll aber nicht vollständig oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind dem Fachmann ersichtlich, ohne vom Umfang und Wesen der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber den auf dem Markt befindlichen Technologien am besten zu erläutern oder dem Laien zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (20)

  1. Struktur, umfassend: einen aktiven Bereich, der aus einem Halbleitermaterial gebildet ist; eine Gate-Struktur über dem aktiven Bereich; einen ersten Seitenwandabstandshalter an der Gate-Struktur, wobei der erste Seitenwandabstandshalter aus einem dielektrischen Low-k-Material gebildet ist; und einem zweiten Seitenwandabstandshalter, der einen zwischen dem ersten Seitenwandabstandshalter und dem aktiven Bereich angeordneten Abschnitt umfasst.
  2. Struktur nach Anspruch 1, wobei das dielektrische Low-k-Material Kohlenstoff umfasst und der Abschnitt des zweiten Seitenwandabstandshalters aus Siliziumnitrid gebildet ist.
  3. Struktur nach Anspruch 1, wobei das dielektrische Low-k-Material ein mit Kohlenstoff dotiertes Siliziumoxid ist und der Abschnitt des zweiten Seitenwandabstandshalters aus Siliziumnitrid gebildet ist.
  4. Struktur nach Anspruch 1, wobei der Abschnitt des zweiten Seitenwandabstandshalters aus einem dielektrischen Material mit einer ersten Dielektrizitätskonstante gebildet ist und das dielektrische Low-k-Material eine zweite Dielektrizitätskonstante aufweist, die kleiner ist als die erste Dielektrizitätskonstante.
  5. Struktur nach Anspruch 1, wobei der erste Seitenwandabstandshalter eine Innenkante in direktem Kontakt mit der Gate-Struktur und eine Außenkante aufweist und der Abschnitt des zweiten Seitenwandabstandshalters sich von der Innenkante zur Außenkante erstreckt.
  6. Struktur nach Anspruch 5, wobei der Abschnitt des zweiten Seitenwandabstandshalters eine gleichförmige Dicke aufweist.
  7. Struktur nach Anspruch 5, wobei der Abschnitt des zweiten Seitenwandabstandshalters unterhalb der Innenkante des ersten Seitenwandabstandshalters in direktem Kontakt mit der Gate-Struktur steht.
  8. Struktur nach Anspruch 5, wobei der Abschnitt des zweiten Seitenwandabstandshalters an der Außenkante des ersten Seitenwandabstandshalters endet.
  9. Struktur nach Anspruch 1, ferner umfassend: einen Source/Drain-Bereich, der dem aktiven Bereich zugeordnet ist, wobei der Abschnitt des zweiten Seitenwandabstandshalters zwischen dem ersten Seitenwandabstandshalter und dem Source/Drain-Bereich angeordnet ist.
  10. Struktur nach Anspruch 1, wobei der aktive Bereich eine Halbleiterfinne umfasst und die Gate-Struktur eine überlappende Beziehung mit der Halbleiterfinne aufweist.
  11. Struktur nach Anspruch 1, wobei der aktive Bereich einen Teil eines Halbleiterbulksubstrats oder einen Teil einer Vorrichtungsschicht eines Halbleiter-auf-Isolator-Wafers umfasst.
  12. Verfahren, umfassend: ein Bilden einer ersten Gate-Struktur über einem aktiven Bereich aus Halbleitermaterial; ein Bilden eines ersten Seitenwandabstandshalters an der ersten Gate-Struktur; und ein Bilden eines ersten Abschnitts eines zweiten Seitenwandabstandshalters, der zwischen dem ersten Seitenwandabstandshalter und dem aktiven Bereich angeordnet ist, wobei der erste Seitenwandabstandshalter aus einem dielektrischen Low-k-Material gebildet ist.
  13. Verfahren nach Anspruch 12, wobei das Bilden des ersten Abschnitts des zweiten Seitenwandabstandshalters, der zwischen dem ersten Seitenwandabstandshalter und dem aktiven Bereich angeordnet ist, umfasst: ein Abscheiden einer konformen Schicht auf dem aktiven Bereich und auf einer Seitenwand der ersten Gate-Struktur.
  14. Verfahren nach Anspruch 13, ferner umfassend: ein Entfernen der konformen Schicht von der Seitenwand der ersten Gate-Struktur.
  15. Verfahren nach Anspruch 13, ferner umfassend: ein Ätzen der konformen Schicht, um den ersten Abschnitt und einen zweiten Abschnitt des zweiten Seitenwandabstandshalters auf der Seitenwand der ersten Gate-Struktur zu bilden; ein Entfernen der ersten Gate-Struktur, um eine Öffnung zu definieren, die den zweiten Abschnitt des zweiten Seitenwandabstandshalters freilegt; ein Entfernen des zweiten Abschnitts des zweiten Seitenwandabstandshalters mit einem Ätzprozess nach dem Entfernen der ersten Gate-Struktur; und ein Bilden einer zweiten Gate-Struktur in der Öffnung.
  16. Verfahren nach Anspruch 12, wobei das Bilden des ersten Seitenwandabstandshalters an der ersten Gate-Struktur umfasst: ein Abscheiden einer ersten konformen Schicht über der ersten Gate-Struktur und dem aktiven Bereich; ein Abscheiden einer zweiten konformen Schicht, die aus dem dielektrischen Low-k-Material gebildet ist, über der ersten konformen Schicht; und ein Ätzen der zweiten konformen Schicht, um den ersten Seitenwandabstandshalter zu bilden.
  17. Verfahren nach Anspruch 16, wobei das Bilden des ersten Abschnitts des zweiten Seitenwandabstandshalters, der zwischen dem ersten Seitenwandabstandshalter und dem aktiven Bereich angeordnet ist, umfasst: ein Ätzen der ersten konformen Schicht nach dem Bilden des ersten Seitenwandabstandshalters, um den zweiten Seitenwandabstandshalter zu bilden.
  18. Verfahren nach Anspruch 12, wobei das dielektrische Low-k-Material Kohlenstoff umfasst und der erste Abschnitt des zweiten Seitenwandabstandshalters aus Siliziumnitrid gebildet ist.
  19. Verfahren nach Anspruch 12, wobei das dielektrische Low-k-Material ein mit Kohlenstoff dotiertes Siliziumoxid ist und der erste Abschnitt des zweiten Seitenwandabstandshalters aus Siliziumnitrid gebildet ist.
  20. Verfahren nach Anspruch 12, wobei der erste Abschnitt des zweiten Seitenwandabstandshalters aus einem dielektrischen Material mit einer ersten Dielektrizitätskonstante gebildet ist und das dielektrische Low-k-Material eine zweite Dielektrizitätskonstante aufweist, die kleiner ist als die erste Dielektrizitätskonstante.
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