DE102018212047A1 - Halbleitermdul - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims description 6
- 238000007789 sealing Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3672—Foil-like cooling fins or heat sinks
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49537—Plurality of lead frames mounted in one device
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49544—Deformation absorbing parts in the lead frame plane, e.g. meanderline shape
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
- H01L2224/48096—Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
- H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L23/49517—Additional leads
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/1602—Diamond
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/2003—Nitride compounds
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Abstract
Ein Halbleitermodul umfasst: einen Halbleiter-Chip; eine Verpackung, die den Halbleiter-Chip versiegelt; und eine Mehrzahl von Anschlüssen, die mit dem Halbleiter-Chip verbunden ist und aus der Verpackung herausragt, wobei die Mehrzahl von Anschlüssen eine Mehrzahl von ersten Anschlüssen, die in einem ersten Abstand nebeneinander angeordnet sind, und eine Mehrzahl von zweiten Anschlüssen, die in einem zweiten Abstand nebeneinander angeordnet sind umfasst, wobei jeder Anschluss über einen Basisbereich, einen Spitzenbereich, der schmaler ist, als der Basisbereich, und einen Verbindungsbereich verfügt, der den Basisbereich und den Spitzenbereich verbindet, wobei die Verbindungsbereiche der Mehrzahl von ersten Anschlüssen rechtwinklig sind, und die Verbindungsbereiche der Mehrzahl von zweiten Anschlüssen bogenförmig sind.
Description
- Gebiet
- Die vorliegende Erfindung betrifft ein Halbleitermodul, das in der Lage ist, eine Miniaturisierung eines Moduls und eine Verbesserung einer Widerstandsfähigkeit gegenüber einer Beschädigung miteinander in Einklang zu bringen.
- Hintergrund
- In einem Halbleitermodul, das einen Anschlussrahmen verwendet, ist ein Spitzenbereich eines Anschlusses so eingerichtet, dass er schmaler ist, als ein Basisbereich des Anschlusses, um eine Einfügefähigkeit des Anschlusses in ein Substrat etc. sicherzustellen. Da auf einen Grenzbereich zwischen dem schmalen Spitzenbereich und dem breiten Basisbereich aufgrund des Gewichtes des Moduls selbst, einer Kühlrippe etc. wiederholt eine Belastung einwirkt, besitzt das Halbleitermodul ein Problem, dass der Anschluss dazu neigt, beschädigt zu werden, wenn eine Vibration auftritt. Um diesem Problem zu begegnen, wurde zur Verbesserung der Widerstandsfähigkeit gegenüber einer Beschädigung vorgeschlagen, dass der Grenzbereich zwischen dem Spitzenbereich und dem Basisbereich bogenförmig ausgebildet wird (siehe zum Beispiel
3 und4 der Japanischen Gebrauchsmuster-Offenlegungs-Nr. S50-61770). - In einem Leistungsmodul mit Steueranschlüssen und Leistungsanschlüssen als Anschlüsse sind die Anzahl, der Abstand, die Breite etc. der beiden Anschlüsse asymmetrisch, inhomogen, etc. Dementsprechend muss der Abstand zur Sicherstellung eines Isolationsabstands zwischen den Anschlüssen selbst für Steueranschlüsse mit einem kurzen Abstand vergrößert werden, wenn die Grenzbereiche aller Anschlüsse bogenförmig ausgebildet werden. Infolgedessen bestand ein Problem, dass die Miniaturisierung des Moduls verhindert wird.
- Die vorliegende Erfindung wurde umgesetzt, um das vorgenannte Problem zu lösen, und besitzt die Aufgabe, ein Halbleitermodul zur Verfügung zu stellen, das in der Lage ist, eine Miniaturisierung eines Moduls und eine Verbesserung einer Widerstandsfähigkeit gegenüber einer Beschädigung in Einklang zu bringen.
- Ein Halbleitermodul gemäß der vorliegenden Erfindung umfasst: einen Halbleiter-Chip; eine Verpackung, die den Halbleiter-Chip versiegelt; und eine Mehrzahl von Anschlüssen, die mit dem Halbleiter-Chip verbunden ist und aus der Verpackung herausragt, wobei die Mehrzahl von Anschlüssen eine Mehrzahl von ersten Anschlüssen, die in einem ersten Abstand nebeneinander angeordnet sind, und eine Mehrzahl von zweiten Anschlüssen, die in einem zweiten Abstand nebeneinander angeordnet sind, umfasst, wobei jeder Anschluss einen Basisbereich, einen Spitzenbereich, der schmaler ist, als der Basisbereich, und einen Verbindungsbereich umfasst, der den Basisbereich und den Spitzenbereich verbindet, wobei die Verbindungsbereiche der Mehrzahl von ersten Anschlüssen rechtwinklig sind, und die Verbindungsbereiche der Mehrzahl von zweiten Anschlüssen bogenförmig sind.
- In der vorliegenden Erfindung sind die Verbindungsbereiche der Mehrzahl von ersten Anschlüssen mit einem geringen Abstand rechtwinklig, und die Verbindungsbereiche der Mehrzahl von zweiten Anschlüssen mit einem großen Abstand sind bogenförmig. Infolgedessen werden eine Miniaturisierung des Moduls und eine Verbesserung der Widerstandsfähigkeit gegenüber einer Beschädigung miteinander in Einklang gebracht.
- Andere und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden Beschreibung deutlicher.
- Figurenliste
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1 ist eine Draufsicht, die ein Halbleitermodul gemäß einer Ausführungsform veranschaulicht. -
2 ist eine Draufsicht, die einen inneren Aufbau des Halbleitermoduls gemäß der Ausführungsform veranschaulicht. -
3 ist eine Seitenansicht, die das Halbleitermodul gemäß der Ausführungsform veranschaulicht. -
4 ist eine vergrößerte Ansicht des Leistungsanschlusses. -
5 ist ein Diagramm, das ein Simulationsergebnis des Verhältnisses zwischen der Anzahl von Wiederholungen einer Vibration und der auf den Verbindungsbereich des Leistungsanschlusses einwirkenden Belastung veranschaulicht. -
6 und7 sind Diagramme, die einen Stempelschritt zur Ausbildung eines Bogens im Verbindungsbereich des Leistungsanschlusses veranschaulichen. -
8 ist eine Seitenansicht, die ein Invertersystem gemäß der Ausführungsform veranschaulicht. - Beschreibung der Ausführungsformen
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1 ist eine Draufsicht, die ein Halbleitermodul gemäß einer Ausführungsform veranschaulicht.2 ist eine Draufsicht, die einen inneren Aufbau des Halbleitermoduls gemäß der Ausführungsform veranschaulicht. Die Halbleiter-Chips1 ,2 und3 werden mittels einer Verpackung4 versiegelt, die aus einem Gießharz oder dergleichen ausgebildet ist. Der Halbleiter-Chip1 ist ein Transistor, wie ein IGBT oder ein MOSFET. Der Halbleiter-Chip2 ist eine Diode. Der Halbleiter-Chip3 ist ein Steuer-Chip zur Steuerung des Halbleiter-Chips1 . - Die Halbleiter-Chips
1 und2 sind auf einem Anschlussrahmen5 befestigt und untere Elektroden der beiden Halbleiter-Chips1 und2 sind über den Anschlussrahmen5 miteinander verbunden. Obere Elektroden der Halbleiter-Chips1 und2 sind jeweils über einen Draht6 miteinander verbunden. Der Halbleiter-Chip3 ist über einen Draht7 mit einer Steuerelektrode des Halbleiter-Chips1 verbunden. Der Anschlussrahmen5 ist mit einem Leistungsanschluss8 verbunden. Die obere Elektrode des Halbleiter-Chips2 ist über einen Draht9 mit einem Leistungsanschluss10 verbunden. Der Halbleiter-Chip3 ist über einen Draht11 mit einem Steueranschluss12 verbunden. Wie oben beschrieben, sind die Leistungsanschlüsse8 ,10 und die Steueranschlüsse12 mit den Halbleiter-Chips1 ,2 und3 verbunden und ragen aus der Verpackung4 heraus. - Die Steueranschlüsse
12 sind in einem Abstand von 1,778 mm oder 3,556 mm nebeneinander angeordnet. Die Leistungsanschlüsse8 und10 sind in einem Abstand von 5,08 mm nebeneinander angeordnet, der größer ist, als der Abstand der Steueranschlüsse12 . -
3 ist eine Seitenansicht, die das Halbleitermodul gemäß der Ausführungsform veranschaulicht. Jeder der Leistungsanschlüsse8 ,10 und der Kontrollanschlüsse12 verfügt über einen Basisbereich13 , der aus der Verpackung4 herausragt, einen Spitzenbereich14 , der schmaler ist, als der Basisbereich13 , und einen Verbindungsbereiche15 , der den Basisbereich13 und den Spitzenbereich14 miteinander verbindet. Der Abstand der Steueranschlüsse12 ist klein, während deren Anzahl groß ist, und eine Belastung, die pro Anschluss durch eine auftretende Vibration einwirkt ist klein, so dass ein Auftreten einer Beschädigung kaum vorkommt. Deshalb sind die Steueranschlüsse12 so ausgestaltet, dass sie rechtwinklig sind, um eine Minimierung des Anschlussabstandes zu Priorisieren. Andererseits sind die Leistungsanschlüsse8 und10 , an die hohe Spannungen angelegt werden, so ausgestaltet, dass sie über große Abstände verfügen, um einen Isolationsabstand sicherzustellen. Dementsprechend ist eine Belastung, die pro Anschluss hinsichtlich der Leistungsanschlüsse8 und10 einwirkt groß, und eine Beschädigung kann leicht auftreten. Deshalb werden die Verbindungsbereiche15 der Leistungsanschlüsse8 und10 bogenförmig ausgebildet. Infolgedessen werden eine Miniaturisierung des Moduls und eine Verbesserung der Widerstandsfähigkeit gegenüber einer Beschädigung miteinander in Einklang gebracht. -
4 ist eine vergrößerte Ansicht des Leistungsanschlusses. Eine durch Vibration oder dergleichen verursachte Belastung neigt eher dazu, sich auf Eckbereiche zu konzentrieren, wenn der Radius r des Bogens der Verbindungsbereiche15 der Leistungsanschlüsse8 und10 kleiner wird. Daher ist es vorzuziehen, dass der Radius r größer ist. Wenn der Radius r jedoch einen bestimmten Wert überschreitet, neigt der Effekt zur Entspannung der Belastungskonzentration dazu, seine praktische Grenze zu erreichen. Deshalb ist es vorzuziehen, dass das Verhältnis zwischen dem Radius r des Bogens und der Breite L des Spitzenbereichs14 der Leistungsanschlüsse8 und10 r/L≥1/3 erfüllt. -
5 ist ein Diagramm, das ein Simulationsergebnis des Verhältnisses zwischen der Anzahl von Wiederholungen einer Vibration und der auf den Verbindungsbereich des Leistungsanschlusses einwirkenden Belastung veranschaulicht. Es ist ersichtlich, dass ein Erfüllen von r/L≥1/3 erforderlich ist, damit die einwirkende Belastung auf die Verbindungsbereiche15 der Leistungsanschlüsse8 und10 bei der maximalen Anzahl N von Wiederholungen einer im Halbleitermodul zu erwartenden Vibration unter eine Ermüdungsgrenze fällt. -
6 und7 sind Diagramme, die einen Stempelschritt zur Ausbildung eines Bogens im Verbindungsbereich des Leistungsanschlusses veranschaulichen.6 veranschaulicht einen Fall, in dem der Winkel θ des Bogens des Verbindungsbereichs des Leistungsanschlusses nicht weniger als 90° beträgt, und7 veranschaulicht einen Fall, in dem θ weniger als 90° beträgt. Die Bögen werden in den Verbindungsbereichen15 der Leistungsanschlüsse8 und10 mittels des Stempelschrittes ausgebildet, indem zwei Stempel A und B eingesetzt werden. Wie jedoch durch die gestrichelten Linien in den6 und7 gezeigt, tritt aufgrund einer Abnutzung der Stempel eine Verschiebung an einer verarbeiteten Fläche auf. Wenn im Fall θ kleiner als 90° eine Verschiebung an der verarbeiteten Fläche auftritt, tritt ein Metallgrat am herausragenden Bereich des Verbindungsbereichs15 auf, der einen unzureichenden Isolationsabstand zwischen den Anschlüssen oder einen Kurzschluss zwischen den Anschlüssen verursachen kann. Andererseits tritt im Fall θ gleich oder größer 90° kein Grat auf, selbst wenn die Positionen der Stempel etwas variieren. Dementsprechend ist es vorzuziehen, dass der Winkel θ des Bogens der Verbindungsbereiche15 der Leistungsanschlüsse8 und10 nicht weniger als 90° ist. -
8 ist eine Seitenansicht, die ein Invertersystem gemäß der Ausführungsform veranschaulicht. Eine Kühlrippe bzw. Abstrahllamelle16 ist an der unteren Fläche der Verpackung4 angebracht. Die schmalen Spitzenbereiche14 der Anschlüsse8 ,10 und12 durchdringen das Substrat17 , wodurch das Substrat17 an der Mehrzahl von Anschlüssen8 ,10 und12 befestigt wird. Die Abstrahllamelle16 strahlt Wärme ab, die in den Halbleiter-Chips1 ,2 und3 auftritt, und das Substrat17 steuert die Halbleiter-Chips1 ,2 und3 . Gemäß dieser Ausführungsform kann die mechanische Zuverlässigkeit des Invertersystems verbessert werden, indem die Widerstandsfähigkeit der Leistungsanschlüsse8 und10 gegenüber einer durch die Gewichte der Abstrahllamelle16 und des Substrats17 verursachten Beschädigung verbessert wird. - Die Halbleiter-Chips
1 und2 sind nicht auf Halbleiter-Chips beschränkt, die aus Silicium bestehen, stattdessen können Sie aus einem Halbleiter mit einer breiten Bandlücke bestehen, dessen Bandlücke breiter ist, als die von Silicium. Der Halbleiter mit einer breiten Bandlücke ist zum Beispiel ein Siliziumcarbid, ein Galliumnitrid-basiertes Material oder Diamant. Ein Halbleiter-Chip, der aus solchen Halbleitern mit einer breiten Bandlücke besteht, verfügt über eine hohe Spannungsfestigkeit und eine hohe erlaubte Stromdichte und kann deshalb miniaturisiert werden. Die Verwendung eines solchen miniaturisierten Halbleiter-Chips erlaubt die Miniaturisierung und Hochintegration des Halbleitermoduls, in welches der Halbleiter-Chip integriert wird. Da der Halbleiter-Chip über eine hohe Hitzebeständigkeit verfügt, kann darüber hinaus eine Abstrahllamelle eines Kühlkörpers miniaturisiert werden und ein wassergekühlter Teil kann luftgekühlt werden, was zu einer weiteren Miniaturisierung des Halbleitermoduls führt. Da der Halbleiter-Chip ferner über einen niedrigen Leistungsverlust und eine hohe Effizienz verfügt, kann ein Hocheffizienz-Halbleitermodul erzielt werden. - Offensichtlich sind viele Modifikationen und Variationen der vorliegenden Erfindung in Anbetracht der obigen Lehren möglich. Es versteht sich daher, dass die Erfindung innerhalb des Schutzbereiches der beigefügten Ansprüche anderweitig ausgeführt werden kann, als konkret beschrieben.
- Die vollständige Offenlegung der Japanischen Patentanmeldungs-Nr. 2017-246383, eingereicht am 22. Dezember 2017, umfassend Beschreibung, Ansprüche, Figuren und Zusammenfassung, auf der die Priorität der vorliegenden Anmeldung basiert, wird hier durch Bezugnahme in ihrer Gesamtheit aufgenommen.
Claims (5)
- Halbleitermodul umfassend: • einen Halbleiter-Chip (1,2,3); • eine Verpackung (4), die den Halbleiter-Chip (1,2,3) versiegelt; und • eine Mehrzahl von Anschlüssen (8,10,12), die mit dem Halbleiter-Chip (1,2,3) verbunden ist und aus der Verpackung (4) herausragt, • wobei die Mehrzahl von Anschlüssen (8,10,12) eine Mehrzahl von ersten Anschlüssen (12), die in einem ersten Abstand nebeneinander angeordnet ist, und eine Mehrzahl von zweiten Anschlüssen (8,10), die in einem zweiten Abstand nebeneinander angeordnet ist, umfasst, wobei • jeder Anschluss (8,10,12) über einen Basisbereich (13), einen Spitzenbereich (14), der schmaler ist, als der Basisbereich (13) und einen Verbindungsbereich (15) verfügt, welcher den Basisbereich (13) und den Spitzenbereich (14) verbindet, • die Verbindungsbereiche (15) der Mehrzahl von ersten Anschlüssen (12) rechtwinklig sind, und • die Verbindungsbereiche (15) der Mehrzahl von zweiten Anschlüssen (8, 10) bogenförmig sind.
- Halbleitermodul nach
Anspruch 1 , wobei ein Verhältnis zwischen einem Radius r des Bogens und einer Breite L des Spitzenbereichs (14) des zweiten Anschlusses (8,10) r/L≥1/3 erfüllt. - Halbleitermodul nach
Anspruch 1 oder2 , wobei ein Winkel des Bogens des Verbindungsbereichs (15) des zweiten Anschlusses (8,10) nicht weniger als 90° beträgt. - Halbleitermodul nach einem der
Ansprüche 1 bis3 , weiter umfassend: • eine Abstrahllamelle (16), die an der Verpackung (4) angebracht ist; und • ein Substrat (17), das an der Mehrzahl von Anschlüssen (8,10,12) angebracht ist. - Halbleitermodul nach einem der
Ansprüche 1 bis4 , wobei der Halbleiter-Chip (1,2,3) aus einem Halbleiter mit einer breiten Bandlücke besteht.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017246383A JP6780635B2 (ja) | 2017-12-22 | 2017-12-22 | 半導体モジュール |
JP2017-246383 | 2017-12-22 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE102018212047A1 true DE102018212047A1 (de) | 2019-06-27 |
DE102018212047A8 DE102018212047A8 (de) | 2019-08-29 |
DE102018212047B4 DE102018212047B4 (de) | 2023-07-06 |
Family
ID=66767957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018212047.1A Active DE102018212047B4 (de) | 2017-12-22 | 2018-07-19 | Halbleitermodul |
Country Status (4)
Country | Link |
---|---|
US (1) | US10373899B2 (de) |
JP (1) | JP6780635B2 (de) |
CN (1) | CN109994447B (de) |
DE (1) | DE102018212047B4 (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10818568B1 (en) * | 2019-06-28 | 2020-10-27 | Alpha And Omega Semiconductor (Cayman) Ltd. | Super-fast transient response (STR) AC/DC converter for high power density charging application |
JP7479759B2 (ja) * | 2020-06-02 | 2024-05-09 | 三菱電機株式会社 | 半導体装置の製造方法、および、半導体装置 |
USD1022932S1 (en) * | 2021-03-16 | 2024-04-16 | Rohm Co., Ltd. | Semiconductor module |
USD1021829S1 (en) * | 2021-03-16 | 2024-04-09 | Rohm Co., Ltd. | Semiconductor module |
USD1021830S1 (en) * | 2021-03-16 | 2024-04-09 | Rohm Co., Ltd. | Semiconductor module |
JP2023077817A (ja) | 2021-11-25 | 2023-06-06 | 三菱電機株式会社 | 半導体装置及び電力変換装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5061770U (de) * | 1973-10-05 | 1975-06-06 | ||
JPS6063952A (ja) * | 1984-07-06 | 1985-04-12 | Hitachi Ltd | レジン封止半導体装置の実装方法 |
JP3693509B2 (ja) * | 1998-10-29 | 2005-09-07 | 三菱電機株式会社 | 半導体装置 |
JP5083294B2 (ja) * | 2009-11-06 | 2012-11-28 | 三菱電機株式会社 | 電力用半導体装置 |
US8471373B2 (en) * | 2010-06-11 | 2013-06-25 | Panasonic Corporation | Resin-sealed semiconductor device and method for fabricating the same |
TWI525767B (zh) * | 2011-04-04 | 2016-03-11 | Rohm Co Ltd | Semiconductor device and method for manufacturing semiconductor device |
JP6094420B2 (ja) * | 2013-08-09 | 2017-03-15 | 三菱電機株式会社 | 半導体装置 |
JP2015090960A (ja) * | 2013-11-07 | 2015-05-11 | 株式会社デンソー | 半導体パッケージ |
JP2016072376A (ja) * | 2014-09-29 | 2016-05-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9966327B2 (en) | 2014-11-27 | 2018-05-08 | Shindengen Electric Manufacturing Co., Ltd. | Lead frame, semiconductor device, method for manufacturing lead frame, and method for manufacturing semiconductor device |
CN106298553A (zh) * | 2015-06-11 | 2017-01-04 | 台达电子企业管理(上海)有限公司 | 封装模组及其制作方法 |
JP6695156B2 (ja) * | 2016-02-02 | 2020-05-20 | エイブリック株式会社 | 樹脂封止型半導体装置 |
-
2017
- 2017-12-22 JP JP2017246383A patent/JP6780635B2/ja active Active
-
2018
- 2018-05-03 US US15/969,807 patent/US10373899B2/en active Active
- 2018-07-19 DE DE102018212047.1A patent/DE102018212047B4/de active Active
- 2018-12-17 CN CN201811541847.5A patent/CN109994447B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
US10373899B2 (en) | 2019-08-06 |
CN109994447A (zh) | 2019-07-09 |
CN109994447B (zh) | 2023-05-12 |
JP2019114640A (ja) | 2019-07-11 |
DE102018212047A8 (de) | 2019-08-29 |
US20190198431A1 (en) | 2019-06-27 |
DE102018212047B4 (de) | 2023-07-06 |
JP6780635B2 (ja) | 2020-11-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R084 | Declaration of willingness to licence | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |