DE102018212047A1 - Halbleitermdul - Google Patents

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Abstract

Ein Halbleitermodul umfasst: einen Halbleiter-Chip; eine Verpackung, die den Halbleiter-Chip versiegelt; und eine Mehrzahl von Anschlüssen, die mit dem Halbleiter-Chip verbunden ist und aus der Verpackung herausragt, wobei die Mehrzahl von Anschlüssen eine Mehrzahl von ersten Anschlüssen, die in einem ersten Abstand nebeneinander angeordnet sind, und eine Mehrzahl von zweiten Anschlüssen, die in einem zweiten Abstand nebeneinander angeordnet sind umfasst, wobei jeder Anschluss über einen Basisbereich, einen Spitzenbereich, der schmaler ist, als der Basisbereich, und einen Verbindungsbereich verfügt, der den Basisbereich und den Spitzenbereich verbindet, wobei die Verbindungsbereiche der Mehrzahl von ersten Anschlüssen rechtwinklig sind, und die Verbindungsbereiche der Mehrzahl von zweiten Anschlüssen bogenförmig sind.

Description

  • Gebiet
  • Die vorliegende Erfindung betrifft ein Halbleitermodul, das in der Lage ist, eine Miniaturisierung eines Moduls und eine Verbesserung einer Widerstandsfähigkeit gegenüber einer Beschädigung miteinander in Einklang zu bringen.
  • Hintergrund
  • In einem Halbleitermodul, das einen Anschlussrahmen verwendet, ist ein Spitzenbereich eines Anschlusses so eingerichtet, dass er schmaler ist, als ein Basisbereich des Anschlusses, um eine Einfügefähigkeit des Anschlusses in ein Substrat etc. sicherzustellen. Da auf einen Grenzbereich zwischen dem schmalen Spitzenbereich und dem breiten Basisbereich aufgrund des Gewichtes des Moduls selbst, einer Kühlrippe etc. wiederholt eine Belastung einwirkt, besitzt das Halbleitermodul ein Problem, dass der Anschluss dazu neigt, beschädigt zu werden, wenn eine Vibration auftritt. Um diesem Problem zu begegnen, wurde zur Verbesserung der Widerstandsfähigkeit gegenüber einer Beschädigung vorgeschlagen, dass der Grenzbereich zwischen dem Spitzenbereich und dem Basisbereich bogenförmig ausgebildet wird (siehe zum Beispiel 3 und 4 der Japanischen Gebrauchsmuster-Offenlegungs-Nr. S50-61770).
  • In einem Leistungsmodul mit Steueranschlüssen und Leistungsanschlüssen als Anschlüsse sind die Anzahl, der Abstand, die Breite etc. der beiden Anschlüsse asymmetrisch, inhomogen, etc. Dementsprechend muss der Abstand zur Sicherstellung eines Isolationsabstands zwischen den Anschlüssen selbst für Steueranschlüsse mit einem kurzen Abstand vergrößert werden, wenn die Grenzbereiche aller Anschlüsse bogenförmig ausgebildet werden. Infolgedessen bestand ein Problem, dass die Miniaturisierung des Moduls verhindert wird.
  • Die vorliegende Erfindung wurde umgesetzt, um das vorgenannte Problem zu lösen, und besitzt die Aufgabe, ein Halbleitermodul zur Verfügung zu stellen, das in der Lage ist, eine Miniaturisierung eines Moduls und eine Verbesserung einer Widerstandsfähigkeit gegenüber einer Beschädigung in Einklang zu bringen.
  • Ein Halbleitermodul gemäß der vorliegenden Erfindung umfasst: einen Halbleiter-Chip; eine Verpackung, die den Halbleiter-Chip versiegelt; und eine Mehrzahl von Anschlüssen, die mit dem Halbleiter-Chip verbunden ist und aus der Verpackung herausragt, wobei die Mehrzahl von Anschlüssen eine Mehrzahl von ersten Anschlüssen, die in einem ersten Abstand nebeneinander angeordnet sind, und eine Mehrzahl von zweiten Anschlüssen, die in einem zweiten Abstand nebeneinander angeordnet sind, umfasst, wobei jeder Anschluss einen Basisbereich, einen Spitzenbereich, der schmaler ist, als der Basisbereich, und einen Verbindungsbereich umfasst, der den Basisbereich und den Spitzenbereich verbindet, wobei die Verbindungsbereiche der Mehrzahl von ersten Anschlüssen rechtwinklig sind, und die Verbindungsbereiche der Mehrzahl von zweiten Anschlüssen bogenförmig sind.
  • In der vorliegenden Erfindung sind die Verbindungsbereiche der Mehrzahl von ersten Anschlüssen mit einem geringen Abstand rechtwinklig, und die Verbindungsbereiche der Mehrzahl von zweiten Anschlüssen mit einem großen Abstand sind bogenförmig. Infolgedessen werden eine Miniaturisierung des Moduls und eine Verbesserung der Widerstandsfähigkeit gegenüber einer Beschädigung miteinander in Einklang gebracht.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden Beschreibung deutlicher.
  • Figurenliste
    • 1 ist eine Draufsicht, die ein Halbleitermodul gemäß einer Ausführungsform veranschaulicht.
    • 2 ist eine Draufsicht, die einen inneren Aufbau des Halbleitermoduls gemäß der Ausführungsform veranschaulicht.
    • 3 ist eine Seitenansicht, die das Halbleitermodul gemäß der Ausführungsform veranschaulicht.
    • 4 ist eine vergrößerte Ansicht des Leistungsanschlusses.
    • 5 ist ein Diagramm, das ein Simulationsergebnis des Verhältnisses zwischen der Anzahl von Wiederholungen einer Vibration und der auf den Verbindungsbereich des Leistungsanschlusses einwirkenden Belastung veranschaulicht.
    • 6 und 7 sind Diagramme, die einen Stempelschritt zur Ausbildung eines Bogens im Verbindungsbereich des Leistungsanschlusses veranschaulichen.
    • 8 ist eine Seitenansicht, die ein Invertersystem gemäß der Ausführungsform veranschaulicht.
  • Beschreibung der Ausführungsformen
  • 1 ist eine Draufsicht, die ein Halbleitermodul gemäß einer Ausführungsform veranschaulicht. 2 ist eine Draufsicht, die einen inneren Aufbau des Halbleitermoduls gemäß der Ausführungsform veranschaulicht. Die Halbleiter-Chips 1, 2 und 3 werden mittels einer Verpackung 4 versiegelt, die aus einem Gießharz oder dergleichen ausgebildet ist. Der Halbleiter-Chip 1 ist ein Transistor, wie ein IGBT oder ein MOSFET. Der Halbleiter-Chip 2 ist eine Diode. Der Halbleiter-Chip 3 ist ein Steuer-Chip zur Steuerung des Halbleiter-Chips 1.
  • Die Halbleiter-Chips 1 und 2 sind auf einem Anschlussrahmen 5 befestigt und untere Elektroden der beiden Halbleiter-Chips 1 und 2 sind über den Anschlussrahmen 5 miteinander verbunden. Obere Elektroden der Halbleiter-Chips 1 und 2 sind jeweils über einen Draht 6 miteinander verbunden. Der Halbleiter-Chip 3 ist über einen Draht 7 mit einer Steuerelektrode des Halbleiter-Chips 1 verbunden. Der Anschlussrahmen 5 ist mit einem Leistungsanschluss 8 verbunden. Die obere Elektrode des Halbleiter-Chips 2 ist über einen Draht 9 mit einem Leistungsanschluss 10 verbunden. Der Halbleiter-Chip 3 ist über einen Draht 11 mit einem Steueranschluss 12 verbunden. Wie oben beschrieben, sind die Leistungsanschlüsse 8, 10 und die Steueranschlüsse 12 mit den Halbleiter-Chips 1, 2 und 3 verbunden und ragen aus der Verpackung 4 heraus.
  • Die Steueranschlüsse 12 sind in einem Abstand von 1,778 mm oder 3,556 mm nebeneinander angeordnet. Die Leistungsanschlüsse 8 und 10 sind in einem Abstand von 5,08 mm nebeneinander angeordnet, der größer ist, als der Abstand der Steueranschlüsse 12.
  • 3 ist eine Seitenansicht, die das Halbleitermodul gemäß der Ausführungsform veranschaulicht. Jeder der Leistungsanschlüsse 8, 10 und der Kontrollanschlüsse 12 verfügt über einen Basisbereich 13, der aus der Verpackung 4 herausragt, einen Spitzenbereich 14, der schmaler ist, als der Basisbereich 13, und einen Verbindungsbereiche 15, der den Basisbereich 13 und den Spitzenbereich 14 miteinander verbindet. Der Abstand der Steueranschlüsse 12 ist klein, während deren Anzahl groß ist, und eine Belastung, die pro Anschluss durch eine auftretende Vibration einwirkt ist klein, so dass ein Auftreten einer Beschädigung kaum vorkommt. Deshalb sind die Steueranschlüsse 12 so ausgestaltet, dass sie rechtwinklig sind, um eine Minimierung des Anschlussabstandes zu Priorisieren. Andererseits sind die Leistungsanschlüsse 8 und 10, an die hohe Spannungen angelegt werden, so ausgestaltet, dass sie über große Abstände verfügen, um einen Isolationsabstand sicherzustellen. Dementsprechend ist eine Belastung, die pro Anschluss hinsichtlich der Leistungsanschlüsse 8 und 10 einwirkt groß, und eine Beschädigung kann leicht auftreten. Deshalb werden die Verbindungsbereiche 15 der Leistungsanschlüsse 8 und 10 bogenförmig ausgebildet. Infolgedessen werden eine Miniaturisierung des Moduls und eine Verbesserung der Widerstandsfähigkeit gegenüber einer Beschädigung miteinander in Einklang gebracht.
  • 4 ist eine vergrößerte Ansicht des Leistungsanschlusses. Eine durch Vibration oder dergleichen verursachte Belastung neigt eher dazu, sich auf Eckbereiche zu konzentrieren, wenn der Radius r des Bogens der Verbindungsbereiche 15 der Leistungsanschlüsse 8 und 10 kleiner wird. Daher ist es vorzuziehen, dass der Radius r größer ist. Wenn der Radius r jedoch einen bestimmten Wert überschreitet, neigt der Effekt zur Entspannung der Belastungskonzentration dazu, seine praktische Grenze zu erreichen. Deshalb ist es vorzuziehen, dass das Verhältnis zwischen dem Radius r des Bogens und der Breite L des Spitzenbereichs 14 der Leistungsanschlüsse 8 und 10 r/L≥1/3 erfüllt.
  • 5 ist ein Diagramm, das ein Simulationsergebnis des Verhältnisses zwischen der Anzahl von Wiederholungen einer Vibration und der auf den Verbindungsbereich des Leistungsanschlusses einwirkenden Belastung veranschaulicht. Es ist ersichtlich, dass ein Erfüllen von r/L≥1/3 erforderlich ist, damit die einwirkende Belastung auf die Verbindungsbereiche 15 der Leistungsanschlüsse 8 und 10 bei der maximalen Anzahl N von Wiederholungen einer im Halbleitermodul zu erwartenden Vibration unter eine Ermüdungsgrenze fällt.
  • 6 und 7 sind Diagramme, die einen Stempelschritt zur Ausbildung eines Bogens im Verbindungsbereich des Leistungsanschlusses veranschaulichen. 6 veranschaulicht einen Fall, in dem der Winkel θ des Bogens des Verbindungsbereichs des Leistungsanschlusses nicht weniger als 90° beträgt, und 7 veranschaulicht einen Fall, in dem θ weniger als 90° beträgt. Die Bögen werden in den Verbindungsbereichen 15 der Leistungsanschlüsse 8 und 10 mittels des Stempelschrittes ausgebildet, indem zwei Stempel A und B eingesetzt werden. Wie jedoch durch die gestrichelten Linien in den 6 und 7 gezeigt, tritt aufgrund einer Abnutzung der Stempel eine Verschiebung an einer verarbeiteten Fläche auf. Wenn im Fall θ kleiner als 90° eine Verschiebung an der verarbeiteten Fläche auftritt, tritt ein Metallgrat am herausragenden Bereich des Verbindungsbereichs 15 auf, der einen unzureichenden Isolationsabstand zwischen den Anschlüssen oder einen Kurzschluss zwischen den Anschlüssen verursachen kann. Andererseits tritt im Fall θ gleich oder größer 90° kein Grat auf, selbst wenn die Positionen der Stempel etwas variieren. Dementsprechend ist es vorzuziehen, dass der Winkel θ des Bogens der Verbindungsbereiche 15 der Leistungsanschlüsse 8 und 10 nicht weniger als 90° ist.
  • 8 ist eine Seitenansicht, die ein Invertersystem gemäß der Ausführungsform veranschaulicht. Eine Kühlrippe bzw. Abstrahllamelle 16 ist an der unteren Fläche der Verpackung 4 angebracht. Die schmalen Spitzenbereiche 14 der Anschlüsse 8, 10 und 12 durchdringen das Substrat 17, wodurch das Substrat 17 an der Mehrzahl von Anschlüssen 8, 10 und 12 befestigt wird. Die Abstrahllamelle 16 strahlt Wärme ab, die in den Halbleiter-Chips 1, 2 und 3 auftritt, und das Substrat 17 steuert die Halbleiter-Chips 1, 2 und 3. Gemäß dieser Ausführungsform kann die mechanische Zuverlässigkeit des Invertersystems verbessert werden, indem die Widerstandsfähigkeit der Leistungsanschlüsse 8 und 10 gegenüber einer durch die Gewichte der Abstrahllamelle 16 und des Substrats 17 verursachten Beschädigung verbessert wird.
  • Die Halbleiter-Chips 1 und 2 sind nicht auf Halbleiter-Chips beschränkt, die aus Silicium bestehen, stattdessen können Sie aus einem Halbleiter mit einer breiten Bandlücke bestehen, dessen Bandlücke breiter ist, als die von Silicium. Der Halbleiter mit einer breiten Bandlücke ist zum Beispiel ein Siliziumcarbid, ein Galliumnitrid-basiertes Material oder Diamant. Ein Halbleiter-Chip, der aus solchen Halbleitern mit einer breiten Bandlücke besteht, verfügt über eine hohe Spannungsfestigkeit und eine hohe erlaubte Stromdichte und kann deshalb miniaturisiert werden. Die Verwendung eines solchen miniaturisierten Halbleiter-Chips erlaubt die Miniaturisierung und Hochintegration des Halbleitermoduls, in welches der Halbleiter-Chip integriert wird. Da der Halbleiter-Chip über eine hohe Hitzebeständigkeit verfügt, kann darüber hinaus eine Abstrahllamelle eines Kühlkörpers miniaturisiert werden und ein wassergekühlter Teil kann luftgekühlt werden, was zu einer weiteren Miniaturisierung des Halbleitermoduls führt. Da der Halbleiter-Chip ferner über einen niedrigen Leistungsverlust und eine hohe Effizienz verfügt, kann ein Hocheffizienz-Halbleitermodul erzielt werden.
  • Offensichtlich sind viele Modifikationen und Variationen der vorliegenden Erfindung in Anbetracht der obigen Lehren möglich. Es versteht sich daher, dass die Erfindung innerhalb des Schutzbereiches der beigefügten Ansprüche anderweitig ausgeführt werden kann, als konkret beschrieben.
  • Die vollständige Offenlegung der Japanischen Patentanmeldungs-Nr. 2017-246383, eingereicht am 22. Dezember 2017, umfassend Beschreibung, Ansprüche, Figuren und Zusammenfassung, auf der die Priorität der vorliegenden Anmeldung basiert, wird hier durch Bezugnahme in ihrer Gesamtheit aufgenommen.

Claims (5)

  1. Halbleitermodul umfassend: • einen Halbleiter-Chip (1,2,3); • eine Verpackung (4), die den Halbleiter-Chip (1,2,3) versiegelt; und • eine Mehrzahl von Anschlüssen (8,10,12), die mit dem Halbleiter-Chip (1,2,3) verbunden ist und aus der Verpackung (4) herausragt, • wobei die Mehrzahl von Anschlüssen (8,10,12) eine Mehrzahl von ersten Anschlüssen (12), die in einem ersten Abstand nebeneinander angeordnet ist, und eine Mehrzahl von zweiten Anschlüssen (8,10), die in einem zweiten Abstand nebeneinander angeordnet ist, umfasst, wobei • jeder Anschluss (8,10,12) über einen Basisbereich (13), einen Spitzenbereich (14), der schmaler ist, als der Basisbereich (13) und einen Verbindungsbereich (15) verfügt, welcher den Basisbereich (13) und den Spitzenbereich (14) verbindet, • die Verbindungsbereiche (15) der Mehrzahl von ersten Anschlüssen (12) rechtwinklig sind, und • die Verbindungsbereiche (15) der Mehrzahl von zweiten Anschlüssen (8, 10) bogenförmig sind.
  2. Halbleitermodul nach Anspruch 1, wobei ein Verhältnis zwischen einem Radius r des Bogens und einer Breite L des Spitzenbereichs (14) des zweiten Anschlusses (8,10) r/L≥1/3 erfüllt.
  3. Halbleitermodul nach Anspruch 1 oder 2, wobei ein Winkel des Bogens des Verbindungsbereichs (15) des zweiten Anschlusses (8,10) nicht weniger als 90° beträgt.
  4. Halbleitermodul nach einem der Ansprüche 1 bis 3, weiter umfassend: • eine Abstrahllamelle (16), die an der Verpackung (4) angebracht ist; und • ein Substrat (17), das an der Mehrzahl von Anschlüssen (8,10,12) angebracht ist.
  5. Halbleitermodul nach einem der Ansprüche 1 bis 4, wobei der Halbleiter-Chip (1,2,3) aus einem Halbleiter mit einer breiten Bandlücke besteht.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818568B1 (en) * 2019-06-28 2020-10-27 Alpha And Omega Semiconductor (Cayman) Ltd. Super-fast transient response (STR) AC/DC converter for high power density charging application
JP7479759B2 (ja) * 2020-06-02 2024-05-09 三菱電機株式会社 半導体装置の製造方法、および、半導体装置
USD1022932S1 (en) * 2021-03-16 2024-04-16 Rohm Co., Ltd. Semiconductor module
USD1021829S1 (en) * 2021-03-16 2024-04-09 Rohm Co., Ltd. Semiconductor module
USD1021830S1 (en) * 2021-03-16 2024-04-09 Rohm Co., Ltd. Semiconductor module
JP2023077817A (ja) 2021-11-25 2023-06-06 三菱電機株式会社 半導体装置及び電力変換装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5061770U (de) * 1973-10-05 1975-06-06
JPS6063952A (ja) * 1984-07-06 1985-04-12 Hitachi Ltd レジン封止半導体装置の実装方法
JP3693509B2 (ja) * 1998-10-29 2005-09-07 三菱電機株式会社 半導体装置
JP5083294B2 (ja) * 2009-11-06 2012-11-28 三菱電機株式会社 電力用半導体装置
US8471373B2 (en) * 2010-06-11 2013-06-25 Panasonic Corporation Resin-sealed semiconductor device and method for fabricating the same
TWI525767B (zh) * 2011-04-04 2016-03-11 Rohm Co Ltd Semiconductor device and method for manufacturing semiconductor device
JP6094420B2 (ja) * 2013-08-09 2017-03-15 三菱電機株式会社 半導体装置
JP2015090960A (ja) * 2013-11-07 2015-05-11 株式会社デンソー 半導体パッケージ
JP2016072376A (ja) * 2014-09-29 2016-05-09 ルネサスエレクトロニクス株式会社 半導体装置
US9966327B2 (en) 2014-11-27 2018-05-08 Shindengen Electric Manufacturing Co., Ltd. Lead frame, semiconductor device, method for manufacturing lead frame, and method for manufacturing semiconductor device
CN106298553A (zh) * 2015-06-11 2017-01-04 台达电子企业管理(上海)有限公司 封装模组及其制作方法
JP6695156B2 (ja) * 2016-02-02 2020-05-20 エイブリック株式会社 樹脂封止型半導体装置

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