DE102017105503A1 - Waferbearbeitungsverfahren - Google Patents

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Abstract

Es ist ein Waferbearbeitungsverfahren zum Teilen eines Wafers in einzelne Bauelementchips entlang einer Vielzahl von Teilungslinien offenbart. Das Waferbearbeitungsverfahren umfasst einen Trennfugenbildungsschritt zum Bilden einer Trennfuge entlang jeder der an der Vorderseite des Wafers ausgebildeten Teilungslinien, wobei die Trennfuge eine Tiefe aufweist, die der Enddicke jedes Bauelementchips entspricht, einen Teilungsschritt, bei dem der Wafer dünn gemacht wird, um die Trennfuge zu der Rückseite des Wafers freizulegen, wodurch der Wafer in die einzelnen Bauelementchips geteilt wird, einen Diebonding-Harzfilmbildungsschritt zum Aufbringen eines flüssigen Harzes für das Diebonding an die Rückseite des Wafers und anschließendes Verfestigen des an der Rückseite des Wafers aufgebrachten flüssigen Harzes, wodurch an der Rückseite jedes Bauelementchips ein Diebonding-Harzfilm mit einer voreingestellten Dicke ausgebildet wird, und einen Vereinzelungsschritt zum Vereinzeln jedes Bauelementchips von dem Wafer.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Waferbearbeitungsverfahren zum Teilen eines Wafers, um eine Vielzahl von Bauelementchips zu erhalten, die jeweils einen Diebonding-Harzfilm auf der Rückseite aufweisen.
  • Beschreibung des Standes der Technik
  • Bei einem Herstellungsverfahren für Halbleiterbauelementchips, die für integrierte Schaltungen (ICs), Large-Scale-Integration (LSIs) usw. verwendet werden sollen, wird ein Wafer mit einer Vielzahl von Bauelementen in einzelne Bauelementchips aufgeteilt, wobei die Vielzahl an Bauelementen an der Vorderseite des Wafers so ausgebildet wird, dass sie durch eine Vielzahl von Teilungslinien voneinander getrennt sind, wodurch die Halbleiterbauelementchips erhalten werden, die als nächstes verpackt werden, um in elektrischen Geräten wie Mobiltelefonen und Personalcomputern verwendet zu werden.
  • Jeder Halbleiterbauelementchip ist mit einem Leiterrahmen (Metallsubstrat) oder dergleichen verbunden. Ein Bindemittel zum Verbinden jedes Halbleiterbauelementchips mit dem Leiterrahmen ist auf der Rückseite jedes Halbleiterbauelementchips auf die folgende Weise vorgesehen. Ein Diebonding-Film (DAF als Film, der sowohl als ein Zerteilungsband als auch als Bindemittel dient) ist an der Rückseite eines Wafers angebracht, der in die einzelnen Bauelementchips geteilt werden soll, wobei der DAF im Wesentlichen die gleiche Größe aufweist wie der Wafer. Danach wird der Wafer durch Trennen von der Vorderseite des Wafers her in die einzelnen Bauelementchips unterteilt und der DAF wird ebenfalls entsprechend den einzelnen Bauelementchips geschnitten. Danach wird jeder Bauelementchip mit dem an der Rückseite angebrachten DAF von dem Wafer vereinzelt, wodurch alle Halbleiterbauelementchips mit dem auf der Rückseite vorgesehenen Bindemittel versehen werden (siehe beispielsweise die japanische Patentoffenlegungsschrift Nr. 2000-182995 ).
  • Das oben erwähnte Bindemittel-Bereitstellungsverfahren wird unter der folgenden Voraussetzung durchgeführt. Das heißt, die Rückseite des Wafers wird geschliffen, um die Dicke des Wafers auf eine voreingestellte Dicke zu reduzieren. Danach wird der DAF an der Rückseite des Wafers angebracht. Danach wird der Wafer durch Trennen der Vorderseite des Wafers in die einzelnen Bauelementchips aufgeteilt.
  • Jedoch wird im Falle des Durchführens eines sogenannten Zerteilen-vor-dem-Schleifen(dicing before grinding, DBG)-Verfahrens, indem zuerst ein Trennen durchgeführt wird, indem eine Schneidklinge verwendet wird, um die Vorderseite des Wafers zu schneiden und dadurch eine Trennfuge mit einer Tiefe, die der Enddicke jedes Bauelementchips entspricht, herzustellen und danach die Rückseite des Wafers geschliffen wird, bis die Trennfuge zu der Rückseite des Wafers freiliegt, wodurch der Wafer in die einzelnen Bauelementchips aufgeteilt wird, ist es schwierig, das oben erwähnte Bindemittel-Bereitstellungsverfahren anzuwenden. Das heißt, wenn der Rückseitenschleifschritt bei dem Zerteilen-vor-dem-Schleifen-Verfahren abgeschlossen ist, wird der Wafer in die einzelnen Bauelementchips aufgeteilt. Um dieses Problem zu lösen, wurde ein weiteres Verfahren zur Bereitstellung eines Bindemittels, wie z. B. eines Diebonding-Harzes, an der Rückseite jedes Bauelementchips, im Falle der Durchführung des Zerteilen-vor-dem-Schleifen-Verfahrens, vorgeschlagen. Bei diesem Bindemittel-Bereitstellungsverfahren wird ein Diebonding-Harzfilm an der gesamten Rückseite eines Wafers angebracht, nachdem der Wafer in einzelne Bauelementchips aufgeteilt worden ist und vor dem Vereinzeln jedes Bauelementchips von dem Wafer. Danach wird ein Laserstrahl von der Vorderseite des Wafers durch jede Trennfuge auf den Diebonding-Harzfilm aufgebracht, wodurch der Diebonding-Harzfilm gemäß den Bauelementchips aufgeteilt wird (siehe beispielsweise die japanische Patentoffenlegungsschrift Nr.: 2002-118081 ). Ferner kann als Verfahren zum Bilden der Trennfugen, die eine Tiefe aufweisen, die der Enddicke jedes Bauelementchips entspricht, entlang jeder Teilungslinie, Ätzen anstelle einer Schneidklinge genutzt werden (siehe beispielsweise die japanische Patentoffenlegungsschrift Nr.: 2006-294913 ).
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Bei dem obigen Verfahren zur Bereitstellung eines Diebonding-Harzes unter Verwendung des Zerteilen-vor-dem-Schleifen-Verfahrens, muss der an der Rückseite des Wafers angebrachte Diebonding-Harzfilm separat von der Teilung des Wafers geschnitten werden, was zu relativ komplizierten Schritten führt. Weiterhin besteht nach dem Schleifen der Rückseite des Wafers, um den Wafer in die einzelnen Bauelementchips aufzuteilen, die Möglichkeit (Gefahr), dass jede Teilungslinie des Wafers in ihrer Breite oder Position durch eine Last, die von einer Schleifmaschine bei der Durchführung des Rückseitenschleifschritts aufgebracht wird, verändert wird, was einen Verlust der Linearität verursachen kann. Dementsprechend kann es schwierig sein, jede Teilungslinie linear zu bearbeiten, indem irgendeine physikalische Verarbeitungseinrichtung wie eine Schneidklinge verwendet wird. Insbesondere in dem Fall, dass alle Bauelement klein sind (z. B. 2 mm quadratisch oder weniger), die Anzahl der von dem Wafer zu trennenden Bauelemente groß ist, wodurch die physikalische Verarbeitung entlang jeder Teilungslinie schwieriger wird, kann eine Verringerung der Produktivität verursacht werden.
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Waferbearbeitungsverfahren bereitzustellen, das ein Diebonding-Harz an der Rückseite jedes Bauelementchips vorsehen kann, die von einem Wafer vereinzelt werden sollen, ohne eine Verringerung der Produktivität im Falle der Anwendung des Zerteilen-vor-dem-Schleifen-Verfahrens zu verursachen.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist ein Waferbearbeitungsverfahren zum Teilen eines Wafers in einzelne Bauelementchips entlang einer Vielzahl von sich kreuzenden Teilungslinien bereitgestellt, wobei eine Vorderseite des Wafers durch die Teilungslinien aufgeteilt ist, um eine Vielzahl von getrennten Bereichen zu definieren, in denen eine Vielzahl von Bauelementen ausgebildet ist, die den Bauelementchips entsprechen, wobei das Waferbearbeitungsverfahren aufweist: einen Trennfugenbildungsschritt zum Bilden einer Trennfuge entlang jeder der Teilungslinien, die an der Vorderseite des Wafers ausgebildet sind, wobei die Trennfugen eine Tiefe aufweisen, die der Enddicke jedes Bauelementchips entspricht; einen Teilungsschritt zum Bereitstellen eines Schutzelements an der Vorderseite des Wafers, nach dem Durchführen des Trennfugenbildungsschritts, und anschließendes Reduzieren der Dicke des Wafers, um die Trennfugen zu der Rückseite des Wafers freizulegen, wodurch der Wafer in die einzelnen Bauelementchips aufgeteilt wird; einen Diebonding-Harzfilmbildungsschritt zum Aufbringen eines flüssigen Harzes für das Diebonding an der Rückseite des Wafers, nach dem Durchführen des Teilungsschritts, und anschließendes Verfestigen des an der Rückseite des Wafers aufgebrachten flüssigen Harzes, wodurch an der Rückseite jedes Bauelementchips ein Diebonding-Harzfilm mit einer voreingestellten Dicke ausgebildet wird; und einen Vereinzelungsschritt zum Vereinzeln jedes Bauelementchips von dem Wafer, nach dem Durchführen des Diebonding-Harzfilmbildungsschritts; wobei der Diebonding-Harzfilmbildungsschritt aufweist: einen Dünnfilmschichtbildungsschritt, bei dem das flüssige Harzes auf die Rückseite des Wafers gesprüht wird, um dadurch eine Dünnfilmschicht auf der Rückseite des Wafers zu bilden, und einen Äußeren-Impuls-Aufbringungsschritt zum Aufbringen eines äußeren Impuls auf die Dünnfilmschicht, um dadurch die Dünnfilmschicht zu verfestigen; wobei der Dünnfilmschichtbildungsschritt und der Äußeren-Impuls-Aufbringungsschritt abwechselnd zwei- oder mehrmals wiederholt werden, um dadurch den Diebonding-Harzfilm mit der voreingestellten Dicke zu bilden.
  • Vorzugsweise wird der Trennfugenbildungsschritt unter Verwendung einer Schneidklinge durchgeführt, um den Wafer entlang jeder Teilungslinie zu schneiden, wodurch entlang jeder der Teilungslinien eine Trennfuge gebildet wird. Als eine Modifikation kann der Trennfugenbildungsschritt durchgeführt wird, indem der Wafer einem Nassätzen oder Trockenätzen unterzogen wird, wodurch entlang jeder der Teilungslinien eine Trennfuge ausgebildet wird. Als weitere Modifikation kann der Trennfugenbildungsschritt durch Aufbringen (Strahlen) eines Laserstrahls auf den Wafer entlang jeder der Teilungslinie durchgeführt werden, wodurch entlang jeder der Teilungslinien eine Trennfuge ausgebildet wird. Durch die Anwendung eines dieser Verfahren kann die Trennfuge entlang jeder Teilungslinie ausgebildet werden. Vorzugsweise wird der Teilungsschritt durch Schleifen der Rückseite des Wafers durchgeführt, um dadurch die Dicke des Wafers soweit zu verringern, bis die Trennfuge zu der Rückseite des Wafers freigelegt ist.
  • Vorzugsweise weist der Vereinzelungsschritt auf: einen Übertragungsschritt zum Anbringen eines haftvermittelnden Bandes an der Rückseite des Wafers nach dem Durchführen des Diebonding-Harzfilmbildungsschritt, wobei der Wafer durch das haftvermittelnden Band auf einem ringförmigen Rahmen getragen wird, der derart eine Innenöffnung aufweist, dass der Wafer in die Innenöffnung eingesetzt ist, die durch das haftvermittelnden Band verschlossen ist und als nächstes das Schutzelement von der Vorderseite des Wafers entfernt wird; einen Bandaufweitungsschritt zum Aufweiten des haftvermittelnden Bandes nach Durchführung des Übertragungsschritts, und einen Aufnahmeschritt zum Aufnehmen jedes Bauelementchips von dem haftvermittelnden Band nach dem Durchführen des Bandaufweitungsschritts.
  • Vorzugsweise weist der Dünnfilmschichtbildungsschritt auf: einen Halteschritt zum Halten des Wafers auf einem drehbaren Tisch in dem Zustand, in dem die Rückseite des Wafers freiliegt, und einen Beschichtungsschritt in dem der drehbaren Tische, auf dem der Wafer gehalten ist, gedreht wird und als nächstes das flüssige Harz auf die Rückseite des Wafers gesprüht wird.
  • Vorzugsweise weist das in dem Dünnfilmschichtbildungsschritt zu sprühende flüssige Harz ein Ultraviolett-aushärtendes Harz auf und der äußere Impuls, der in dem Äußeren-Impuls-Aufbringungsschritt anzuwenden ist, weist ultraviolettes Licht auf. Als eine Modifikation weist das in dem Dünnfilmschichtbildungsschritt zu sprühende flüssige Harz ein wärmeaushärtendes Harz auf und der äußere Impuls, der in dem Äußeren-Impuls-Aufbringungsschritt anzuwenden ist, weist Wärme auf.
  • Vorzugsweise weist die Dünnfilmschicht, die einmal in dem Dünnfilmschichtbildungsschritt gebildet wird, eine Dicke von 3 bis 7 μm auf, und die voreingestellte Dicke des Diebonding-Harzfilms ist 30 bis 50 μm.
  • Gemäß dem Waferbearbeitungsverfahren der vorliegenden Erfindung kann das flüssige Harz für das Diebonding auf die Rückseite jedes Bauelementchips, der von dem Wafer getrennt ist, aufgebracht werden, sodass der Diebonding-Harzfilm an der Rückseite jedes Bauelementchips ausgebildet werden kann. Dementsprechend ist es auch beim Herstellen der einzelnen Bauelementchips durch das Zerteilen-vor-dem-Schleifen-Verfahren unnötig, einen Schritt des Teilens eines DAF gemäß den Bauelementchips durch Aufbringen eines Laserstrahls durchzuführen. Dementsprechend kann die Produktivität verbessert werden.
  • Das obige und andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung und die Weise des Realisierens dieser wird klarer und die Erfindung selbst am besten durch ein Studieren der folgenden Beschreibung und beigefügten Ansprüche mit Bezug zu den angehängten Zeichnungen verstanden, die eine bevorzugte Ausführungsform der Erfindung zeigen.
  • KURZE BESCHREIBUNG DER FIGUREN
  • 1A ist eine perspektivische Ansicht, die einen wesentlichen Teil einer Schneidvorrichtung zum Durchführen eines Trennfugenbildungsschritts zeigt;
  • 1B ist ein Querschnitt entlang der Linie A-A in 1A;
  • 2A und 2B sind perspektivische Ansichten, die einen Schritt des Anbringens eines Schutzelements an der Vorderseite eines Wafers zeigen;
  • 3A und 3B sind perspektivische Ansichten, die einen Teilungsschritt zeigen, bei dem die Rückseite des Wafers geschliffen wird, um dadurch den Wafer in Bauelementchips zu teilen;
  • 4A ist eine perspektivische Ansicht, die einen Schritt des Aufbringens eines flüssigen Harzes für das Diebonding an die Rückseite des Wafers zeigt;
  • 4B ist eine perspektivische Ansicht, die einen Schritt des Anwendens von ultraviolettem Licht auf das flüssige Harz, das an der Rückseite des Wafers aufgebracht ist, zeigt;
  • 5 ist eine perspektivische Ansicht, die einen Übertragungsschritt zeigt, um den Wafer durch ein haftvermittelndes Band auf einem ringförmigen Rahmen zu tragen und dann das Schutzelement abzuziehen; und
  • 6 ist eine Schnittansicht, die einen Vereinzelungsschritt zeigt, bei dem jeder Bauelementchip von dem Wafer vereinzelt wird.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Eine bevorzugte Ausführungsform des Waferbearbeitungsverfahrens gemäß der vorliegenden Erfindung wird nun im Detail unter Bezugnahme auf die beigefügten Figuren beschrieben. 1A zeigt einen Trennfugenbildungsschritt des Bildens einer Trennfuge entlang jeder an der Vorderseite eines Halbleiterwafers W als Werkstück gebildeten Teilungslinie, wobei die Trennfuge eine Tiefe aufweist, die der Enddicke jedes Bauelementchips entspricht.
  • Wie in 1A gezeigt ist, wird der Trennfugenbildungsschritt unter Verwendung einer Schneidvorrichtung (von der ein Teil gezeigt ist) mit einer Spindeleinheit 10 durchgeführt. Die Spindeleinheit 10 weist ein Spindelgehäuse 11 und eine Spindel 12, die drehbar in dem Spindelgehäuse 11 montiert ist, auf, wobei ein vorderer Endabschnitt der Spindel 12 aus dem Spindelgehäuse 11 herausragt und eine Schneidklinge 13 an dem vorderen Endabschnitt der Spindel 12 befestigt ist. Der Halbleiterwafer W weist in seinem Anfangszustand eine voreingestellte Dicke (z. B. 700 μm) auf. Der Halbleiterwafer W weist eine Vorderseite 20a und eine Rückseite 20b auf. Eine Vielzahl von kreuzenden Teilungslinien ist an der Vorderseite 20a des Halbleiterwafers W ausgebildet, um dadurch eine Vielzahl von getrennten Bereichen zu definieren, in denen eine Vielzahl von Bauelementen 21 ausgebildet ist. Beim Durchführen des Trennfugenbildungsschritts wird der Halbleiterwafer W durch Ansaugen auf einem in der Schneidvorrichtung enthaltenen Haltetisch (nicht gezeigt) in dem Zustand gehalten, in dem die Rückseite 20b des Halbleiterwafers W mit der Oberseite des Haltetischs in Kontakt ist. Danach wird die an der Spindel 12 befestigte Schneidklinge 13 mit hoher Geschwindigkeit gedreht und dann abgesenkt, um in den Halbleiterwafer W zu schneiden. Danach werden der Haltetisch und die Schneidklinge 13 in einer Zuführrichtung relativ bewegt, um dadurch eine Trennfuge 22 entlang jeder Teilungslinie zu bilden, wie in 1B, die ein Querschnitt entlang der Linie A-A in 1A ist, gezeigt ist. Die Trennfuge 22 entlang jeder Teilungslinie weist eine Tiefe auf, die der Enddicke (z. B. 50 μm) jedes Bauelementchips entspricht. Ferner weist die Trennfuge 22 eine voreingestellte Breite (z. B. 30 μm) auf. In 1B ist die Trennfuge 22 so dargestellt, dass sie zur Vereinfachung der Darstellung verdeutlicht ist, und nicht in Übereinstimmung mit einer tatsächlichen Größe.
  • In der Schneidvorrichtung ist die Schneidklinge 13 in einer Zuführrichtung als eine Richtung des Schneidens des Halbleiterwafers W bewegbar und ist ferner in einer Indexierrichtung senkrecht zu der Zuführrichtung in einer horizontalen Ebene bewegbar. Die Schneidklinge 13 ist ferner in Bezug auf den Halbleiterwafer W vertikal bewegbar. Die Bewegung der Schneidklinge 13 in allen Richtungen kann in Übereinstimmung mit einem zuvor gespeicherten Programm gesteuert werden. Auf diese Weise wird die Trennfuge 22 entlang jeder auf der Vorderseite 20a des Halbleiterwafers W gebildeten Teilungslinie unter Verwendung der Schneidklinge 13 gebildet. Somit ist der Trennfugenbildungsschritt unter Verwendung der Schneidklinge 13 abgeschlossen. Danach wird der Halbleiterwafer W von dem Haltetisch der Schneidvorrichtung entfernt. Auch wenn die Tiefe jeder Trennfuge 22 auf einen Wert eingestellt ist, der der Enddicke jedes Bauelementchips entspricht, ist es nicht notwendigerweise erforderlich, die Tiefe jeder Trennfuge 22 auf einen Wert einzustellen, der genau mit der Enddicke jedes Bauelementchips übereinstimmt, jedoch kann die Tiefe jeder Trennfuge 22 auf einen Wert eingestellt werden, sodass, wenn die Rückseite 20b des Halbleiterwafers W in dem nachfolgenden Schritt geschliffen wird, um die Dicke des Wafers W auf die voreingestellte Enddicke zu reduzieren, der Halbleiterwafer W in die einzelnen Bauelementchips entlang jeder Teilungsnut 22 unterteilt wird. Zum Beispiel kann die Tiefe jeder Trennfuge 22 auf einen Wert eingestellt werden, der etwas größer ist als die voreingestellte Enddicke.
  • Nach dem Durchführen des Trennfugenbildungsschritts ist ein Schutzband 23 als Schutzelement zum Schutz der Bauelemente 21 an der Vorderseite 20a des Halbleiterwafers W angebracht, wie in den 2A und 2B gezeigt ist (Schutzelementbefestigungsschritt). Auf den Schutzelementbefestigungsschritt folgt ein Teilungsschritt des Teilens des Halbleiterwafers W in die einzelnen Bauelementchips, wie nachstehend beschrieben.
  • Dieser Teilungsschritt wird nun unter Bezugnahme auf die 3A und 3B beschrieben. Wie in 3A gezeigt ist, wird der Teilungsschritt unter Verwendung einer Schleifvorrichtung (von der ein Teil dargestellt ist) mit einem Einspanntisch 30 durchgeführt. Bei der Durchführung des Teilungsschritts wird der Halbleiterwafer W mit dem an der Vorderseite angebrachten Schutzband 23 an dem Einspanntisch 30 in dem Zustand gehalten, in dem das Schutzband 23 mit der Oberseite des Einspanntisches 30 in Kontakt ist. Genauer gesagt ist der Einspanntisch 30 durch einen Motor (nicht dargestellt) drehbar. Der Einspanntisch 30 hat eine Oberseite als eine Haltefläche, die aus poröser Keramik mit feinen Poren, die den Durchtritt von Luft ermöglichen, ausgebildet ist. Die Oberseite des Einspanntisches 30 steht mit einer nicht dargestellten Saugvorrichtung in Verbindung. Dementsprechend wird, wenn die Saugvorrichtung betrieben wird, der auf der Oberseite des Einspanntisches 30 angeordnete Halbleiterwafer W unter Ansaugen gehalten.
  • Die Schleifvorrichtung weist ferner eine Spindel 31 auf, die dazu eingerichtet ist, durch einen Servomotor (nicht gezeigt) gedreht zu werden. Die Spindel 31 ist so oberhalb des Einspanntisches 30 vorgesehen, dass die Achse der Spindel 31 von der Mitte des Einspanntisches 30 verschoben ist. Am unteren Ende der Spindel 31 ist eine Montageeinrichtung 32 ausgebildet. Eine Schleifscheibe 33 ist mittels Schrauben an der Montageeinrichtung 32 befestigt. Die Schleifscheibe 33 weist eine Vielzahl von Schleifkörpern zum Schleifen des auf dem Einspanntisch 30 gehaltenen Halbleiterwafers W auf. Die Spindel 31, die Montageeinrichtung 32, die Schleifscheibe 33 und der Servomotor bilden eine Schleifeinheit. Die Schleifvorrichtung umfasst ferner eine Zuführeinrichtung (nicht gezeigt) zum Bewegen der Schleifeinheit in einer vertikalen Richtung oder in einer Zuführrichtung.
  • Die Zuführeinrichtung wird betrieben, um die Schleifscheibe 33 zu senken, bis die Schleifelemente mit dem auf dem Einspanntisch 30 gehaltenen Halbleiterwafer W in Berührung kommen. Zu diesem Zeitpunkt wird der Einspanntisch 30 zum Beispiel mit 300 U/min gedreht, und die Schleifscheibe 33 wird beispielsweise bei 6000 U/min gedreht. Danach wird die Schleifscheibe 33 mit einer Geschwindigkeit von 1 μm/Sekunde nach unten geführt. Zu diesem Zeitpunkt wird die Dicke des Halbleiterwafers W durch eine Dickenmesseinrichtung (nicht dargestellt) vom berührenden oder berührungslosen Typ gemessen. Wenn die Dicke des Halbleiterwafers W auf eine voreingestellte Enddicke (z. B. 50 μm) reduziert wird, werden die Trennfugen 22, die in dem Trennfugenbildungsschritt ausgebildet wurden, zu der Rückseite 20b des Halbleiterwafers W freigelegt, wie in 3B gezeigt ist, sodass der Halbleiterwafer W in die einzelnen Bauelementchips geteilt wird. In dem Zustand, in dem der Halbleiterwafer W in die einzelnen Bauelementchips geteilt ist, bleibt das Schutzband 23 als das Schutzelement an der Vorderseite jedes Bauelementchips befestigt. Somit ist der Teilungsschritt unter Verwendung der Schleifvorrichtung abgeschlossen.
  • Nach Durchführung des Teilungsschrittes wird ein Diebonding-Harzfilmbildungsschritt unter Verwendung einer Diebonding-Harzfilmbildungsvorrichtung, wie in den 4A und 4B gezeigt, durchgeführt, wobei ein Teil dieser Harzfilmbildungsvorrichtung gezeigt ist. Beim Durchführen des Diebonding-Harzfilmbildungsschrittes ist der Halbleiterwafer W, der in die einzelnen Bauelementchips unterteilt ist und an dem Schutzband 23 befestigt ist, in einem Zustand auf einem Haltetisch 40, der in der Harzfilmbildungsvorrichtung enthalten ist, gehalten, in dem die Rückseite des Halbleiterwafers W nach oben gerichtet ist, d. h., das Schutzband 23 ist in Berührung mit der Oberseite des Haltetisches 40. Ähnlich wie der Einspanntisch 30 der in 3a gezeigten Schleifvorrichtung, ist der Haltetisch 40 mit einer Saugvorrichtung (nicht gezeigt) verbunden, um ein Saughalten des Halbleiterwafers W auf der Oberseite des Haltetisches 40 zu bewirken. Weiterhin ist der Haltetisch 40 durch einen Servomotor (nicht dargestellt) drehbar.
  • Wie in 4A gezeigt ist, weist die Harzfilmbildungsvorrichtung eine Beschichtungseinheit 50, die in der Nähe des Haltetisches 40 vorgesehen ist, auf. Nach dem Halten des Halbleiterwafers W auf dem Haltetisch 40, wie oben erwähnt, wird ein Dünnfilmschichtbildungsschritt durch die Beschichtungseinheit 50 durchgeführt. Die Beschichtungseinheit 50 weist eine im Wesentlichen horizontal verlaufende Beschichtungsdüse 51, die ein vorderes Ende 51a aufweist, das so ausgelegt ist, dass es während des Betriebs oberhalb des auf dem Haltetisch 40 gehaltenen Halbleiterwafers W angeordnet ist, eine Mischeinheit 52 zum Mischen eines flüssigen Harzes zum Diebonding und einer Hochdruckluft und dann Zuführen der resultierenden Mischung zu der Beschichtungsdüse 51, eine Schwenkeinheit 53 mit einem Luftmotor (nicht gezeigt) zum Schwenken der Beschichtungsdüse 51 in der durch einen Pfeil R in 4A angedeuteten Richtung in einer horizontalen Ebene parallel zur Oberseite des Halbleiterwafers W, einen Hochdruckluftbehälter 54 zum Zuführen einer Hochdruckluft zu der Mischeinheit 52 und einen Flüssigharzbehälter 55 zum Zuführen eines flüssigen Harzes zum Diebonding zu der Mischeinheit 52, auf.
  • Der Hochdruckluftbehälter 54 ist mit einer Luftpumpe und einem Entlastungsventil (beide nicht dargestellt) versehen, sodass der Druck im Behälter 54 während des Betriebs immer auf einen konstanten Druck (z. B. 0,3 MPa) gesteuert wird und Hochdruckluft der Mischeinheit 52 nach Bedarf zugeführt werden kann. Ferner enthält der Flüssigharzbehälter 55 ein flüssiges Harz zum Diebonding, das als Bindemittel fungiert. Dieses Harz befindet sich normalerweise in einem flüssigen Zustand und wird durch Anwenden eines äußeren Impulses verfestigt. Der Flüssigharzbehälter 55 weist eine eingebaute Pumpe zum Zuführen des flüssigen Harzes unter einem konstanten Druck zu der Mischeinheit 52 auf. In dieser bevorzugten Ausführungsform wird ein Ultraviolett-aushärtendes Harz, das durch Anwenden von ultraviolettem Licht als äußerer Impuls härtbar ist, als flüssiges Harz verwendet. Beispielsweise kann das Ultraviolett-aushärtende Harz durch ”HP20VL” oder ”ST20VL” bereitgestellt werden, die von Honghow Specialty Chemicals Inc. hergestellt werden. Als weiteres Beispiel für das flüssige Harz kann ein silbergefülltes Epoxidharz als ein wärmeaushärtendes Harz, das durch Anwenden einer voreingestellten Wärme als äußerer Impuls, (durch Erhitzen) verwendet werden. Beispielsweise kann das silbergefüllte Epoxidharz durch ”Ablebond 8200C” bereitgestellt werden, das von Ablestik Laboratories hergestellt wird.
  • Die Mischeinheit 52 weist einen begrenzten (eingeschnürten) Abschnitt (nicht dargestellt) auf, durch den die Hochdruckluft strömt. Dieser begrenzte Abschnitt ist mit einem dünnen Rohr zum Zuführen des flüssigen Harzes in einer Richtung senkrecht zu der axialen Richtung des begrenzten Abschnitts versehen. So ist in der Mischeinheit 52 eine sogenannte Venturi-Struktur vorgesehen. Im Falle des Sprühens des flüssigen Harzes vom vorderen Ende 51a der Beschichtungsdüse 51 wird Hochdruckluft aus dem Hochdruckluftbehälter 54 zu der Mischeinheit 52 zugeführt, und das flüssige Harz wird von dem Flüssigharzbehälter 55 zu der Mischeinheit 52 zugeführt. Wenn die Hochdruckluft durch den begrenzten Abschnitt der Mischeinheit 52 geleitet wird, wird das flüssige Harz von dem dünnen Rohr in den begrenzten Abschnitt durch den Venturi-Effekt gesaugt. Zu diesem Zeitpunkt wird das flüssige Harz in dem begrenzten Abschnitt zerstäubt und dann von dem vorderen Ende 51a der Beschichtungsdüse 51 zu der Rückseite des Halbleiterwafers W gesprüht. Die Struktur der Mischeinheit 52 ist in der vorliegenden Erfindung nicht eingeschränkt. Beispielsweise kann die Ausbildung einer Luftbürste oder dergleichen, die allgemein als ein Beschichtungswerkzeug verwendet wird, angewendet werden.
  • Der Dünnfilmschichtbildungsschritt des Sprühens des flüssigen Harzes von der Beschichtungsdüse 51 auf die Rückseite des Halbleiterwafers W wird nun detaillierter beschrieben. Wenn der Halbleiterwafer W auf dem Haltetisch 40 gehalten wird, wird die Beschichtungseinheit 50 in einen Bereitschaftszustand versetzt. Das heißt, das vordere Ende 51a der Beschichtungsdüse 51 ist oberhalb der Außenseite des Halbleiterwafers W in der Nähe dessen angeordnet. Der Grund für diese Einstellung besteht darin, zu verhindern, dass ein Tropfen des flüssigen Harzes mit einem großen Durchmesser auf den Halbleiterwafer W beim Starten des Beschichtungsvorgangs aufgebracht werden könnte. Wenn das flüssige Harz aus der Beschichtungsdüse 51 ausgesprüht wird, beginnt der Haltetisch 40 beispielsweise mit 500 U/min zu drehen. Danach wird damit begonnen die Hochdruckluft aus dem Hochdruckluftbehälter 54 zuzuführen, womit dann das flüssige Harz beginnt, von dem Flüssigharzbehälter 55 zugeführt zu werden. In dem Zustand, in dem das vordere Ende 51a der Beschichtungsdüse 51 oberhalb der Außenseite des Halbleiterwafers W angeordnet ist, beginnt das flüssige Harz von dem vorderen Ende 51a der Beschichtungsdüse 51 ausgesprüht zu werden, und die Schwenkeinheit 53 beginnt als nächstes mit dem Betrieb. Das heißt, während der Drehung des Halbleiterwafers W bei obiger Geschwindigkeit wird die Beschichtungsdüse 51 durch die Schwenkeinheit 53 angetrieben, sodass das vordere Ende 51a der Beschichtungsdüse 51 über dem Halbleiterwafer W mit einer voreingestellten Vielzahl (z. B. fünfmal) hin- und herbewegt wird, wie durch den Pfeil R dargestellt ist. Danach wird das vordere Ende 51a der Beschichtungsdüse 51 in die Ausgangsposition (Bereitschaftszustand) über der Außenseite des Halbleiterwafers W zurückgeführt. Danach werden die Zufuhr des flüssigen Harzes und die Zufuhr der Hochdruckluft gestoppt. Ferner wird die Drehung des Haltetisches 40 gestoppt, um den Dünnfilmschichtbildungsschritt abzuschließen. Wie oben beschrieben, wird das vordere Ende 51a der Beschichtungsdüse 51 mehrmals, z. B. fünfmal, hin- und herbewegt, um eine kleine Menge an flüssigem Harz in jedem Durchgang aufzubringen, anstatt eine große Menge an flüssigem Harz zu einem Zeitpunkt aufzubringen. Als Ergebnis kann eine Dünnfilmschicht mit einer Dicke von 3 bis 7 μm aus dem flüssigen Harz auf der Rückseite des Halbleiterwafers W in dem obigen Dünnfilmschichtbildungsschritt gebildet werden.
  • Nach Abschließen des Dünnfilmschichtbildungsschritts wird ein Äußeren-Impuls-Anwendungsschritt unter Verwendung einer Ultraviolettlichtanwendeeinrichtung 100 durchgeführt, wie in 1 4B gezeigt ist. Das heißt, die Ultraviolettlichtanwendeeinrichtung 100 fungiert als Mittel zum Anwenden eines äußeren Impulses auf die Dünnfilmschicht. Wie in 4B gezeigt ist, wird ultraviolettes Licht von der Ultraviolettlichtanwendeeinrichtung 100 auf die auf der Rückseite des Halbleiterwafers W gebildete Dünnfilmschicht gestrahlt. Als Ergebnis wird die Dünnfilmschicht verfestigt, um einen Diebonding-Harzfilm 60 an der Rückseite des Halbleiterwafers W zu erhalten, der in die einzelnen Bauelementchips unterteilt ist, wie in 4B gezeigt ist.
  • In der vorliegenden Erfindung wird der Satz des Dünnfilmschichtbildungsschritts und des Äußeren-Impuls-Anwendungsschritts, wie oben beschrieben, zwei- oder mehrfach wiederholt. Genauer gesagt wird, wie oben beschrieben, das flüssige Harz für die Diebonding auf die Rückseite des Halbleiterwafers W gesprüht, um die Dünnfilmschicht mit einer Dicke von 3 bis 7 μm zu bilden. Danach wird ultraviolettes Licht auf die Dünnfilmschicht gestrahlt, wodurch die Dünnfilmschicht verfestigt wird. Anschließend werden der Dünnfilmschichtbildungsschritt und der Äußeren-Impuls-Anwendungsschritt erneut durchgeführt. Somit wird der Satz des Dünnfilmschichtbildungsschritts und Äußeren-Impuls-Anwendungsschritts zwei oder mehrmals wiederholt, um einen Diebonding-Harzfilm mit einer voreingestellten Dicke (z. B. 30 bis 50 μm) zu erhalten. Somit ist der Diebonding-Harzfilmbildungsschritt abgeschlossen. Im Fall der Verwendung eines wärmeaushärtenden Harzes als flüssiges Harz für das Diebonding in dem Dünnfilmschichtbildungsschritt wird Wärme von einer elektrischen Heizvorrichtung oder dergleichen auf die Dünnfilmschicht gestrahlt, anstelle des oben verwendeten Ultraviolettlichts, bei der Durchführung des Äußeren-Impuls-Anwendungsschritts. Auch in diesem Fall wird die aus dem wärmeaushärtenden Harz gebildete Dünnfilmschicht durch Erwärmen verfestigt, um dadurch einen ähnlichen Diebonding-Harzfilm 60 auf der Rückseite des Halbleiterwafers W, der in die einzelnen Bauelementchips unterteilt ist, zu erhalten.
  • Wie oben beschrieben, wird das flüssige Harz für das Diebonding auf die Rückseite des Halbleiterwafers W gesprüht, der zuvor in die einzelnen Bauelementchips geteilt worden ist, und die Dünnfilmschicht, die an der Rückseite des Halbleiterwafers W gebildet wurde, wird als nächstes verfestigt. Dann wird eine solche Reihe von Schritten zwei oder mehrfach wiederholt, um den Diebonding-Harzfilm mit einer voreingestellten Dicke zu erhalten. Bei dieser Ausgestaltung wird verhindert, dass das flüssige Harz in die Trennfugen 22 gelangt, die jeweils eine Breite von beispielsweise 30 μm aufweisen, die in dem Trennfugenbildungsschritt ausgebildet wurden, wobei jede Trennfuge 22 zwischen irgendwelchen benachbarten Bauelementchips vorhanden ist. Das heißt, das flüssige Harz verbleibt nur auf der Rückseite jedes Bauelementchips. Mit anderen Worten, nach dem Teilen des Halbleiterwafers W in die einzelnen Bauelementchips durch ein Zerteilen-vordem-Schleifen-Verfahren ist es nicht notwendig, einen Schritt des Trennens des Diebonding-Harzfilms entlang der auf dem Halbleiterwafer W gebildeten Fugen durchzuführen, wenn der Diebonding-Harzfilmbildungsschritt durchgeführt wird.
  • Nach Abschließen des Diebonding-Harzfilmbildungsschritts wird ein Übertragungsschritt durchgeführt, wie in 5 gezeigt ist. In dem Halbleiterwafer W, der durch den Diebonding-Harzfilmbildungsschritt verarbeitet wurde, ist das flüssige Harz für das Diebonding nicht in jeder Trennfuge 22 vorhanden, sodass die einzelnen Bauelementchips nur durch das Schutzband 23 verbunden sind. Beim Durchführen des Übertragungsschritts wird der Halbleiterwafer W von dem Haltetisch 40 der in den 4A und 4B gezeigten Harzfilmbildungsvorrichtung entfernt. Danach wird, wie in 5 gezeigt ist, die Rückseite des Halbleiterwafers W, auf dem der Diebonding-Harzfilm 60 ausgebildet worden ist, an einem ausdehnbaren haftvermittelnden Band T befestigt, das an seinem Umfangsabschnitt an einem ringförmigen Rahmen F gehalten ist, dessen Innenöffnung derart ausgebildet ist, dass der Halbleiterwafer W in der Innenöffnung eingesetzt ist, die durch das haftvermittelnden Band T verschlossen ist. Danach wird das Schutzband 23 von der Vorderseite des Halbleiterwafers W abgezogen. Somit wird der Übertragungsschritt des Übertragens des Halbleiterwafers W von dem Schutzband 23 auf das haftvermittelnden Band T abgeschlossen, sodass der Halbleiterwafer W mit dem auf der Rückseite ausgebildeten Diebonding-Harzfilm 60 durch das haftvermittelnde Band T an dem Ringrahmen F gehalten wird.
  • Nach Beendigung des Übertragungsschritts wird ein Vereinzelungsschritt in einer solchen Weise durchgeführt, dass jeder Bauelementchip mit dem Chip-Bindeharzfilm 60 auf der Rückseite von dem Halbleiterwafer W vereinzelt wird. Dieser Vereinzelungsschritt wird unter Verwendung einer Trennvorrichtung 70, wie in 6 gezeigt, durchgeführt, wobei ein Teil der Trennvorrichtung 70 gezeigt ist. Die Trennvorrichtung 70 weist ein Rahmenhalteelement 71 mit einer Oberseite zum Montieren des ringförmigen Rahmens F, eine Vielzahl von Klemmen 72 zum Festklemmen des ringförmigen Rahmens F, der an der Oberseite des Rahmenhalteelements 71 angebracht ist, und eine zylindrische Aufweitungstrommel 73, die innerhalb des Rahmenhalteelements 71 vorgesehen ist, um das haftvermittelnden Band T, das auf dem ringförmigen Rahmen F gehalten ist, aufzuweiten, auf. Die Aufweitungstrommel 73 weist eine obere Öffnung auf. Das Rahmenhalteelement 71 ist durch eine Stützeinrichtung 723 vertikal beweglich aufgenommen. Die Stützeinrichtung 723 besteht aus einer Vielzahl von Luftzylindern 723a, die um die Aufweitungstrommel 73 herum angeordnet sind, und eine Vielzahl von Kolbenstangen 723b, die sich von den Luftzylindern 723a erstrecken. Jede Kolbenstange 723b ist mit dem Rahmenhalteelement 71 verbunden.
  • Die Aufweitungstrommel 73 weist einen Durchmesser auf, der kleiner ist als der Innendurchmesser des ringförmigen Rahmens F und größer ist als der Durchmesser des Halbleiterwafers W, der durch das haftvermittelnden Band T an dem ringförmigen Rahmen F gehalten wird. Das Rahmenhalteelement 71 ist dazu eingerichtet, dass es durch die Stützeinrichtung 723 zwischen einer Referenzposition (durch eine gestrichelte Linie in 6 dargestellt), in der die obere Fläche des Rahmenhalteelements 71 im Wesentlichen auf dem gleichen Niveau wie das obere Ende der Aufweitungstrommel 73 ist, und einer Aufweiteposition (durch eine durchgezogene Linie in 6 dargestellt), in der die obere Fläche des Rahmenhalteelements 71 niedriger als das obere Ende der Aufweitungstrommel 73 ist, vertikal bewegt werden kann. Das heißt, in der Aufweiteposition ist das obere Ende der Aufweitungstrommel 73 höher als die obere Fläche des Rahmenhalteelements 71.
  • Wenn das Rahmenhalteelement 71 von der Referenzposition in die Aufweiteposition abgesenkt wird, wird das obere Ende der Aufweitungstrommel 73 relativ im Niveau von der unteren Position (Referenzposition), die durch die gestrichelte Linie dargestellt ist, in die höhere Position (Aufweiteposition), die durch die durchgezogene Linie dargestellt ist, verändert. Dementsprechend kommt das haftvermittelnden Band T, das an dem ringförmigen Rahmen F gehalten ist, an dem oberen Ende der Aufweitungstrommel 73 in Anlage und wird aufgeweitet (ausgedehnt). Infolgedessen wirkt eine Zugkraft radial auf den Halbleiterwafer W, der an dem haftvermittelnden Band T befestigt ist, wodurch der Abstand zwischen den einzelnen Bauelementchips, die bereits entlang der Trennfuge 22 (Bandaufweitungsschritt) voneinander getrennt sind, erhöht wird. Nach dem Durchführen des Bandaufweitungsschritts wird ein Aufnahmeschritt unter Verwendung einer Aufnahmezange 74, wie in 6 gezeigt ist, in einer solchen Weise durchgeführt, dass jeder Bauelementchip unter Ansaugen durch die Aufnahmezange 74 gehalten und dann von dem haftvermittelnden Band T abgezogen wird. Jeder Bauelementchip wird als nächstes zu einer Schale (nicht dargestellt) oder irgendeiner Einrichtung zum Durchführen eines Diebonding-Schritts zum Verbinden jedes Bauelementchips mit einem Leiterrahmen übertragen (transportiert). Somit ist der Vereinzelungsschritt abgeschlossen und das Waferbearbeitungsverfahren der vorliegenden Erfindung ist dann abgeschlossen. Es gibt einen Fall, in dem das flüssige Harz, das in dem Dünnfilmschichtbildungsschritt auf die Rückseite des Halbleiterwafers W gesprüht wird, leicht in die zuvor auf dem Halbleiterwafer W gebildeten Trennfugen 22 gelangen kann. Jedoch kann durch Aufweiten des haftvermittelnden Bandes T in dem Vereinzelungsschritt der Halbleiterwafer W mit dem Diebonding-Harzfilm vollständig in die einzelnen Bauelementchips geteilt werden. Dementsprechend besteht keine Notwendigkeit für irgendeine spezielle Schneideinrichtung oder dergleichen zum Teilen des Halbleiterwafers W mit dem Diebonding-Harzfilm.
  • In dem oben erwähnten Trennfugenbildungsschritt wird die Schneidklinge 13, das an dem vorderen Ende der Spindel 12 befestigt ist, gedreht, um die Vorderseite 20a des Halbleiterwafers W zu schneiden, wodurch die Trennfuge 22 entlang jeder Teilungslinie gebildet wird. Jedoch ist das Verfahren zum Bilden der Trennfuge 22 nicht auf das obige Verfahren in der vorliegenden Erfindung beschränkt, sondern es können auch verschiedene andere Verfahren angewendet werden. Beispielsweise kann, wie in der japanischen Patentoffenlegungsschrift Nr. 2006-294913 beschrieben ist, ein Trockenätzen, wie ein reaktives Ionenätzen unter Verwendung eines zu Ionen und Radikalen gebildeten Gases durch ein Plasma angewandt werden, oder Nassätzen unter Verwendung verschiedener Flüssigkeiten, die gemäß dem Material eines Wafers ausgewählt werden, angewandt werden. Als ein anderes Verfahren kann auch eine Laserverarbeitung unter Verwendung eines Laserstrahls mit einer Absorptionswellenlänge, die an den Wafer angepasst ist, verwendet werden.
  • In dem oben erwähnten Diebonding-Harzfilmbildungsschritt wird das flüssige Harz für das Diebonding auf die Rückseite des Halbleiterwafers W gesprüht. Zu diesem Zeitpunkt wird der Druck der Hochdruckluft, die von dem Hochdruckluftbehälter 54 zugeführt werden soll, die Menge des flüssigen Harzes, das von dem Flüssigharzbehälter 55 zugeführt werden soll, oder das Mischungsverhältnis zwischen der Hochdruckluft und dem flüssigen Harz in der Mischeinheit 52 vorzugsweise so eingestellt, dass die Teilchengröße des zerstäubten flüssigen Harzes klein und die Menge des zerstäubten flüssigen Harzes, das pro Zeiteinheit gesprüht werden soll, klein werden. Wenn die Teilchengröße des zerstäubten flüssigen Harzes groß ist oder die Menge des zerstäubten flüssigen Harzes, das pro Zeiteinheit gesprüht werden soll, groß ist, besteht die Möglichkeit (Gefahr), dass das gesprühte flüssige Harz in die Trennfugen eindringen kann, die zu der Rückseite des Halbleiterwafers W freigelegt sind, sodass ein zusätzlicher Schritt des Aufteilens des Harzfilms wie im Stand der Technik erforderlich werden kann.
  • Dementsprechend wird der Druck der Hochdruckluft, der eine Auswirkung auf die Teilchengröße des zerstäubten flüssigen Harzes hat, oder die Menge des zerstäubten flüssigen Harzes, die pro Zeiteinheit gesprüht werden soll, vorzugsweise so eingestellt, dass die Möglichkeit des Eindringens des flüssigen Harzes in die Trennfugen beseitigt wird, unter Berücksichtigung der Breite jeder Trennfuge und der Viskosität des flüssigen Harzes.
  • Die vorliegende Erfindung ist nicht auf die Details der oben beschriebenen bevorzugten Ausführungsform beschränkt. Der Umfang der Erfindung wird durch die beigefügten Ansprüche definiert, und alle Änderungen und Modifikationen, die in den Bereich der Äquivalenz des Umfangs der Ansprüche fallen, sind daher von der Erfindung umfasst.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2000-182995 [0003]
    • JP 2002-118081 [0005]
    • JP 2006-294913 [0005, 0043]

Claims (10)

  1. Waferbearbeitungsverfahren zum Teilen eines Wafers in einzelne Bauelementchips entlang einer Vielzahl von sich kreuzender Teilungslinien, wobei eine Vorderseite des Wafers durch die Teilungslinien aufgeteilt ist, um eine Vielzahl von getrennten Bereichen zu definieren, an denen eine Vielzahl von Bauelementen ausgebildet ist, die den Bauelementchips entsprechen, wobei das Waferbearbeitungsverfahren umfasst: einen Trennfugenbildungsschritt zum Bilden einer Trennfuge entlang jeder der Teilungslinien, die an der Vorderseite des Wafers ausgebildet sind, wobei die Trennfugen eine Tiefe aufweisen, die der Enddicke jedes Bauelementchips entspricht; einen Teilungsschritt zum Bereitstellen eines Schutzelements an der Vorderseite des Wafers, nach dem Durchführen des Trennfugenbildungsschritts, und anschließendes Reduzieren der Dicke des Wafers, um die Trennfugen zu der Rückseite des Wafers freizulegen, wodurch der Wafer in die einzelnen Bauelementchips getrennt wird; einen Diebonding-Harzfilmbildungsschritt zum Aufbringen eines flüssigen Harzes für das Diebonding an der Rückseite des Wafers, nach dem Durchführen des Teilungsschritts, und anschließendes Verfestigen des auf der Rückseite des Wafers aufgebrachten flüssigen Harzes, wodurch an der Rückseite jedes Bauelementchips ein Diebonding-Harzfilm mit einer voreingestellten Dicke ausgebildet wird; und einen Vereinzelungsschritt zum Vereinzeln jedes Bauelementchips von dem Wafer, nach dem Durchführen des Diebonding-Harzfilmbildungsschritts; wobei der Diebonding-Harzfilmbildungsschritt umfasst einen Dünnfilmschichtbildungsschritt, bei dem das flüssige Harz auf die Rückseite des Wafers gesprüht wird, um dadurch eine Dünnfilmschicht auf der Rückseite des Wafers zu bilden, und einen Äußeren-Impuls-Aufbringungsschritt zum Aufbringen eines äußeren Impuls auf die Dünnfilmschicht, um dadurch die Dünnfilmschicht zu verfestigen; wobei der Dünnfilmschichtbildungsschritt und der Äußeren-Impuls-Aufbringungsschritt abwechselnd zwei- oder mehrmals wiederholt werden, um dadurch den Diebonding-Harzfilm mit der voreingestellten Dicke zu bilden.
  2. Waferbearbeitungsverfahren nach Anspruch 1, wobei der Trennfugenbildungsschritt unter Verwendung einer Schneidklinge durchgeführt wird, um den Wafer entlang jeder Teilungslinie zu schneiden, wodurch entlang jeder der Teilungslinien eine Trennfuge gebildet wird.
  3. Waferbearbeitungsverfahren nach Anspruch 1, wobei der Trennfugenbildungsschritt durchgeführt wird, indem der Wafer einem Nassätzen oder Trockenätzen unterzogen wird, wodurch entlang jeder der Teilungslinien eine Trennfuge ausgebildet wird.
  4. Waferbearbeitungsverfahren nach Anspruch 1, wobei der Trennfugenbildungsschritt durch Aufbringen eines Laserstrahls auf den Wafer entlang jeder der Teilungslinie erfolgt, wodurch entlang jeder der Teilungslinien eine Trennfuge ausgebildet wird.
  5. Waferbearbeitungsverfahren nach einem der Ansprüche 1 bis 4, wobei der Teilungsschritt durch Schleifen der Rückseite des Wafers durchgeführt wird, um dadurch die Dicke des Wafers soweit zu verringern, bis die Trennfuge zu der Rückseite des Wafers freigelegt ist.
  6. Waferbearbeitungsverfahren nach einem der Ansprüche 1 bis 5, wobei der Vereinzelungsschritt umfasst: einen Übertragungsschritt zum Anbringen eines haftvermittelnden Bandes an der Rückseite des Wafers nach dem Durchführen des Diebonding-Harzfilmbildungsschritt, wobei der Wafer durch das haftvermittelnde Band auf einem ringförmigen Rahmen gehalten wird, der derart eine Innenöffnung aufweist, dass der Wafer in die Innenöffnung eingesetzt ist, die durch das haftvermittelnden Band verschlossen ist und als nächstes das Schutzelement von der Vorderseite des Wafers entfernt wird; einen Bandaufweitungsschritt zum Aufweiten des haftvermittelnden Bandes nach Durchführung des Übertragungsschritts; und einen Aufnahmeschritt zum Aufnehmen jedes Bauelementchips von dem haftvermittelnden Band nach dem Durchführen des Bandaufweitungsschritts.
  7. Waferbearbeitungsverfahren nach einem der Ansprüche 1 bis 6, wobei der Dünnfilmschichtbildungsschritt umfasst: einen Halteschritt zum Halten des Wafers auf einem drehbaren Tisch in dem Zustand, in dem die Rückseite des Wafers freiliegt; und einen Beschichtungsschritt in dem der drehbaren Tische, auf dem der Wafer gehalten ist, gedreht wird und als nächstes das flüssige Harz auf die Rückseite des Wafers gesprüht wird.
  8. Waferbearbeitungsverfahren nach einem der Ansprüche 1 bis 7, wobei das in dem Dünnfilmschichtbildungsschritt zu sprühende flüssige Harz ein Ultraviolett-aushärtendes Harz umfasst und der äußere Impuls, der in dem Äußeren-Impuls-Aufbringungsschritt anzuwenden ist, ultraviolettes Licht umfasst.
  9. Waferbearbeitungsverfahren nach einem der Ansprüche 1 bis 8, wobei das in dem Dünnfilmschichtbildungsschritt zu sprühende flüssige Harz ein wärmeaushärtendes Harz umfasst und der äußere Impuls, der in dem Äußeren-Impuls-Aufbringungsschritt anzuwenden ist, Wärme umfasst.
  10. Waferbearbeitungsverfahren nach einem der Ansprüche 1 bis 9, wobei die Dünnfilmschicht, die einmal in dem Dünnfilmschichtbildungsschritt gebildet wird, eine Dicke von 3 bis 7 μm aufweist und die voreingestellte Dicke des Diebonding-Harzfilms 30 bis 50 μm beträgt.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6352824B2 (ja) * 2015-01-23 2018-07-04 東芝メモリ株式会社 基板処理装置、制御プログラムおよび制御方法
KR102408524B1 (ko) * 2017-09-19 2022-06-14 삼성디스플레이 주식회사 표시 장치의 제조 장치 및 표시 장치의 제조 방법
JP7045843B2 (ja) * 2017-12-12 2022-04-01 株式会社ディスコ 被加工物の分割方法
CN109909623A (zh) * 2017-12-12 2019-06-21 中芯国际集成电路制造(北京)有限公司 用于晶圆的切割方法
US10685863B2 (en) 2018-04-27 2020-06-16 Semiconductor Components Industries, Llc Wafer thinning systems and related methods
KR20210141155A (ko) 2020-05-15 2021-11-23 삼성전자주식회사 기판 디본딩 장치
US11552040B2 (en) * 2020-07-21 2023-01-10 Western Digital Technologies, Inc. Package process, DAF replacement
TWI783395B (zh) * 2021-03-03 2022-11-11 華泰電子股份有限公司 晶圓薄化方法
CN114669452B (zh) * 2022-03-26 2023-06-06 宁波芯健半导体有限公司 一种超薄芯片背胶涂覆方法、涂覆装置及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000182995A (ja) 1998-12-14 2000-06-30 Mitsumi Electric Co Ltd 半導体装置の製造方法
JP2002118081A (ja) 2000-10-10 2002-04-19 Toshiba Corp 半導体装置の製造方法
JP2006294913A (ja) 2005-04-12 2006-10-26 Disco Abrasive Syst Ltd ウェーハの分割方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
JP4296052B2 (ja) * 2003-07-30 2009-07-15 シャープ株式会社 半導体装置の製造方法
JP2005129607A (ja) * 2003-10-22 2005-05-19 Disco Abrasive Syst Ltd ウエーハの分割方法
JP2006196701A (ja) * 2005-01-13 2006-07-27 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4942313B2 (ja) * 2005-07-07 2012-05-30 株式会社ディスコ ウエーハのレーザー加工方法
JP2008235650A (ja) * 2007-03-22 2008-10-02 Disco Abrasive Syst Ltd デバイスの製造方法
JP2009194135A (ja) * 2008-02-14 2009-08-27 Disco Abrasive Syst Ltd ダイボンディング方法及びダイボンダ
JP2011233711A (ja) * 2010-04-27 2011-11-17 Toshiba Corp 半導体装置の製造方法
JP5659033B2 (ja) 2011-02-04 2015-01-28 株式会社東芝 半導体装置の製造方法
JP6054234B2 (ja) * 2013-04-22 2016-12-27 株式会社ディスコ ウエーハの加工方法
JP2017041574A (ja) * 2015-08-21 2017-02-23 株式会社ディスコ ウエーハの加工方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000182995A (ja) 1998-12-14 2000-06-30 Mitsumi Electric Co Ltd 半導体装置の製造方法
JP2002118081A (ja) 2000-10-10 2002-04-19 Toshiba Corp 半導体装置の製造方法
JP2006294913A (ja) 2005-04-12 2006-10-26 Disco Abrasive Syst Ltd ウェーハの分割方法

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