DE102015111002B4 - Verfahren zur Herstellung von Packagestrukturen - Google Patents

Verfahren zur Herstellung von Packagestrukturen Download PDF

Info

Publication number
DE102015111002B4
DE102015111002B4 DE102015111002.4A DE102015111002A DE102015111002B4 DE 102015111002 B4 DE102015111002 B4 DE 102015111002B4 DE 102015111002 A DE102015111002 A DE 102015111002A DE 102015111002 B4 DE102015111002 B4 DE 102015111002B4
Authority
DE
Germany
Prior art keywords
layer
dielectric layer
photosensitive
die
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102015111002.4A
Other languages
English (en)
Other versions
DE102015111002A1 (de
Inventor
Yu-Hsiang Hu
Chung-Shi Liu
Hung-Jui Kuo
Sih-Hao Liao
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015111002A1 publication Critical patent/DE102015111002A1/de
Application granted granted Critical
Publication of DE102015111002B4 publication Critical patent/DE102015111002B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004Photosensitive materials
    • G03F7/075Silicon-containing compounds
    • G03F7/0752Silicon-containing compounds in non photosensitive layers or as additives, e.g. for dry lithography
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004Photosensitive materials
    • G03F7/09Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/095Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having more than one photosensitive layer
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16Coating processes; Apparatus therefor
    • G03F7/168Finishing the coated layer, e.g. drying, baking, soaking
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20Exposure; Apparatus therefor
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/38Treatment before imagewise removal, e.g. prebaking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004Photosensitive materials
    • G03F7/038Macromolecular compounds which are rendered insoluble or differentially wettable
    • G03F7/0387Polyamides or polyimides
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004Photosensitive materials
    • G03F7/039Macromolecular compounds which are photodegradable, e.g. positive electron resists
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Verfahren, umfassend:Abscheiden einer lichtempfindlichen Dielektrikumschicht (48) auf einer Trägerstruktur (46), wobei die Trägerstruktur (46) einen IC-Die umfasst;Bilden einer ersten Schicht (56) auf einer Fläche der lichtempfindlichen Dielektrikumschicht (48);Bestrahlen der lichtempfindlichen Dielektrikumschicht (48) nach dem Bilden der ersten Schicht;das Bilden einer zweiten Schicht (58) auf der Fläche der lichtempfindlichen Dielektrikumschicht (48) nach dem Bestrahlen der lichtempfindlichen Dielektrikumschicht; undnach dem Bilden der ersten Schicht (56), dem Bestrahlen und dem Bilden der zweiten Schicht (58), Entwickeln der lichtempfindlichen Dielektrikumschicht (48), wobei die erste Schicht (56) während des Entwickelns eine andere Entfernungsselektivität aufweist als die lichtempfindliche Dielektrikumschicht (48).

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielzahl von Elektronikanwendungen wie z. B. Personal-Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Betriebsmitteln verwendet. Halbleitervorrichtungen werden üblicherweise hergestellt, indem sequenziell isolierende oder Dielektrikumschichten, leitende Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden, und indem die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und - elemente zu bilden.
  • Die Halbleiterindustrie verbessert die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) fortlaufend, indem sie die minimale Kenngröße kontinuierlich reduziert, was ermöglicht, dass mehr Komponenten in einen gegebenen Bereich integriert werden können. Bei einigen Vorrichtungen werden mehrere Dies oder Packages mit aktiven Bauelementen oder Schaltungen vertikal gestapelt, um die Grundfläche eines Vorrichtungspackages zu reduzieren und zu erlauben, dass Dies mit unterschiedlichen Prozesstechnologien miteinander verbunden werden können. Verbindungen für dieses vertikale Stapeln können auf oberen und unteren Flächen eines Substrates durch Bilden von Umverdrahtungsschichten oder Umverteilungsschichten (RDLs) mit leitenden Leitungen in Isolierschichten geschaffen werden. Die RDLs und die Dies, die sich außerhalb eines speziellen Packages befinden, werden mit Dies im Substrat elektrisch verbunden.
    US 2013/0183627 A1 beschreibt eine Belichtungsvorrichtung mit einer optischen Beleuchtungsvorrichtung, die eine Maske mit einem Belichtungsstrahl beleuchtet, einem Maskentisch, der einen Umfang eines Musterbereichs der Maske von oben hält, so dass eine Musteroberfläche der Maske im Wesentlichen parallel zu einer XY-Ebene wird und eine Kraft zumindest parallel zu einer XY-Ebene und auf die Maske ausübt, und einem Wafertisch, der sich entlang der XY-Ebene bewegt und einen Wafer im Wesentlichen parallel zur XY-Ebene hält. Daher kann eine Überlagerung eines Musters einer Maske und eines darunterliegenden Musters auf dem Substrat realisiert werden, selbst wenn die Belichtungsvorrichtung ein Nahverfahren verwendet, d. h. die Belichtungsvorrichtung verwendet kein optisches Projektionssystem.
    US 2015/0140729 A1 beschreibt ein Verfahren zum Herstellen einer Struktur mit einer gemusterten Basisschicht zur Herstellung optischer und elektronischer Vorrichtungen, einschließlich bioelektronischer Vorrichtungen Das Verfahren umfasst: a) Bereitstellen einer Schicht aus einem strahlungsempfindlichen Harz; b) Belichten der Schicht aus strahlungsempfindlichem Harz mit gemusterter Strahlung, um einen Basisschichtvorläufer mit einem ersten Muster aus belichtetem strahlungsempfindlichem Harz und einem zweiten Muster aus unbelichtetem strahlungsempfindlichem Harz zu bilden; c) Bereitstellen einer Fluorpolymerschicht in einem dritten Muster über dem Basisschichtvorläufer, um eine erste Zwischenstruktur zu bilden; d) Behandeln der ersten Zwischenstruktur, um eine zweite Zwischenstruktur zu bilden; und e) selektives Entfernen entweder des ersten oder des zweiten Harzmusters durch Kontaktieren der zweiten Zwischenstruktur mit einem Harzentwicklungsmittel, wodurch die gemusterte Basisschicht gebildet wird.
    US 2010/0330471 A1 beschreibt ein Verfahren zum Anpassen der Abmessungen von Resistmustern. Das Verfahren ermöglicht die Steuerung der Abmessungen von Photoresistmustern und findet besondere Anwendung bei der Nachbearbeitung von Resistmustern bei der Herstellung von Halbleitervorrichtungen.
    US 2006/0246373 A1 beschreibt neue Photoresistzusammensetzungen, die für die Immersionslithographie nützlich sind. Bevorzugte Photoresistzusammensetzungen umfassen ein oder mehrere Materialien, die nicht mit einer Harzkomponente des Resists mischbar sind. Weitere bevorzugte Photoresistzusammensetzungen umfassen 1) Si-Substitution, 2) Fluor-Substitution; 3) hyperverzweigte Polymere; und/oder 4) Polymerteilchen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
    • Die 1 bis 4 sind Querschnittansichten von Zwischenstrukturen eines ersten generischen Prozesses gemäß einigen Ausführungsformen.
    • 5 ist ein Verfahrensablauf des ersten generischen Prozesses gemäß einigen Ausführungsformen.
    • 6 veranschaulicht eine chemische Reaktion, die durch die Behandlung einer oberen Fläche einer Dielektrikumschicht mit Hexamethyldisilazan- (HMDS) -Gas gemäß einigen Ausführungsformen auftreten kann.
    • Die 7 bis 10 sind Querschnittansichten von Zwischenstrukturen eines zweiten generischen Prozesses gemäß einigen Ausführungsformen.
    • 11 ist ein Verfahrensablauf des zweiten generischen Prozesses gemäß einigen Ausführungsformen.
    • Die 12 bis 16 sind Querschnittansichten von Zwischenstrukturen eines dritten generischen Prozesses gemäß einigen Ausführungsformen.
    • 17 ist ein Verfahrensablauf des dritten generischen Prozesses gemäß einigen Ausführungsformen.
    • Die 18 bis 31 sind Querschnittansichten von Zwischenschritten während eines Prozesses zum Bilden einer Packagestruktur gemäß einigen Ausführungsformen.
    • 32 ist ein Layout, um Aspekte von Ritzlinienregionen gemäß einigen Ausführungsformen zu veranschaulichen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter“, „unter“, „untere“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sind dazu beabsichtigt, zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung zu umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Hierin beschriebene Ausführungsformen können in einem spezifischen Kontext, das heißt, einem Fan-Out- oder Fan-In-Waferebenenpackage beschrieben sein. Andere Ausführungsformen ziehen andere Anwendungen in Betracht, wie unterschiedliche Packagearten oder unterschiedliche Konfigurationen, die einem Durchschnittsfachmann nach dem Lesen dieser Offenbarung ohne Weiteres offensichtlich wären. Es sollte beachtet werden, dass hierin beschriebene Ausführungsformen nicht zwangsläufig jede Komponente oder jedes Merkmal veranschaulichen, das in einer Struktur vorhanden sein kann. Beispielsweise können Vielfache einer Komponente in einer Figur ausgelassen sein, wenn beispielsweise die Beschreibung von einer der Komponenten ausreichend sein mag, um Aspekte der Ausführungsform zu übermitteln. Weiter können hierin beschriebene Verfahrensausführungsformen als in einer speziellen Reihenfolge ausgeführt beschrieben sein; andere Verfahrensausführungsformen können jedoch in jeder logischen Reihenfolge ausgeführt werden.
  • Die 1 bis 4 veranschaulichen Querschnittansichten von Zwischenstrukturen eines ersten generischen Prozesses, um verschiedene allgemeine Konzepte gemäß einiger Ausführungsformen zu veranschaulichen, und 5 ist ein Verfahrensablauf des ersten generischen Prozesses gemäß einiger Ausführungsformen. 1 veranschaulicht eine Trägerstruktur 46 mit einer ersten Region 40, einer zweiten Region 42 und einer Ritzlinienregion 44 zwischen der ersten Region 40 und der zweiten Region 42. Die Trägerstruktur 46 kann verschiedene Strukturen umfassen, die in der ersten Region 40 und der zweiten Region 42 gebildet sind. Solche Strukturen können einen integrierten Schaltungs- (IC) -Die, einen gekapselten IC-Die, ein Substrat oder dergleichen umfassen. Ein Beispiel solch einer Struktur und seiner Bildung ist in den 18 bis 31 veranschaulicht.
  • Wie veranschaulicht in 1 und in Schritt 70 von 5 wird eine Dielektrikumschicht 48 auf der Trägerstruktur 46 beispielsweise durch Aufschleudern, Laminieren oder dergleichen abgeschieden. Die Dielektrikumschicht 48 ist ein lichtempfindliches Material, das vom Ton positiv oder negativ sein kann und weiter ein Polymer wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen sein kann. Bei einigen Ausführungsformen kann die Dielektrikumschicht 48 in einem flüssigen Zustand wie beim Aufschleudern abgeschieden werden. Die Dielektrikumschicht 48 kann bei Ausführungsformen vorgetrocknet oder vorgehärtet sein, bei denen die Dielektrikumschicht in einem flüssigen Zustand beispielsweise bei einer Temperatur in einem Bereich von ungefähr 100 °C bis zu ungefähr 125 °C, wie 120 °C, mit einer Zeitdauer in einem Bereich von ungefähr 60 Sekunden bis zu ungefähr 600 Sekunden, wie 300 Sekunden, abgeschieden wird. Das Vortrocknen oder Vorhärten kann in situ in z. B. der Schleuderbeschichterkammer ausgeführt werden, die verwendet wird, um die Dielektrikumschicht 48 abzuscheiden. Bei Ausführungsformen, bei denen die Dielektrikumschicht in einem flüssigen Zustand abgeschieden wird, kann eine Dielektrikumschicht eines Lösungsmittels in flüssigem Zustand 48 verdampfen, sodass beispielsweise 10 % der Dielektrikumschicht 48 Lösungsmittel ist und die Dielektrikumschicht 48 in einem halbfesten Zustand ist. Bei einigen Ausführungsformen weist die Dielektrikumschicht 48 nach der Abscheidung eine Dicke in einem Bereich von ungefähr 6 µm bis zu ungefähr 18 µm, wie ungefähr 16 µm bis zu ungefähr 18 µm auf.
  • In 2 und Schritt 72 von 5 wird eine Dünnschicht 50 auf einer oberen Fläche der Dielektrikumschicht 48 gebildet. Während dieses Bildens kann die Dielektrikumschicht 48 in einem festen Zustand oder halbfesten Zustand sein. Bei einigen Ausführungsformen umfasst das Bilden der Dünnschicht 50 das Modifizieren der oberen Fläche der Dielektrikumschicht 48. Die Modifikation kann umfassen, die obere Fläche einem Vorläufer (oder Precursor), wie einem Hexamethyldisilazan (HMDS) ([(CH3) 3Si] 2NH) -Gas oder dergleichen, auszusetzen. Weiter wird bei einigen Ausführungsformen die obere Fläche der Dielektrikumschicht 48 dem Vorläufer, z. B. dem HMDS-Gas, in situ nach der Abscheidung ausgesetzt. Wenn die Dielektrikumschicht 48 beispielsweise unter Aufschleudern in einer Schleuderbeschichtungskammer abgeschieden wird, kann das HMDS-Gas in der Schleuderbeschichtungskammer bereitgestellt werden, während die Trägerstruktur 46 und die Dielektrikumschicht 48 in der Schleuderbeschichtungskammer verbleiben. Die obere Fläche der Dielektrikumschicht 48 kann dem Vorläufer, z. B. dem HMDS-Gas, ausgesetzt werden, indem ein Volumenstrom des Vorläufers in einem Bereich von ungefähr 50 sccm bis zu ungefähr 100 sccm, wie ungefähr 50 sccm, bei einer Temperatur in einem Bereich von ungefähr 80 °C bis zu ungefähr 150 °C, wie ungefähr 100 °C, für eine Zeitdauer in einem Bereich von ungefähr 30 Sekunden bis zu ungefähr 90 Sekunden, wie ungefähr 60 Sekunden verwendet wird.
  • 6 veranschaulicht eine chemische Reaktion, die durch Behandeln der oberen Fläche der Dielektrikumschicht 48 mit HMDS-Gas auftreten kann. Die obere Fläche kann freiliegende Hydroxidgruppen aufweisen, die mit dem HMDS-Gas reagieren können, wenn sie dem HMDS-Gas ausgesetzt werden. Trimethylsilylgruppen binden sich chemisch mit dem Sauerstoff der Hydroxidgruppen, um eine selbstorganisierte Monoschicht (SAM) entlang der oberen Fläche der Dielektrikumschicht 48 zu bilden. Bei dieser Ausführungsform kann die SAM Hexamethyldisiloxan (HMDSO) (O[Si(CH3)3]2) umfassen. Ein Beiprodukt der Reaktion kann Amidogen (NH2) sein. Die obere Fläche der Dielektrikumschicht 48 kann ungesättigt sein (wie veranschaulicht) oder mit HMDSO gesättigt sein, um die SAM zu bilden. Weiter kann die SAM HMDS umfassen, das physikalisch auf der oberen Fläche der Dielektrikumschicht 48 adsorbiert ist (nicht speziell veranschaulicht). Bei diesen Ausführungsformen ist die SAM, die das HMDSO und/oder das HMDS umfassen kann, die Dünnschicht 50, wie veranschaulicht in 6. Die SAM kann eine Dicke in einem Bereich von ungefähr 5 nm bis zu ungefähr 50 nm, wie ungefähr 10 nm aufweisen.
  • Bei anderen Ausführungsformen kann die Dünnschicht 50 eine Fotoresistschicht sein, die auf der oberen Fläche der Dielektrikumschicht 48 gebildet ist. Die Fotoresistschicht kann ein Fotoresist sein, das vorne an der Linienhalbleiterbearbeitung verwendet wird, und kann eine Schicht im Nanometerbereich sein. Die Dicke der Fotoresistschicht kann in einem Bereich von ungefähr 80 nm bis zu ungefähr 1000 nm, wie ungefähr 100 nm sein.
  • Allgemeiner kann das Bilden der Dünnschicht 50 in Schritt 72 jedes Aussetzen gegenüber einem Gas, einer Flüssigkeit oder einem Material; jede Behandlung; Abscheidung; oder dergleichen umfassen, das bzw. die die Entfernungsselektivität zwischen freiliegenden und nicht freiliegenden Abschnitten der Dielektrikumschicht 48 während eines anschließenden Entwicklungsschritts verbessert. Beispielsweise kann die Dünnschicht 50 bewirken, dass der Entwicklungsschritt weniger der nicht freiliegenden Abschnitte der Dielektrikumschicht 48 entfernt verglichen mit einem Entfernen von nicht freiliegenden Abschnitten der Dielektrikumschicht ohne die Dünnschicht 50. Bei einigen Ausführungsformen, bei denen HMDS-Gas verwendet wird, um eine PBO-Dielektrikumschicht zu modifizieren, wurde festgestellt, dass ein Verhältnis des Entfernens von freiliegendem PBO zu nicht freiliegendem PBO während des Entwickelns sich auf 4,7 erhöht, während ein Verhältnis des Entfernens von freiliegendem PBO zu nicht freiliegendem PBO während des Entwickelns ohne einen Dünnschichtbildungsschritt 3,4 betrug. Die Dünnschicht 50 kann eine andere Entfernungsselektivität aufweisen als die Dielektrikumschicht 48. Das physikalische Entfernen während des Entwickelns kann das Entfernen von löslichen Abschnitten der Dielektrikumschicht 48 und von darüberliegenden Abschnitten der Dünnschicht 50 bewirken, während die Dünnschicht 50 über den nicht löslichen Abschnitten der Dielektrikumschicht 48 generell verbleibt, was das chemische Entfernen der nicht löslichen Abschnitte der Dielektrikumschicht 48 reduzieren kann.
  • In 3 und Schritt 74 von 5 ist die Dielektrikumschicht 48 Strahlung ausgesetzt. Eine Lithografiemaske 52 kann während des Aussetzens verwendet werden. Die Lithografiemaske 52 kann eine Struktur aufweisen, welche einer Struktur entspricht, die in der Dielektrikumschicht 48 gebildet werden soll. Die Strahlung 54 kann von der Lithografiemaske 52 übertragen und/oder von dieser blockiert werden, um die Dielektrikumschicht 48 der Strahlung 54 gemäß der Struktur der Lithografiemaske 52 auszusetzen. Die Strahlung 54 kann beispielsweise eine Kombination aus mehreren Wellenlängen des Lichts sein, wie beispielsweise ein Spektrum der g-, h- und i-Linie, die entsprechend die Wellenlängen von 436 nm, 405 nm und 365 nm aufweisen; Ultraviolettstrahlung; ferne Ultraviolettstrahlung, Röntgenstrahlen; Elektronenstrahlen; oder dergleichen. In der veranschaulichten Ausführungsform ist die Dielektrikumschicht 48 vom Ton positiv, sodass Abschnitte der Dielektrikumschicht 48, die der Strahlung 54 durch die Lithografiemaske 52 ausgesetzt sind, löslich werden, und während des Entwickelns entfernt werden. Andere Ausführungsformen ziehen in Betracht, dass die Dielektrikumschicht 48 vom Ton negativ ist, sodass Abschnitte der Dielektrikumschicht 48, die der Strahlung 54 durch die Lithografiemaske 52 nicht ausgesetzt sind, löslich werden, und während des Entwickelns entfernt werden.
  • In Schritt 76 von 5 wird die Dielektrikumschicht 48 entwickelt. Das Entwickeln kann das Verwenden eines Nassverfahrens umfassen, um lösliche Abschnitte der Dielektrikumschicht 48 nach der Exposition in Schritt 74 zu entfernen. Das Nassverfahren kann das Verwenden von Tetramethylammoniumhydroxid (TMAH) in einem Aufschleuderprozess oder dergleichen umfassen.
  • In Schritt 78 von 5 wird die Dielektrikumschicht 48 ausgehärtet, nachdem sie entwickelt wurde. Das Aushärten kann durch Anordnen der Trägerstruktur 46 und der Dielektrikumschicht 48 in einem Ofen oder Brennofen für eine Zeitdauer in einem Bereich von ungefähr 0,5 Stunden bis zu ungefähr 5 Stunden, wie 1 Stunde, bei einer Temperatur in einem Bereich von ungefähr 100 °C bis zu ungefähr 250 °C, wie 220 °C, ausgeführt werden.
  • In Schritt 80 von 5 werden die Trägerstruktur 46 und die Dielektrikumschicht 48 einem Descum-Prozess unterzogen. Der Descum-Prozess kann einen Plasmaprozess wie einen Sauerstoff- (O2) -Plasmaprozess umfassen. Der Descum-Prozess kann Rückstände des Entwickelns und Aushärtens der Dielektrikumschicht 48 entfernen und kann beispielsweise bis zu ungefähr 0,5 µm der Dielektrikumschicht 48 entfernen. 4 veranschaulicht die Trägerstruktur 46 und die Dielektrikumschicht 48 nach dem Descum-Prozess. 4 veranschaulicht einen Dickenverlust TL der Dielektrikumschicht 48; dies ist der Dickenverlust der Dielektrikumschicht 48 aufgrund des Entwickelns, Aushärtens und des Descum-Prozesses. Weiter befinden sich, wie veranschaulicht, in 4, keine Rückstände der Dielektrikumschicht 48 in der Ritzlinienregion 44 und in den Durchkontaktierungen und/oder den Öffnungen durch die Dielektrikumschicht 48 in der ersten Region 40 und der zweiten Region 42.
  • Die Erfinder haben den in 5 umrissenen Prozess unter Aussetzen der Dielektrikumschicht gegenüber HDMS-Gas als den Dünnschichtbildungsschritt 72 unter verschiedenen Bedingungen ausgeführt, und haben den Prozess von 5 ohne den Dünnschichtbildungsschritt 72 ausgeführt. Die Resultate dieser Prozesse zeigen einen verringerten Dickenverlust TL und eine erhöhte Schichtdickengleichmäßigkeit in den Proben unter HDMS-Oberflächenmodifikation. Probe 1 in der nachfolgenden Tabelle 1 ist eine Dielektrikumschicht, die ohne Ausführung eines Dünnschichtbildungsschritts 72 gebildet ist. Probe 2 in Tabelle 1 ist eine Dielektrikumschicht, die gemäß 5 mit einer HDMS-Gasexposition bei 100 °C für eine Zeitdauer von 60 Sekunden als den Dünnschichtbildungsschritt 72 gebildet ist. Probe 3 in Tabelle 1 ist eine Dielektrikumschicht, die gemäß 5 mit einer HDMS-Gasexposition bei 120 °C für eine Zeitdauer von 60 Sekunden als den Dünnschichtbildungsschritt 72 gebildet ist. TABELLE 1
    Probe 1 Probe 2 Probe 3
    Dicke nach der Abscheidung 17,35 µm 17,38 µm 17,4 µm
    Standardabweichungsprozentsatz der Dicke nach der Abscheidung 1,41 % 1,41 % 1,41 %
    Dicke nach der Entwicklung 12,24 µm 14,43 µm 17,31 µm
    Standardabweichungsprozentsatz der Dicke nach der Entwicklung 4,05 % 3,99 % 1,42 %
    Dickenverlust 5,11 µm 2,95 µm 0,09 µm
  • Weiter wurden Messungen an verschiedenen Orten innerhalb der Wafer der Proben 1 und 2 nach dem Aushärten und Descum vorgenommen. Die Wafer der Proben 1 und 2 enthalten verschiedene Dies enthaltende Regionen überall in den Wafern. In der Probe 1 betrug eine Dicke der Dielektrikumschicht an der Wafermitte und einer Mitte der ersten Die 10,32 µm, an der Wafermitte und dem Rand der ersten Die 9,42 µm, am Waferrand und einer Mitte der zweiten Die 10,23 µm und am Waferrand und dem Rand der zweiten Die 9,91 µm. In der Probe 2 betrug eine Dicke der Dielektrikumschicht an der Wafermitte und einer Mitte der ersten Die 12,31 µm, an der Wafermitte und dem Rand der ersten Die 12,21 µm, am Waferrand und einer Mitte der zweiten Die 12,21 µm und am Waferrand und dem Rand der zweiten Die 11,56 µm. Von diesen Messungen und Tabelle 1 wurde festgestellt, dass die Dünnschicht 50, die unter Verwendung von HDMS gebildet ist, den Dickenverlust der Dielektrikumschicht verringern und die Dickengleichmäßigkeit überall in einer Die-Region und dem Wafer verbessern kann. Beispielsweise kann eine Standardabweichung der Dicke der Dielektrikumschicht über mehrere Dies enthaltende Regionen, wie z. B. über den Wafer, gleich oder kleiner als 4 % und weiter gleich oder kleiner als 1,5 %, wie 1,42 %, sein. Noch weiter kann eine Standardabweichung der Dicke der Dielektrikumschicht über eine Dies enthaltende Region gleich oder kleiner als 1 %, wie gleich oder kleiner als 0,5 % sein.
  • Die 7 bis 10 veranschaulichen Querschnittansichten von Zwischenstrukturen eines zweiten generischen Prozesses, um gemäß einiger Ausführungsformen verschiedene allgemeine Konzepte zu veranschaulichen, und 11 ist ein Verfahrensablauf des zweiten generischen Prozesses gemäß einiger Ausführungsformen. 7 veranschaulicht wie in 1 eine Trägerstruktur 46 mit einer ersten Region 40, einer zweiten Region 42 und einer Ritzlinienregion 44 zwischen der ersten Region 40 und der zweiten Region 42. Wie veranschaulicht in 7 und in Schritt 70 von 11 wird eine Dielektrikumschicht 48 auf der Trägerstruktur 46 wie beschrieben in Bezug auf 1 und Schritt 70 von 5 abgeschieden. In 8 und Schritt 74 von 11 wird die Dielektrikumschicht 48 wie beschrieben in Bezug auf 3 und Schritt 74 von 5 einer Strahlung ausgesetzt. In 9 und Schritt 72 von 11 wird eine Dünnschicht 50 auf einer oberen Fläche der Dielektrikumschicht 48 wie beschrieben in Bezug auf 2 und Schritt 72 von 5 gebildet. In Schritt 76 von 11 wird die Dielektrikumschicht 48 wie beschrieben in Bezug auf Schritt 76 von 5 entwickelt. In Schritt 78 von 11 wird die Dielektrikumschicht 48 ausgehärtet, nachdem sie wie beschrieben in Bezug auf Schritt 78 von 5 entwickelt wurde. In Schritt 80 von 11 werden die Trägerstruktur 46 und die Dielektrikumschicht 48 wie beschrieben in Bezug auf Schritt 80 von 5 einem Descum-Prozess unterzogen. 10 veranschaulicht die Trägerstruktur 46 und die Dielektrikumschicht 48 nach dem Descum-Prozess. 10 veranschaulicht einen Dickenverlust TL der Dielektrikumschicht 48, welcher der Dickenverlust der Dielektrikumschicht 48 vom Entwickeln, Aushärten und Descum ist. Weiter befinden sich, wie veranschaulicht, in 10, keine Rückstände der Dielektrikumschicht 48 in der Ritzlinienregion 44 und in den Durchkontaktierungen und/oder den Öffnungen durch die Dielektrikumschicht 48 in der ersten Region 40 und der zweiten Region 42.
  • Die Erfinder haben den in 11 umrissenen Prozess unter Aussetzen der Dielektrikumschicht gegenüber HDMS-Gas als den Dünnschichtbildungsschritt 72 unter verschiedenen Bedingungen ausgeführt, und haben den Prozess von 11 ohne den Dünnschichtbildungsschritt 72 ausgeführt. Die Resultate dieser Prozesse zeigen verringerten Dickenverlust TL in den Proben unter Verwendung der HDMS-Oberflächenmodifikation. Probe 1 in der nachfolgenden Tabelle 2 ist eine Dielektrikumschicht, die ohne Ausführung eines Dünnschichtbildungsschritts 72 gebildet ist. Probe 2 in Tabelle 2 ist eine Dielektrikumschicht, die gemäß 11 mit einer HDMS-Gasexposition bei 100 °C für eine Zeitdauer von 45 Sekunden als den Dünnschichtbildungsschritt 72 gebildet ist. Probe 3 in Tabelle 2 ist eine Dielektrikumschicht, die gemäß 11 mit einer HDMS-Gasexposition bei 100 °C für eine Zeitdauer von 60 Sekunden als den Dünnschichtbildungsschritt 72 gebildet ist. Probe 4 in Tabelle 2 ist eine Dielektrikumschicht, die gemäß 11 mit einer HDMS-Gasexposition bei 105 °C für eine Zeitdauer von 45 Sekunden als den Dünnschichtbildungsschritt 72 gebildet ist. Probe 5 in Tabelle 2 ist eine Dielektrikumschicht, die gemäß 11 mit einer HDMS-Gasexposition bei 105 °C für eine Zeitdauer von 60 Sekunden als den Dünnschichtbildungsschritt 72 gebildet ist. Probe 6 in Tabelle 2 ist eine Dielektrikumschicht, die gemäß 11 mit einer HDMS-Gasexposition bei 110 °C für eine Zeitdauer von 30 Sekunden als den Dünnschichtbildungsschritt 72 gebildet ist. TABELLE 2
    Probe 1 Probe 2 Probe 3 Probe 4 Probe 5 Probe 6
    Dicke nach der Abscheidung 16,81 µm 16,52 µm 16,56 µm 16,61 µm 16,59 µm 16,61 µm
    Dicke nach der Entwicklung 11,67 µm 12,52 µm 12,87 µm 13,58 µm 13,81 µm 13,68 µm
    Dickenverlust 5,14 µm 4,00 µm 3,69 µm 2,99 µm 2,80 µm 2,93 µm
  • Die 12 bis 16 veranschaulichen Querschnittansichten von Zwischenstrukturen eines dritten generischen Prozesses, um gemäß einiger Ausführungsformen verschiedene allgemeine Konzepte zu veranschaulichen, und 17 ist ein Verfahrensablauf des dritten generischen Prozesses gemäß einiger Ausführungsformen. 12 veranschaulicht wie in 1 eine Trägerstruktur 46 mit einer ersten Region 40, einer zweiten Region 42 und einer Ritzlinienregion 44 zwischen der ersten Region 40 und der zweiten Region 42. Wie veranschaulicht in 12 und in Schritt 70 von 17 wird eine Dielektrikumschicht 48 auf der Trägerstruktur 46 wie beschrieben in Bezug auf 1 und Schritt 70 von 5 abgeschieden. In 13 und Schritt 82 von 17 wird eine erste Dünnschicht 56 auf einer oberen Fläche der Dielektrikumschicht 48 wie beschrieben in Bezug auf 2 und Schritt 72 von 5 gebildet. In 14 und Schritt 74 von 17 wird die Dielektrikumschicht 48 wie beschrieben in Bezug auf 3 und Schritt 74 von 5 einer Strahlung ausgesetzt. In 15 und Schritt 84 von 17 wird eine zweite Dünnschicht 58 auf einer oberen Fläche der Dielektrikumschicht 48 wie beschrieben in Bezug auf 2 und Schritt 72 von 5 gebildet. Die zweite Dünnschicht 58 kann in der veranschaulichten Ausführungsform auf und/oder vermischt mit der ersten Dünnschicht 56 sein. Die unterschiedlichen Dünnschichtbildungsschritte können beispielsweise einen gleichen Bildungsprozess zu verschiedenen Zeiten im Prozess verwenden (z. B. verwenden die Schritte 82 und 84 beide eine HDMS-Gas-Oberflächenmodifikation) oder unterschiedliche Bildungsprozesse verwenden (z. B. verwendet Schritt 82 eine HDMS-Gas-Oberflächenmodifikation und Schritt 84 verwendet eine dünne Fotoresist). In Schritt 76 von 17 wird die Dielektrikumschicht 48 wie beschrieben in Bezug auf Schritt 76 von 5 entwickelt. In Schritt 78 von 17 wird die Dielektrikumschicht 48 ausgehärtet, nachdem sie wie beschrieben in Bezug auf Schritt 78 von 5 entwickelt wurde. In Schritt 80 von 17 werden die Trägerstruktur 46 und die Dielektrikumschicht 48 wie beschrieben in Bezug auf Schritt 80 von 5 einem Descum-Prozess unterzogen. 16 veranschaulicht die Trägerstruktur 46 und die Dielektrikumschicht 48 nach dem Descum-Prozess. 16 veranschaulicht einen Dickenverlust TL der Dielektrikumschicht 48, welcher der Dickenverlust der Dielektrikumschicht 48 vom Entwickeln, Aushärten und Descum ist. Weiter befinden sich, wie veranschaulicht, in 16, keine Rückstände der Dielektrikumschicht 48 in der Ritzlinienregion 44 und in den Durchkontaktierungen und/oder den Öffnungen durch die Dielektrikumschicht 48 in der ersten Region 40 und der zweiten Region 42.
  • Die 18 bis 31 veranschaulichen Querschnittansichten von Zwischenschritten während eines Prozesses zum Bilden einer Packagestruktur gemäß einigen Ausführungsformen. 18 veranschaulicht ein Trägersubstrat 100 und eine Trennschicht 102 gebildet auf dem Trägersubstrat 100. Eine erste Packageregion 200 und eine zweite Packageregion 202 für das Bilden eines ersten Packages und eines zweiten Packages sind entsprechend veranschaulicht. Eine Ritzlinienregion 204 befindet sich zwischen der ersten Packageregion 200 und der zweiten Packageregion 202. Ein Durchschnittsfachmann wird ohne Weiteres verstehen, dass Ritzlinienregionen jede von der ersten Packageregion 200 und der zweiten Packageregion 202 umschreiben können, und dass eine Beschreibung in Zusammenhang mit der Ritzlinienregion 204 in ähnlicher Weise auf andere Ritzlinienregionen Anwendung findet.
  • Das Trägersubstrat 100 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das Trägersubstrat 100 kann ein Wafer sein, sodass mehrere Packages auf dem Trägersubstrat 100 gleichzeitig gebildet werden können. Die Trennschicht 102 kann aus einem polymerbasierten Material gebildet werden, das zusammen mit dem Trägersubstrat 100 von den darüberliegenden Strukturen entfernt werden kann, die in anschließenden Schritten gebildet werden. Bei einigen Ausführungsformen ist die Trennschicht 102 ein Wärmefreisetzungsmaterial auf Epoxidbasis, das seine Hafteigenschaft verliert, wenn es erwärmt wird, wie beispielsweise eine Licht-zu-Wärme-Umwandlungs- (LTHC) -Trennbeschichtung. Bei anderen Ausführungsformen kann die Trennschicht 102 ein Utraviolett- (UV) -Kleber sein, der seine Hafteigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht 102 kann als eine Flüssigkeit verteilt und ausgehärtet werden, kann ein Laminatfilm sein, der auf das Trägersubstrat 100 laminiert wird, oder dergleichen. Die obere Fläche der Trennschicht 102 kann angeglichen werden und kann einen hohen Grad an Koplanarität aufweisen.
  • Weiter werden in 18 die IC-Dies 104 an der Trennschicht 102 mittels eines Klebstoffs 106 angeklebt. Wie veranschaulicht, wird ein IC-Die 104 in jeder von der ersten Packageregion 200 und der zweiten Packageregion 202 angeklebt, und bei anderen Ausführungsformen können mehr IC-Dies in jeder Region angeklebt werden. Bevor sie an der Trennschicht 102 angeklebt werden, können die IC-Dies 104 gemäß anwendbaren Herstellungsverfahren verarbeitet werden, um integrierte Schaltungen in den IC-Dies 104 zu bilden. Beispielsweise umfassen die IC-Dies 104 jeweils ein Halbleitersubstrat 108 wie ein Bulk-Halbleitersubstrat, ein Halbleiter auf Isolator- (SOI) -Substrat, ein mehrschichtiges oder Gradientensubstrat oder dergleichen. Das Halbleitersubstrat 108 kann ein Halbleitermaterial wie einen Elementhalbleiter einschließlich Si und Ge; einen Verbindungs- oder Legierungshalbleiter einschließlich SiC, SiGe, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GalnAs, InAs, GaInP, InP, InSb und/oder GaInAsP; oder Kombinationen davon umfassen. Das Halbleitersubstrat 108 kann dotiert oder undotiert sein. Bei einem spezifischen Beispiel ist das Halbleitersubstrat 108 ein Bulk-Siliziumsubstrat. Bauelemente wie Transistoren, Dioden, Kondensatoren, Widerstände usw. können in und/oder auf dem Halbleitersubstrat 108 gebildet sein und können durch Kopplungsstrukturen 110 verbunden sein, die beispielsweise durch Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Halbleitersubstrat 108 gebildet sind, um eine integrierte Schaltung zu bilden.
  • Die IC-Dies 104 umfassen weiter Kontaktstellen 112 wie Aluminiumkontaktstellen, zu denen externe Verbindungen hergestellt werden. Die Kontaktstellen 112 befinden sich auf dem, was als entsprechende aktive Seiten der IC-Dies 104 bezeichnet werden kann. Die Passivierungsfilme 114 befinden sich auf den IC-Dies 104 und auf Abschnitten der Kontaktstellen 112. Öffnungen verlaufen durch die Passivierungsfilme 114 zu den Kontaktstellen 112. Die Die-Anschlüsse 116, wie leitende Säulen (die beispielsweise ein Metall wie Kupfer umfassen), befinden sich in den Öffnungen durch die Passivierungsfilme 114 und sind mechanisch und elektrisch mit den entsprechenden Kontaktstellen 112 gekoppelt. Die Die-Anschlüsse 116 können beispielsweise durch Plattieren oder dergleichen gebildet werden. Die Die-Anschlüsse 116 koppeln die entsprechenden integrierten Schaltungen der IC-Dies 104 elektrisch.
  • Ein Dielektrikum 118 befindet sich auf den aktiven Seiten der IC-Dies 104, wie auf den Passivierungsfilmen 114 und den Die-Anschlüssen 116. Das Dielektrikum 118 kapselt seitlich die Die-Anschlüsse 116 und das Dielektrikum 118 endet seitlich gemeinsam mit den entsprechenden IC-Dies 104. Das Dielektrikum 118 kann ein Polymer wie Polybenzoxazol (PBO), Polyimid, BCB oder dergleichen sein; ein Nitrid wie Siliziumnitrid oder dergleichen; ein Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; dergleichen oder eine Kombination davon und kann beispielsweise durch Aufschleudern, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen gebildet werden.
  • Der Klebstoff 106 befindet sich auf Rückseiten der IC-Dies 104 und hält die IC-Dies 104 an der Trennschicht 102 fest. Der Klebstoff 106 kann jeder geeignete Klebstoff, jedes Epoxid oder dergleichen sein. Der Klebstoff 106 kann auf einer Rückseite der IC-Dies 104, wie beispielsweise auf einer Rückseite des entsprechenden Halbleiterwafers aufgebracht werden. Die IC-Dies 104 können beispielsweise durch Sägen oder Vereinzeln vereinzelt und an der Trennschicht 102 durch den Klebstoff 106 unter Verwendung von beispielsweise einem Bestückungswerkzeug angeklebt werden.
  • In 19 wird ein Vergusswerkstoff 120 auf den verschiedenen Komponenten gebildet. Der Vergusswerkstoff 120 kann ein Formstoff, Epoxid oder dergleichen sein und kann durch Formpressen, Transferformen oder dergleichen aufgebracht werden. Nach dem Aushärten kann der Vergusswerkstoff 120 einem Schleifprozess unterzogen werden, um die Die-Anschlüsse 116 freizulegen. Obere Flächen der Die-Anschlüsse 116 und des Vergusswerkstoffs 120 sind nach dem Schleifverfahren koplanar. Bei einigen Ausführungsformen kann das Schleifen beispielsweise ausgelassen werden, wenn die Die-Anschlüsse 116 bereits freigelegt sind.
  • In den 20 bis 26 wird eine Vorderseitenumverteilungsstruktur 140 gebildet. Wie in 26 veranschaulicht, umfasst die Vorderseitenumverteilungsstruktur 140 die Dielektrikumschichten 122, 126, 130 und 134 und die Metallisierungsstrukturen 124, 128 und 132.
  • In 20 wird die Dielektrikumschicht 122 auf dem Vergusswerkstoff 120 und den Die-Anschlüssen 116 gebildet, wobei Durchkontaktierungsöffnungen die Die-Anschlüsse 116 freilegen. Die Dielektrikumschicht 122 kann irgendwelche der Materialien umfassen, die für die Dielektrikumschicht 48 beschrieben wurden, und kann wie für die Dielektrikumschicht 48 beschrieben in irgendeinem der ersten, zweiten oder dritten generischen Prozesse gebildet werden, die jeweils in Bezug auf die 5, 11 und 17 vorstehend beschrieben wurden.
  • In 21 wird die Metallisierungsstruktur 124 mit Durchkontaktierungen auf der Dielektrikumschicht 122 gebildet. Als ein Beispiel zum Bilden der Metallisierungsstruktur 124 wird eine Bekeimungsschicht (nicht dargestellt) über der Dielektrikumschicht 122 und in Öffnungen durch die Dielektrikumschicht 122 gebildet. Bei einigen Ausführungsformen ist die Bekeimungsschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere aus unterschiedlichen Materialien gebildete Unterschichten umfasst. Bei einigen Ausführungsformen umfasst die Bekeimungsschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Bekeimungsschicht kann beispielsweise unter Verwendung von physikalischer Gasphasenabscheidung (PVD) oder dergleichen gebildet werden. Ein Fotoresist wird dann gebildet und auf der Bekeimungsschicht strukturiert. Das Fotoresist kann durch Aufschleudern oder dergleichen gebildet werden und kann zum Strukturieren Licht ausgesetzt werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 124. Das Strukturieren bildet Öffnungen durch das Fotoresist, um die Bekeimungsschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotoresists und auf den freigelegten Abschnitten der Bekeimungsschicht gebildet. Das leitfähige Material kann durch Plattieren wie elektrochemisches Abscheiden oder stromloses Abscheiden oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden das Fotoresist und Abschnitte der Bekeimungsschicht, auf der das leitfähige Material nicht gebildet wird, entfernt. Das Fotoresist kann durch einen akzeptablen Veraschungs- oder Ablöseprozess wie unter Verwendung eines Sauerstoffplasmas oder dergleichen entfernt werden. Sobald das Fotoresist entfernt ist, werden freigelegte Abschnitte der Bekeimungsschicht beispielsweise unter Verwendung eines akzeptablen Ätzprozesses wie Nass- oder Trockenätzen entfernt. Die verbleibenden Abschnitte der Bekeimungsschicht und des leitfähigen Materials bilden die Metallisierungsstruktur 124 und Durchkontaktierungen. Die Durchkontaktierungen werden in Öffnungen durch die Dielektrikumschicht 122 zu beispielsweise den Die-Anschlüssen 116 gebildet.
  • In 22 wird die Dielektrikumschicht 126 auf der Metallisierungsstruktur 124 und der Dielektrikumschicht 122 gebildet, wobei Durchkontaktierungsöffnungen die Metallisierungsstruktur 124 freilegen. Die Dielektrikumschicht 126 kann irgendwelche der Materialien umfassen, die für die Dielektrikumschicht 48 beschrieben wurden, und kann wie für die Dielektrikumschicht 48 beschrieben in irgendeinem der ersten, zweiten oder dritten generischen Prozesse gebildet werden, die jeweils in Bezug auf die 5, 11 und 17 vorstehend beschrieben wurden.
  • In 23 wird die Metallisierungsstruktur 128 mit Durchkontaktierungen auf der Dielektrikumschicht 126 gebildet. Als ein Beispiel zum Bilden der Metallisierungsstruktur 128 wird eine Bekeimungsschicht (nicht dargestellt) über der Dielektrikumschicht 126 und in Öffnungen durch die Dielektrikumschicht 126 gebildet. Bei einigen Ausführungsformen ist die Bekeimungsschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere aus unterschiedlichen Materialien gebildete Unterschichten umfasst. Bei einigen Ausführungsformen umfasst die Bekeimungsschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Bekeimungsschicht kann beispielsweise unter Verwendung von PVD oder dergleichen gebildet werden. Ein Fotoresist wird dann gebildet und auf der Bekeimungsschicht strukturiert. Das Fotoresist kann durch Aufschleudern oder dergleichen gebildet werden und kann zum Strukturieren Licht ausgesetzt werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 128. Das Strukturieren bildet Öffnungen durch das Fotoresist, um die Bekeimungsschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotoresists und auf den freigelegten Abschnitten der Bekeimungsschicht gebildet. Das leitfähige Material kann durch Plattieren wie elektrochemisches Abscheiden oder stromloses Abscheiden oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden das Fotoresist und Abschnitte der Bekeimungsschicht, auf der das leitfähige Material nicht gebildet wird, entfernt. Das Fotoresist kann durch einen akzeptablen Veraschungs- oder Ablöseprozess wie unter Verwendung eines Sauerstoffplasmas oder dergleichen entfernt werden. Sobald das Fotoresist entfernt ist, werden freigelegte Abschnitte der Bekeimungsschicht beispielsweise unter Verwendung eines akzeptablen Ätzprozesses wie Nass- oder Trockenätzen entfernt. Die verbleibenden Abschnitte der Bekeimungsschicht und des leitfähigen Materials bilden die Metallisierungsstruktur 128 und Durchkontaktierungen. Die Durchkontaktierungen werden in Öffnungen durch die Dielektrikumschicht 126 zu beispielsweise Abschnitten der Metallisierungsstruktur 124 gebildet.
  • In 24 wird die Dielektrikumschicht 130 auf der Metallisierungsstruktur 128 und der Dielektrikumschicht 126 gebildet, wobei Durchkontaktierungsöffnungen die Metallisierungsstruktur 128 freilegen. Die Dielektrikumschicht 130 kann irgendwelche der Materialien umfassen, die für die Dielektrikumschicht 48 beschrieben wurden, und kann wie für die Dielektrikumschicht 48 beschrieben in irgendeinem der ersten, zweiten oder dritten generischen Prozesse gebildet werden, die jeweils in Bezug auf die 5, 11 und 17 vorstehend beschrieben wurden.
  • In 25 wird die Metallisierungsstruktur 132 mit Durchkontaktierungen auf der Dielektrikumschicht 130 gebildet. Als ein Beispiel zum Bilden der Metallisierungsstruktur 132 wird eine Bekeimungsschicht (nicht dargestellt) über der Dielektrikumschicht 130 und in Öffnungen durch die Dielektrikumschicht 130 gebildet. Bei einigen Ausführungsformen ist die Bekeimungsschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere aus unterschiedlichen Materialien gebildete Unterschichten umfasst. Bei einigen Ausführungsformen umfasst die Bekeimungsschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Bekeimungsschicht kann beispielsweise unter Verwendung von PVD oder dergleichen gebildet werden. Ein Fotoresist wird dann gebildet und auf der Bekeimungsschicht strukturiert. Das Fotoresist kann durch Aufschleudern oder dergleichen gebildet werden und kann zum Strukturieren Licht ausgesetzt werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur 132. Das Strukturieren bildet Öffnungen durch das Fotoresist, um die Bekeimungsschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotoresists und auf den freigelegten Abschnitten der Bekeimungsschicht gebildet. Das leitfähige Material kann durch Plattieren wie elektrochemisches Abscheiden oder stromloses Abscheiden oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden das Fotoresist und Abschnitte der Bekeimungsschicht, auf der das leitfähige Material nicht gebildet wird, entfernt. Das Fotoresist kann durch einen akzeptablen Veraschungs- oder Ablöseprozess wie unter Verwendung eines Sauerstoffplasmas oder dergleichen entfernt werden. Sobald das Fotoresist entfernt ist, werden freigelegte Abschnitte der Bekeimungsschicht beispielsweise unter Verwendung eines akzeptablen Ätzprozesses wie Nass- oder Trockenätzen entfernt. Die verbleibenden Abschnitte der Bekeimungsschicht und des leitfähigen Materials bilden die Metallisierungsstruktur 132 und Durchkontaktierungen. Die Durchkontaktierungen werden in Öffnungen durch die Dielektrikumschicht 130 zu beispielsweise Abschnitten der Metallisierungsstruktur 128 gebildet.
  • In 26 wird die Dielektrikumschicht 134 auf der Metallisierungsstruktur 132 und der Dielektrikumschicht 130 gebildet, wobei Öffnungen die Metallisierungsstruktur 132 freilegen. Die Dielektrikumschicht 134 kann irgendwelche der Materialien umfassen, die für die Dielektrikumschicht 48 beschrieben wurden, und kann wie für die Dielektrikumschicht 48 beschrieben in irgendeinem der ersten, zweiten oder dritten generischen Prozesse gebildet werden, die jeweils in Bezug auf die 5, 11 und 17 vorstehend beschrieben wurden.
  • Die Vorderseitenumverteilungsstruktur 140 ist als ein Beispiel gezeigt. Mehr oder weniger Dielektrikumschichten und Metallisierungsstrukturen können in der Vorderseitenumverteilungsstruktur 140 gebildet werden. Wenn weniger Dielektrikumschichten und Metallisierungsstrukturen gebildet werden sollen, können vorstehend beschriebene Schritte und Prozesse ausgelassen werden. Wenn mehr Dielektrikumschichten und Metallisierungsstrukturen gebildet werden sollen, können vorstehend beschriebene Schritte und Prozesse wiederholt werden. Der Durchschnittsfachmann wird ohne Weiteres verstehen, welche Schritte und Prozesse ausgelassen oder wiederholt werden würden.
  • In 27 werden die Kontaktstellen 142, die als Underbump-Metallurgien (UBMs) bezeichnet werden können, auf einer Außenseite der Vorderseitenumverteilungsstruktur 140 gebildet. In der veranschaulichten Ausführungsform werden die Kontaktstellen 142 durch Öffnungen durch die Dielektrikumschicht 134 zur Metallisierungsstruktur 132 gebildet. Als ein Beispiel zum Bilden der Kontaktstellen 142 wird eine Bekeimungsschicht (nicht dargestellt) über der Dielektrikumschicht 134 gebildet. Bei einigen Ausführungsformen ist die Bekeimungsschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere aus unterschiedlichen Materialien gebildete Unterschichten umfasst. Bei einigen Ausführungsformen umfasst die Bekeimungsschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Bekeimungsschicht kann beispielsweise unter Verwendung von PVD oder dergleichen gebildet werden. Ein Fotoresist wird dann gebildet und auf der Bekeimungsschicht strukturiert. Das Fotoresist kann durch Aufschleudern oder dergleichen gebildet werden und kann zum Strukturieren Licht ausgesetzt werden. Die Struktur des Fotoresists entspricht den Kontaktstellen 142. Das Strukturieren bildet Öffnungen durch das Fotoresist, um die Bekeimungsschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotoresists und auf den freigelegten Abschnitten der Bekeimungsschicht gebildet. Das leitfähige Material kann durch Plattieren wie elektrochemisches Abscheiden oder stromloses Abscheiden oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden das Fotoresist und Abschnitte der Bekeimungsschicht, auf der das leitfähige Material nicht gebildet wird, entfernt. Das Fotoresist kann durch einen akzeptablen Veraschungs- oder Ablöseprozess wie unter Verwendung eines Sauerstoffplasmas oder dergleichen entfernt werden. Sobald das Fotoresist entfernt ist, werden freigelegte Abschnitte der Bekeimungsschicht beispielsweise unter Verwendung eines akzeptablen Ätzprozesses wie Nass- oder Trockenätzen entfernt. Die verbleibenden Abschnitte der Bekeimungsschicht und des leitfähigen Materials bilden die Kontaktstellen 142.
  • In 28 werden externe elektrische Anschlüsse 144 wie Lötkugeln wie Kugelgitteranordnungs- (BGA) -Kugeln auf den Kontaktstellen 142 gebildet. Die externen elektrischen Anschlüsse 144 können ein bei niedriger Temperatur reflowfähiges Material wie Lot umfassen, das bleifrei oder bleihaltig sein kann. Die externen elektrischen Anschlüsse 144 können unter Verwendung eines geeigneten Kugelfallprozesses gebildet werden. Bei einigen Ausführungsformen können die Kontaktstellen 142 ausgelassen werden und die externen elektrischen Anschlüsse 144 können direkt auf der Metallisierungsstruktur 132 durch die Öffnungen durch die Dielektrikumschicht 134 gebildet werden.
  • In 29 wird ein Trägersubstratdebonden ausgeführt, um das Trägersubstrat 100 vom Vergusswerkstoff 120 und dem Klebstoff 106 abzulösen (zu debonden). Gemäß einigen Ausführungsformen umfasst das Debonden das Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 102, sodass sich die Trennschicht 102 unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Die Struktur wird dann umgedreht und auf einem Band 150 angeordnet. Dann wird ein Vereinzelungsprozess durch Sägen 152 entlang der Ritzlinienregionen 204 ausgeführt. Das Sägen 152 vereinzelt die erste Packageregion 200 von der zweiten Packageregion 202. 30 veranschaulicht eine resultierende, vereinzelte Packagestruktur. Die Vereinzelung resultiert darin, dass Package 160, das von einer von der ersten Packageregion 200 oder der zweiten Packageregion 202 sein kann, vereinzelt ist. In 31 wird die Packagestruktur an einem Substrat 170 befestigt. Die externen elektrischen Anschlüsse 144 werden elektrisch und mechanisch mit Kontaktstellen 172 auf dem Substrat 170 gekoppelt, was durch wieder zum Fließen bringen der externen elektrischen Anschlüsse 144 erfolgen kann. Das Substrat 170 kann beispielsweise eine Leiterplatte (PCB) oder dergleichen sein.
  • 32 veranschaulicht ein Layout, um weiter Aspekte von Ritzlinienregionen gemäß einigen Ausführungsformen zu veranschaulichen. 32 umfasst Packageregionen 210 wie die vorstehend beschriebenen Regionen 40, 42, 200 und 202, und Ritzlinienregionen 212y und 212x, wie die vorstehend beschriebenen Ritzlinienregionen 44 und 204. Die Ritzlinienregionen 212y erstrecken sich entlang einer Y-Richtung und die Ritzlinienregionen 212x erstrecken sich entlang einer X-Richtung. Zusammen können verschiedene Ritzlinienregionen 212y und 212x eine Packageregion 210 umgeben.
  • Einige Ausführungsformen können Vorteile erreichen. Durch Bereitstellen einer Dünnschicht, wie z. B. der Dünnschicht 50, auf einer Dielektrikumschicht, die lichtempfindlich ist, kann die Selektivität des Entwickelns erhöht werden. Wie die Erfinder beispielsweise festgestellt haben, kann für ein vom Ton positives PBO-Material ohne eine Dünnschicht wie vorstehend beschrieben eine Entwicklungsgeschwindigkeit (z. B. Entfernen von freiliegenden Bereichen zu Entfernen von nicht freiliegenden Bereichen) 1,7:0,5 (oder 3,4) sein und für ein vom Ton positives PBO-Material mit einer durch HMDS-Gasexposition gebildeten Dünnschicht kann die Entwicklungsgeschwindigkeit 1,7:0,36 (oder 4,7) sein. Diese verbesserte Selektivität kann es ermöglichen, dass eine Dielektrikumschicht bei reduziertem Dickenverlust besser entwickelt werden kann. Beispielsweise können Rückstände in den Ritzlinienregionen und Öffnungen durch die Dielektrikumschicht minimiert oder vollständig entfernt werden, um saubere Ritzlinienregionen und Öffnungen zu hinterlassen, während ermöglicht wird, dass die Dielektrikumschicht vollständig entwickelt wird. Weiter kann wie zuvor beschrieben die Dickengleichmäßigkeit nach dem Entwickeln unter Verwendung einer Dünnschicht auf der Dielektrikumschicht erhöht werden.
  • Eine Ausführungsform ist ein Verfahren. Das Verfahren umfasst das Abscheiden einer lichtempfindlichen Dielektrikumschicht auf einer Trägerstruktur; das Bilden einer ersten Schicht auf einer Fläche der lichtempfindlichen Dielektrikumschicht; das Aussetzen der lichtempfindlichen Dielektrikumschicht gegenüber Strahlung (oder: das Bestrahlen der Dielektrikumschicht); und, nach dem Bilden der ersten Schicht und dem Bestrahlen, das Entwickeln der lichtempfindlichen Dielektrikumschicht. Die Trägerstruktur umfasst einen IC-Die. Die erste Schicht weist eine andere Entfernungsselektivität auf als die lichtempfindliche Dielektrikumschicht während des Entwickelns.
  • Eine weitere Ausführungsform ist ein Verfahren. Das Verfahren umfasst mindestens das seitliche Kapseln eines IC-Dies mit einem Vergusswerkstoff; das Abscheiden einer lichtempfindlichen Schicht über dem IC-Die und dem Vergusswerkstoff in einer Kammer; das Aussetzen der lichtempfindlichen Schicht gegenüber einem Vorläufer (oder Precursor), sodass eine Fläche der lichtempfindlichen Schicht mit dem Vorläufer reagiert; das Aussetzen der lichtempfindlichen Schicht gegenüber einem Strahlungsmuster; und, nach dem Aussetzen der lichtempfindlichen Schicht gegenüber dem Vorläufer und dem Strahlungsmuster, das Entwickeln der lichtempfindlichen Schicht. Eine oder mehrere Öffnungen, die dem Strahlungsmuster entsprechen, werden durch die lichtempfindliche Schicht gebildet.
  • Eine weitere Ausführungsform ist ein Verfahren. Das Verfahren umfasst das Abscheiden einer lichtempfindlichen Dielektrikumschicht auf einer Trägerstruktur; das Erhöhen einer Entfernungsselektivität zwischen einer Strahlung ausgesetzten Abschnitten der lichtempfindlichen Dielektrikumschicht und keiner Strahlung ausgesetzten Abschnitten der lichtempfindlichen Dielektrikumschicht; Aussetzen der lichtempfindlichen Dielektrikumschicht gegenüber einem Strahlungsmuster; und, nach dem Erhöhen der Entfernungsselektivität und dem Aussetzen der lichtempfindlichen Dielektrikumschicht gegenüber der Struktur, das Entwickeln der lichtempfindlichen Dielektrikumschicht. Die Trägerstruktur weist eine erste Dies enthaltende Region, eine zweite Dies enthaltende Region und eine Ritzlinienregion zwischen der ersten Dies enthaltenden Region und der zweiten Dies enthaltenden Region auf. Die Entfernungsselektivität besteht während eines Entwicklungsprozesses. Nach dem Aussetzen der lichtempfindlichen Dielektrikumschicht gegenüber der Struktur umfasst die lichtempfindliche Dielektrikumschicht die einer Strahlung ausgesetzten Abschnitte und die keiner Strahlung ausgesetzten Abschnitte.

Claims (18)

  1. Verfahren, umfassend: Abscheiden einer lichtempfindlichen Dielektrikumschicht (48) auf einer Trägerstruktur (46), wobei die Trägerstruktur (46) einen IC-Die umfasst; Bilden einer ersten Schicht (56) auf einer Fläche der lichtempfindlichen Dielektrikumschicht (48); Bestrahlen der lichtempfindlichen Dielektrikumschicht (48) nach dem Bilden der ersten Schicht; das Bilden einer zweiten Schicht (58) auf der Fläche der lichtempfindlichen Dielektrikumschicht (48) nach dem Bestrahlen der lichtempfindlichen Dielektrikumschicht; und nach dem Bilden der ersten Schicht (56), dem Bestrahlen und dem Bilden der zweiten Schicht (58), Entwickeln der lichtempfindlichen Dielektrikumschicht (48), wobei die erste Schicht (56) während des Entwickelns eine andere Entfernungsselektivität aufweist als die lichtempfindliche Dielektrikumschicht (48).
  2. Verfahren nach Anspruch 1, wobei das Bilden der ersten Schicht (56) das Aussetzen der Fläche der lichtempfindlichen Dielektrikumschicht (48) gegenüber Hexamethyldisilazan (HMDS) umfasst.
  3. Verfahren nach Anspruch 1, wobei das Bilden der ersten Schicht (56) das Aussetzen der Fläche der lichtempfindlichen Dielektrikumschicht (48) gegenüber Gas umfasst.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden der ersten Schicht (56) das Modifizieren der Fläche der lichtempfindlichen Dielektrikumschicht (48) durch das Reagieren eines Vorläufers mit der Fläche der lichtempfindlichen Dielektrikumschicht (48) umfasst.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden der ersten Schicht (56) das Abscheiden eines Fotoresist auf der Fläche der lichtempfindlichen Dielektrikumschicht (48) umfasst.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden der ersten Schicht (56) vor dem Bestrahlen der lichtempfindlichen Dielektrikumschicht (48) ausgeführt
  7. Verfahren, umfassend: mindestens das seitliche Kapseln eines IC-Dies (104) mit einem Vergusswerkstoff (120); Abscheiden einer lichtempfindlichen Schicht über dem IC-Die (104) und dem Vergusswerkstoff (120) in einer Kammer; Aussetzen der lichtempfindlichen Schicht gegenüber einem Vorläufer, sodass eine Fläche der lichtempfindlichen Schicht mit dem Vorläufer reagiert; Aussetzen der lichtempfindlichen Schicht gegenüber einem Strahlungsmuster; und nach dem Aussetzen der lichtempfindlichen Schicht gegenüber dem Vorläufer und dem Strahlungsmuster, Entwickeln der lichtempfindlichen Schicht, wobei eine oder mehrere Öffnungen, die dem Strahlungsmuster entsprechen, durch die lichtempfindliche Schicht gebildet werden.
  8. Verfahren nach Anspruch 7, wobei das Aussetzen der lichtempfindlichen Schicht gegenüber dem Vorläufer in der Kammer in situ ausgeführt wird.
  9. Verfahren nach Anspruch 7 oder 8, wobei der Vorläufer ein Gas ist.
  10. Verfahren nach Anspruch 7 oder 8, wobei der Vorläufer Hexamethyldisilazan (HMDS) ist.
  11. Verfahren nach einem der Ansprüche 7 bis 10, wobei die lichtempfindliche Schicht Polybenzoxazol (PBO) ist.
  12. Verfahren nach einem der Ansprüche 7 bis 11, wobei das Aussetzen der lichtempfindlichen Schicht gegenüber dem Vorläufer eine Entfernungsselektivität von einem einer Strahlung ausgesetzten Abschnitt der lichtempfindlichen Schicht gegenüber einem keiner Strahlung ausgesetzten Abschnitt der lichtempfindlichen Schicht während des Entwickelns der lichtempfindlichen Schicht vergrößert.
  13. Verfahren nach einem der Ansprüche 7 bis 12, wobei das Aussetzen der lichtempfindlichen Schicht gegenüber dem Vorläufer vor dem Aussetzen der lichtempfindlichen Schicht gegenüber dem Strahlungsmuster ausgeführt wird.
  14. Verfahren nach einem der Ansprüche 7 bis 12, wobei das Aussetzen der lichtempfindlichen Schicht gegenüber dem Vorläufer nach dem Aussetzen der lichtempfindlichen Schicht gegenüber dem Strahlungsmuster ausgeführt wird.
  15. Verfahren nach einem der vorangehenden Ansprüche, wobei die Trägerstruktur (46) eine erste Dies enthaltende Region (40), eine zweite Dies enthaltende Region (42) und eine Ritzlinienregion (44) zwischen der ersten Dies enthaltenden Region und der zweiten Dies enthaltenden Region aufweist.
  16. Verfahren nach Anspruch 15, wobei die Ritzlinienregion (44) nach dem Entwickeln frei von Rückständen der lichtempfindlichen Dielektrikumschicht ist.
  17. Verfahren nach Anspruch 15 oder 16, wobei nach dem Entwickeln die lichtempfindliche Dielektrikumschicht über die erste Dies enthaltende Region und die zweite Dies enthaltende Region eine Standardabweichung der Dicke gleich oder kleiner als 4 % aufweist.
  18. Verfahren nach Anspruch 15, 16 oder 17, wobei nach dem Entwickeln die lichtempfindliche Dielektrikumschicht in der ersten Dies enthaltenden Region eine Standardabweichung der Dicke gleich oder kleiner als 1 % aufweist.
DE102015111002.4A 2015-06-30 2015-07-08 Verfahren zur Herstellung von Packagestrukturen Active DE102015111002B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/755,529 2015-06-30
US14/755,529 US9741586B2 (en) 2015-06-30 2015-06-30 Method of fabricating package structures

Publications (2)

Publication Number Publication Date
DE102015111002A1 DE102015111002A1 (de) 2017-01-05
DE102015111002B4 true DE102015111002B4 (de) 2022-03-03

Family

ID=57582435

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015111002.4A Active DE102015111002B4 (de) 2015-06-30 2015-07-08 Verfahren zur Herstellung von Packagestrukturen

Country Status (5)

Country Link
US (2) US9741586B2 (de)
KR (1) KR101834038B1 (de)
CN (1) CN106328603B (de)
DE (1) DE102015111002B4 (de)
TW (1) TWI623986B (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741586B2 (en) * 2015-06-30 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating package structures
US10128182B2 (en) * 2016-09-14 2018-11-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US11031244B2 (en) * 2018-08-14 2021-06-08 Lam Research Corporation Modification of SNO2 surface for EUV lithography
KR20200034503A (ko) * 2018-09-21 2020-03-31 삼성전자주식회사 기판 쏘잉 방법 및 반도체 칩의 싱귤레이션 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060246373A1 (en) 2005-05-01 2006-11-02 Rohm And Haas Electronic Materials Llc Compositions and processes for immersion lithography
US20100330471A1 (en) 2009-06-26 2010-12-30 Rohm And Haas Electronic Materials Llc Methods of adjusting dimensions of resist patterns
US20130183627A1 (en) 2010-12-14 2013-07-18 Nikon Corporation Exposure method and exposure apparatus, and device manufacturing method
US20150140729A1 (en) 2013-11-19 2015-05-21 Bioflex Devices Method of patterning a base layer

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2951504B2 (ja) 1992-06-05 1999-09-20 シャープ株式会社 シリル化平坦化レジスト及び平坦化方法並びに集積回路デバイスの製造方法
KR0170253B1 (ko) * 1992-11-18 1999-03-20 김광호 실리레이션을 이용한 사진식각방법
US6218057B1 (en) 1999-04-16 2001-04-17 Lucent Technologies Inc. Lithographic process having sub-wavelength resolution
US7083991B2 (en) * 2002-01-24 2006-08-01 Novellus Systems, Inc. Method of in-situ treatment of low-k films with a silylating agent after exposure to oxidizing environments
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
US20060115774A1 (en) 2004-11-30 2006-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing wafer charging during drying
US7772681B2 (en) 2005-06-30 2010-08-10 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US7416990B2 (en) * 2005-12-20 2008-08-26 Dongbu Electronics Co., Ltd. Method for patterning low dielectric layer of semiconductor device
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
CN101640170A (zh) * 2008-07-29 2010-02-03 中芯国际集成电路制造(上海)有限公司 减小曝光图形宽度的光刻方法
JP2011128140A (ja) * 2009-11-19 2011-06-30 Dainippon Printing Co Ltd センサデバイス及びその製造方法
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
KR101778161B1 (ko) * 2011-01-26 2017-09-13 엘지이노텍 주식회사 발광소자
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
CN102832107B (zh) * 2012-09-11 2015-08-19 上海华力微电子有限公司 一种铜互联线的制作工艺
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9741586B2 (en) * 2015-06-30 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating package structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060246373A1 (en) 2005-05-01 2006-11-02 Rohm And Haas Electronic Materials Llc Compositions and processes for immersion lithography
US20100330471A1 (en) 2009-06-26 2010-12-30 Rohm And Haas Electronic Materials Llc Methods of adjusting dimensions of resist patterns
US20130183627A1 (en) 2010-12-14 2013-07-18 Nikon Corporation Exposure method and exposure apparatus, and device manufacturing method
US20150140729A1 (en) 2013-11-19 2015-05-21 Bioflex Devices Method of patterning a base layer

Also Published As

Publication number Publication date
CN106328603A (zh) 2017-01-11
US20170004977A1 (en) 2017-01-05
KR101834038B1 (ko) 2018-03-02
US9741586B2 (en) 2017-08-22
CN106328603B (zh) 2019-07-05
KR20170003338A (ko) 2017-01-09
US10049889B2 (en) 2018-08-14
TW201701373A (zh) 2017-01-01
TWI623986B (zh) 2018-05-11
US20170345675A1 (en) 2017-11-30
DE102015111002A1 (de) 2017-01-05

Similar Documents

Publication Publication Date Title
DE102015105981B4 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE112015007213B4 (de) Halbleiter-package mit durchgangsbrücken-die-verbindungen und verfahren zum herstellen eines halbleiter-package
DE102015017329B3 (de) Herstellungsverfahren einer Halbleitervorrichtung
DE102015109751B4 (de) Metalloxid-schichtstruktur und verfahren zum ausbilden derselben
DE102015106585A1 (de) Gehäuse mit UBM und Verfahren zum Bilden
DE102019103729B4 (de) Halbleiter-package und verfahren
DE102019118492B4 (de) Eingebettete Spannungsreglerstruktur und Verfahren zum Bilden derselben und Verfahren zum Betrieb derselben
DE102016119033A1 (de) Integriertes Passivvorrichtungs-Package und Verfahren zum Ausbilden von diesem
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102018111574A1 (de) Ausrichten von kontaktierhügeln in einem fan-out-häusungsprozes
DE102016100021A1 (de) Gehäusestrukturen und Verfahren ihrer Herstellung
DE102013104970A1 (de) Gekapselte Halbleitervorrichtungen und Kapselungsvorrichtungen und -verfahren
DE102014114633A1 (de) Gehäusestrukturen und Verfahren zu ihrer Ausbildung
DE102015111002B4 (de) Verfahren zur Herstellung von Packagestrukturen
DE102018117689A1 (de) Unterstützen von Info-Packages zum Reduzieren von Durchbiegung
DE102018110840A1 (de) Prozesse zum verringern von leckstrom und zum verbessern der adhäsion
KR20160031947A (ko) Ubm을 구비한 패키지 및 형성 방법
DE102019114212A1 (de) Verfahren zum Herstellen einer Umverteilungsschaltkreisstruktur
DE102018106672A1 (de) LTHC als Ladungssperre beim Info-Package-Ausbilden
DE102018121879A1 (de) Halbleiter-Package und Verfahren
DE102018126129A1 (de) Verfahren zum Bilden von Umverteilungsleitungen, und darauf gebildeter Aufbau
DE102019129834A1 (de) Integriertes schaltungs-package und verfahren
DE102018122358A1 (de) Halbleiter-bauelement und verfahren
DE102021114099A1 (de) Halbleiter-package und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final