TW201701373A - 封裝結構及其形成方法 - Google Patents

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Abstract

本揭露的一些實施例係提供形成封裝結構的方法以及所形成的封裝結構。方法實施例包含在支撐結構上沉積光敏感介電層；在光敏感介電層的表面上形成第一層；將光敏感介電層暴露至輻射；以及在形成第一層與暴露至輻射之後，將光敏感介電層顯影。支撐結構包含積體電路晶粒。在顯影過程中，該層與光敏感介電層具有不同的移除選擇性。根據一些實施例，可增加顯影之後的光敏感介電層之厚度均勻性，並且可減少顯影光敏感介電層而導致的厚度損失。

Description

封裝結構及其形成方法
本揭露係關於封裝結構及其形成方法。
半導體裝置係用於許多電子應用中，例如個人電腦、行動電話、數位相機、以及其他電子設備。半導體裝置的製造通常係藉由在半導體基板上方依序沉積絕緣或介電層、傳導層以及材料的半導體層，並且使用微影蝕刻將不同的材料層圖案化，以於其上形成電路組件與元件。
半導體工業藉由持續縮小最小特徵尺寸而繼續改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的整合密度，使得在給定面積上整合更多的組件。在一些裝置中，垂直堆疊多個具有主動裝置或電路的晶粒或封裝，以縮小裝置封裝的覆蓋區(footprint)並且以不同的製程技術使得晶粒互連。可藉由形成重佈層(RDL)與絕緣層中的傳導線，在基板的頂表面與底表面上產生垂直堆疊的互連。在特定封裝外部的RDL與晶粒係電連接至基板中的晶粒。
本揭露的一些實施例係提供一種方法，其包括在支撐結構上，沉積光敏感介電層，該支撐結構包括積體電路晶粒；在該光敏感介電層的表面上，形成第一層；將該光敏感介電層暴露至輻射； 以及在形成該第一層與暴露至輻射之後，將該光敏感介電層顯影，在該顯影過程中，該第一層的移除選擇性不同於該光敏感介電層的移除選擇性。
本揭露的一些實施例係提供一種方法，其包括用封裝物至少部分封裝積體電路晶粒；在腔室中，沉積光敏感層於該積體電路晶粒與該封裝物上方；將該光敏感層暴露至前驅物，使得該光敏感層的表面與該前驅物反應；將該光敏感層暴露至輻射的圖案；以及在該光敏感層暴露至該前驅物與該輻射的圖案之後，將該光敏感層顯影，其中形成對應於該輻射的圖案之一或多個開口穿過該光敏感層。
本揭露的一些實施例係提供一種方法，其包括在支撐結構上，沉積光敏感介電層，該支撐結構具有第一含晶粒區、第二含晶粒區、以及在該第一含晶粒區與該第二含晶粒區之間的切割線區；增加該光敏感介電層暴露至輻射部分與該光敏感介電層未暴露至輻射部分之間的移除選擇性，該移除選擇性係在顯影製程期間；將該光敏感介電層暴露至輻射的圖案，在暴露該光敏感介電層至該圖案之後，該光敏感介電層包含該暴露至輻射部分以及該未暴露至輻射部分；以及在增加該移除選擇性與暴露該光敏感介電層至該圖案之後，將該光敏感介電層顯影。
40‧‧‧第一區
42‧‧‧第二區
44‧‧‧切割線區
46‧‧‧支撐結構
48‧‧‧介電層
50‧‧‧薄層
52‧‧‧微影蝕刻遮罩
54‧‧‧輻射
56‧‧‧第一薄層
58‧‧‧第二薄層
100‧‧‧載體基板
102‧‧‧脫膜層
200‧‧‧第一封裝
202‧‧‧第二封裝
204‧‧‧切割線區
104‧‧‧積體電路晶粒
106‧‧‧黏著劑
108‧‧‧半導體基板
112‧‧‧墊
114‧‧‧鈍化膜
116‧‧‧晶粒連接物
118‧‧‧介電材料
120‧‧‧封裝物
122、126、130、134‧‧‧介電層
124、128、132‧‧‧金屬化圖案
140‧‧‧前面重佈結構
142‧‧‧墊
144‧‧‧外部電連接物
150‧‧‧膠帶
152‧‧‧鋸
160‧‧‧封裝
170‧‧‧基板
172‧‧‧墊
為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。
圖1至圖4係根據一些實施例說明第一通用製程的的中間結構之剖面圖。
圖5係根據一些實施例說明第一通用製程的製程流程。
圖6係根據一些實施例說明用六甲基二矽氮烷(HMDS)氣體處理介電層之上表面所發生的化學反應。
圖7至10係根據一些實施例說明第二通用製程的中間結構之剖面圖。
圖11係根據一些實施例說明第二通用製程的製程流程。
圖12至16係根據一些實施例說明第三通用製程的中間結構之剖面圖。
圖17係根據一些實施例說明第三通用製程的製程流程。
圖18至31係根據一些實施例說明形成封裝結構的中間步驟之剖面圖。
圖32係根據一些實施例說明切割線區的佈局。
本揭露提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本揭露也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包括某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種範例可能使用重複的參考數字和/或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與配置之間的關聯性。
另外，本揭露在使用與空間相關的敘述詞彙，如“在...之下”，“低”，“下”，“上方”，“之上”，“下”，“頂”，“底”和類似詞彙時，為便於敘述，其用法均在於描述圖示中一個元件或特徵與另一個(或多個)元件或特徵的相對關係。除了圖示中所顯示的角度方 向外，這些空間相對詞彙也用來描述該裝置在使用中以及操作時的可能角度和方向。該裝置的角度方向可能不同(旋轉90度或其它方位)，而在本揭露所使用的這些空間相關敘述可以同樣方式加以解釋。
本揭露係以特定內容討論所述之實施例，稱為扇出或扇入晶圓級封裝。該技藝中具有通常技術者在閱讀本揭露之後可理解實施其他應用的實施例，例如不同的封裝形式或是不同的架構。應注意，本揭露所討論的實施例不需要說明結構中所存在的每個組件或特徵。例如，當一個組件足以傳達實施例內容時，圖式可省略組件的重複。再者，本揭露所討論的方法實施例係以特定順序進行；然而，亦可用任何邏輯順序進行其他方法實施例。
圖1至4係根據一些實施例說明第一通用製程的中間步驟之剖面圖，用以說明各種通常概念，以及圖5係根據一些實施例說明第一通用製程的製程流程。圖1係說明支撐結構46，其具有第一區40、第二區42、以及在第一區40與第二區42之間的切割線區44。支撐區46可包含形成於第一區40與第二區42中的各種結構。該等結構可包含積體電路晶粒、封裝的積體電路晶粒、基板、或類似物。圖18至31係說明此結構及其形成的範例。
如圖1以及圖5的步驟70所示，藉由旋塗、壓層、或類似方法，在支撐結構46上沉積介電層48。介電層48係光敏感材料，其可為正或負，並且可進一步為聚合物，例如聚苯并噁唑(polybenzoxazole，PBO)、聚亞醯胺、苯并環丁烯(benzocyclobutene，BCB)、或類似物。在一些實施例中，介電層48可為液態沉積，例如藉由旋塗而沉積。在一些實施例中，介電層沉積為液態的實施例中，可預先烘烤或是軟烘烤介電層48，溫度範圍約100℃至約125℃，例如120℃，期間約60秒至約600秒，例如300秒。 可在原位(in-situ)，例如用於沉積介電層48的旋塗器腔室，進行預先烘烤或是軟烘烤。在介電層沉積為液態的實施例中，液態介電層48中的溶劑可蒸發，因而例如10%的介電層48為溶劑，並且介電層48係半固態。在一些實施例中，沉積之後，介電層48的厚度範圍約6微米至約18微米，例如約16微米至約18微米。
在圖2與圖5的步驟72中，在介電層48的上表面上形成薄層50。在此形成期間，介電層48可為固態或半固態。在一些實施例中，薄層50的形成係包含對介電層48的上表面改質(modify)。該改質可包含將上表面暴露至前驅物，例如六甲基二矽氮烷(HMDS)([(CH3)3Si]2NH)氣體或類似物。再者，在一些實施例中，在沉積之後，介電層48的上表面係原位暴露至前驅物，例如HMDS氣體。例如，若在旋塗器腔室中使用旋塗沉積介電層48，則可在旋塗器腔室中提供HMDS氣體，而支撐結構46與介電層48留在旋塗器腔室中。介電層48的上表面可暴露至前驅物，例如HMDS氣體，該前驅物的流速範圍係約50sccm至約100sccm，例如50sccm，溫度範圍係約80℃至約150℃，例如100℃，期間係約30秒至約90秒，例如約60秒。
圖6係說明以HMDS氣體處理介電層48的上表面所發生的化學反應。當暴露至HMDS氣體時，上表面可具有暴露的氫氧化物基團，可與HMDS氣體作用。三甲基矽烷基團可與氫氧化物基團化學鍵結，沿著介電層48的上表面形成自身組合的單層(self-assembled monolayer，SAM)。在此實施例中，SAM可包含六甲基二矽氧烷(HMDSO)(O[Si(CH3)3]2)。該反應的副產物可為胺基(NH2)。介電層48的上表面可為不飽和(如所述)的或是飽和的而與HMDSO形成SAM。再者，SAM可包含HMDS，其係被介電層48上表面物理吸收(未特別說明)。在這些實施例中，SAM可包含HMDSO與/或HMDS，SAM係薄層50，如圖6所示。SAM的厚度可為約5nm至約50nm，例如約10nm。
在其他實施例中，薄層50可為形成於介電層48之上表面上的光阻層。光阻層可為用於線半導體製程前端，並且可為奈米級層。光阻層的厚度可為約80nm至約1000nm，例如約100nm。
通常，步驟72中，薄層50的形成可包含任何暴露於氣體、液體、或是材料；處理；沉積；或是類似物，其在後續顯影步驟過程中改良介電層48之暴露與未暴露部分之間的移除選擇性。例如，相較於移除不具有薄層50的介電層之未暴露部分，薄層50可造成顯影步驟移除較少的介電層48之未暴露部分。在使用HMDS氣體對PBO介電層改質的一些實施例中，已經發現在顯影過程中，暴露的PBO與未暴露的PBO之移除比例增加至4.7，然而在不具有薄層的顯影過程中，暴露的PBO與未暴露的PBO之移除比例係3.4。薄層50與介電層48具有不同的移除選擇性。因此，顯影過程中的物理移除可造成移除介電層48之可溶性部分以及薄層50的上方部分，而通常保留介電層48之不可溶部分上方的薄層50，其可減少介電層48的不可溶部分之化學移除。
在圖3與圖5的步驟74中，介電層48係暴露至輻射。在曝光過程中，可使用微影蝕刻遮罩52。微影蝕刻遮罩52可具有圖案，其係對應於介電層48中所欲形成的圖案。輻射54可經由微影蝕刻遮罩52而傳送且/或受到微影蝕刻遮罩52阻擋，而根據微影蝕刻遮罩52的圖案，將介電層48暴露至輻射54。例如，輻射54可為多種光波長的組合，例如g-、h-與i-光譜、遠紫外線輻射、x射線、電子束、或是類似物。在所述之實施例中，介電層48係正的，因而在顯影過程中，經由微影蝕刻遮罩52暴露至輻射54的介電層48之部分變成可溶並且可被移除。在其他實施例中，介電層48係負的，因而在顯影過程中，未經由微影蝕刻遮罩52而未暴露至輻射54的介電層48之部分係可溶的並且可被移除。
在圖5的步驟76中，介電層48被顯影。顯影可包含使用濕式製程，以移除步驟74之曝光後的介電層48之可溶部分。該溼式製程可包含在旋塗製程或類似方法中使用四甲基氫氧化銨(TMAH)。
在圖5的步驟78中，在顯影之後，硬化介電層48。硬化的進行係可將支撐結構46與介電層48放置於烤箱或熔爐中，期間約0.5小時至約5小時，例如1小時，溫度範圍約100℃至約250℃，例如220℃。
在圖5的步驟80中，支撐結構46與介電層48進行除渣製程。除渣製程可包含電漿製程，例如氧氣(O2)店將製程。除渣製程可移除介電層48之顯影與硬化的殘留物，並且可移除例如高達約0.5微米的介電層48。圖4係說明除渣製程之後的支撐結構46與介電層48。圖4係說明介電層48厚度損失TL，其係介電層48之顯影、硬化與除渣的厚度損失。再者，如圖4所示，切割線區44中以及在第一區40與第二區42中穿過介電層48的通路與/或開口中，沒有介電層48的殘留物。
發明人已進行圖5所示的製程，在不同條件下使用暴露至HDMS氣體成為薄層形成步驟72，以及無薄層形成步驟72的圖5之製程。這些製程的結果顯示使用HDMS表面改質，在樣品中，厚度損失T減少L並且層厚度均勻性增加。在表1中，樣品1係未進行薄層形成步驟72所形成之介電層。在表1中，樣品2係根據圖5以HDMS氣體暴露於100℃，期間為60秒，作為薄層形成步驟72而形成的介電層。在表1中，樣品3係根據圖5以HDMS氣體暴露至120℃，期間為60秒，作為薄層形成步驟72而形成的介電層。
再者，在硬化與除渣之後，量測樣品1與2之晶圓內的各個位置。樣品1與2的晶圓包含整個晶圓之不同的含晶粒區。在樣品1中，在晶圓中心與第一晶粒中心的介電層厚度係10.32微米、在晶圓中心與第一晶粒邊緣係9.42微米、以及在晶圓邊緣與第二晶粒邊緣係9.91微米。在樣品2中，在晶圓中心與第一晶粒中心的介電層厚度係12.31微米、在晶圓中心與第一晶粒邊緣係12.21微米、以及在晶圓邊緣與第二晶粒邊緣係11.56微米。從表1的量測，已發現使用HDMS所形成的薄層50可減少介電層的厚度損失，並且可改良整個晶粒區與晶圓的厚度均勻性。例如，橫跨多個含晶粒區，例如橫跨晶圓，介電層的厚度之標準偏差可等於或小於4%，甚至可等於或小於1.5%，例如1.42%。再者，橫跨一個含晶粒區的的介電層之後度的標準偏差可等於或小於1%，例如等於或小於0.5%。
圖7至10係根據一些實施例說明第二通用製程的中間結構之剖面圖，用以說明各種一般概念，以及圖11係根據一些實施例說明第二通用製程的製程流程。如圖1所示，圖7係說明支撐結構46，其具有第一區40、第二區42、以及在第一區40與第二區42之間的切割線區44。如圖7與圖11的步驟70所示，介電層48係沉積在支撐結構46上，如圖1與圖5的步驟70所示。在圖8與圖11的步驟74中，介電層48 係暴露至輻射，如圖3與圖5的步驟74所示。在圖9與圖11的步驟72中，在介電層48的上表面上，形成薄層50，如圖2與圖5的步驟72所示。在圖11的步驟76中，將介電層48顯影，如圖5的步驟76所述。在圖11的步驟78中，顯影之後，將介電層48硬化，如圖5的步驟78所述。在圖11的步驟80中，支撐結構46與介電層48進行除渣製程，如圖5的步驟80所述。圖10係說明除渣製程之後的支撐結構46與介電層48。圖10係說明介電層48的厚度損失TL，其係介電層48自顯影、硬化與除渣的厚度損失。再者，如圖10所示，在切割線區44以及在第一區40與第二區42中穿過介電層48的通路與/或開口中，沒有介電層48的殘留物。
發明人已進行圖11所示之製程，在不同條件之下，使用暴露至HDMS氣體作為薄層形成步驟72，以及無薄膜形成步驟72的圖11之製程。這些製程的結果顯示使用HDMS表面改質減少樣品中的厚度損失TL。在表2中，樣品1係未進行薄層形成步驟72所形成的介電層。在表2中，樣品2係根據圖11於100℃以HDMS氣體暴露45秒作為薄層形成步驟72而形成的介電層。在表2中，樣品3係根據圖11於於100℃以HDMS氣體暴露60秒作為薄層形成步驟72而形成的介電層。在表2中，樣品4係根據圖11於於105℃以HDMS氣體暴露45秒作為薄層形成步驟72而形成的介電層。在表2中，樣品5係根據圖11於於105℃以HDMS氣體暴露60秒作為薄層形成步驟72而形成的介電層。在表2中，樣品6係根據圖11於於110℃以HDMS氣體暴露30秒作為薄層形成步驟72而形成的介電層。
圖12至16係根據一些實施例說明第三通用製程的中間結構之剖面圖，用以說明各種一般概念，以及圖17係根據一些實施例說明第三通用製程的製程流程。如圖1所示，圖12係說明支撐結構46，其具有第一區40、第二區、以及在第一區40與第二區42之間的切割線區44。如圖12與圖17的步驟70所示，介電層48沉積於支撐結構46上，如圖1與圖5的步驟70所述。在圖13與圖17的步驟82中，在介電層48的上表面上形成第一薄層56，如圖2與圖5的步驟72所述。在圖14與圖17的步驟74中，介電層48係暴露至輻射，如圖3與圖5的步驟74所述。在圖15與圖17的步驟84中，在介電層48的上表面上形成第二薄層58，如圖2與圖5的步驟72所述。在所述實施例中，第二薄層58可在第一薄層56上與/或是混合在第一薄層56。例如，不同薄層形成步驟可在製程中的不同時間使用相同的形成製程(例如步驟82與84皆使用HDMA氣體表面改質)，或是可使用不同的形成製程(例如步驟82使用HDMS氣體表面改質，步驟84使用薄光阻)。在圖17的步驟76中，將介電層48顯影，如圖5的步驟76所示。在圖17的步驟78中，在顯影之後，將介電層48硬化，如圖5的步驟78所述。在圖17的步驟80中，支撐結構46與介電層48進行除渣製程，如圖5的步驟80所述。圖16係說明除渣製程之後的支撐結構46與介電層48。圖16係說明介電層48的厚度損失TL，其係自顯影、硬化與除渣的介電層48厚度損失。再者，如圖16所示，在切割線區44中以及在第一區40與第二區42中穿過介電層48的通路與/或開口中，沒有介電層48的殘留物。
圖18至31係根據一些實施例說明形成封裝結構的製程之中間 步驟的剖面圖。圖18係說明載體基板100以及形成於在載體基板100上的脫膜層102。分別說明用於形成第一封裝與第二封裝的第一封裝區200與第二封裝區202。切割線區204係位於第一封裝區200與第二封裝區202之間。該技藝中具有通常技術者可理解切割線區可外接第一封裝區200與第二封裝區202，以及理解關於切割線區204類似應用於其他切割線區的討論。
載體基板100可為玻璃載體基板、陶瓷載體基板、或類似物。載體基板100可為晶圓，因而可於載體基板100上同時形成多個封裝。脫膜層102可由聚合物為基底的材料所形成，可沿著載體基板100自後續步驟中所形成的上方結構將其移除。在一些實施例中，脫膜層102係環氧化合物為基底的熱釋放材料，當其加熱時，會失去其黏性，該熱釋放材料例如光熱轉換(LTHC)釋放塗覆。在其他實施例中，脫膜層102可為紫外線(UV)膠，當其暴露至UV光時，會失去其黏性。脫膜層102可施用為液體並且被硬化，可為壓層於載體基板100上的壓層膜，或是可為類似物。脫膜層102的頂表面可齊平，並且可具有高程度的共平坦性。
再者，在圖18中，積體電路晶粒104係藉由黏著劑106而附貼至脫膜層102。如圖所示，一個積體電路晶粒104係附貼至各個第一封裝區200與第二封裝區202，以及在其他實施例中，多個積體電路晶粒可附貼接至各區中。在附貼至脫膜層102之前，根據可應用的製程，處理積體電路晶粒104，於積體電路晶粒104中形成積體電路。例如，積體電路晶粒104各自包括半導體基板108，例如大塊半導體基板、絕緣體上半導體(SOI)基板、多層或梯度基板、或類似物。半導體基板108可包含半導體材料，例如元素半導體，其包含Si與Ge；化合物或合金半導體，其包含SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb與/或GaInAsP；或其組合。半導體基板108可為摻雜的或未摻雜的。在特定範例中，半導體基板108係大塊矽基板。可在半導體基板108中以及/或在半導體基板108上，形成裝置，例如電晶體、二極體、電容器、電阻器等，並且可藉由互連結構110將其互連， 藉由例如半導體基板108上之一或多個介電層中的金屬化圖案而形成該互連結構110，以形成積體電路。
積體電路晶粒104進一步包括墊112，例如鋁墊，用於外部連接。墊112係位於積體電路晶粒104的個別主動側上。鈍化膜114係位於積體電路晶粒104上以及在墊112的部分上。開口係穿過鈍化膜114至墊112。晶粒連接物116，例如傳導柱(例如包括金屬，例如銅)係位於穿過鈍化膜114的開口中，以及機械且電耦合至個別墊112。例如，藉由電鍍或類似方法，可形成晶粒連接物116。晶粒連接物116電耦合積體電路晶粒104的個別積體電路。
介電材料118係位於積體電路晶粒104的主動側上，例如位於鈍化膜114與晶粒連接物116上。介電材料118側向封裝晶粒連接物116，以及介電材料118係與個別的積體電路晶粒104側向齊平。介電材料118可為聚合物，例如PBO、聚亞醯胺、BCB、或類似物；氮化物，例如氮化矽或類似物；氧化物，例如氧化矽、PSG、BSG、BPSG、或類似物；或其組合，並且可藉由旋塗、壓層、化學氣相沉積(CVD)、或類似方法而形成。
黏著劑106係位於積體電路晶粒104的背面上，並且將積體電路晶粒104附貼至脫膜層102。黏著層106可為任何合適的黏著劑、環氧化合物、或類似物。黏著劑106可施加至積體電路晶粒104的背面，例如個別半導體晶圓的背面。可藉由鋸或切割，將積體電路晶粒104單粒化，並且使用取放工具，藉由黏著劑106將其附貼至脫膜層102。
在圖19中，封裝物120形成於各種組件上。封裝物120可為膜塑料、環氧化合物、或類似物，並且可藉由壓縮成形、轉移成形、或類似方法而施用。在硬化之後，封裝物120可進行研磨製程，以暴露晶粒連接物116。在研磨製程之後，晶粒連接物116的頂表面與封裝物120齊平。例如，在一些實施例中，若晶粒連接物116已經暴露，則可省略研磨。
在圖20至26中，形成前面重佈結構140。如圖26所示，前面重佈結構140包括介電層122、126、130與134以及金屬化圖案124、128與132。
在圖20中，介電層122係形成於封裝物120與晶粒連接物116上，具有通路開口暴露晶粒連接物116。介電層122可包含上述用於介電層48的任何材料，並且可形成為以圖5、11與17分別之上述第一、第二或第三通用製程之任何一者的介電層48。
在圖21中，在介電層122上形成具有通路的金屬化圖案124。在形成金屬化圖案124的範例中，晶種層(未繪示)形成於介電層122上方以及穿過介電層122的開口中。在一些實施例中，晶種層係金屬層，其可為單層或是包括由不同材料所形成的複數個次層之複合層。在一些實施例中，晶種層包括鈦層以及位於鈦層上方的銅層。例如，可使用物理氣相沉積(PVD)或類似方法，形成晶種層。而後，在晶種層上形成且圖案化光阻。可藉由旋塗或類似方法形成光阻，並且可將其曝光進行圖案化。光阻的圖案係對應於金屬化圖案124。圖案化形成開口穿過光阻以暴露晶種層。傳導材料形成於光阻的開口中以及晶種層的暴露部分上。可藉由鍍製程，例如電鍍或是無電鍍，形成該傳導材料。傳導材料可包括金屬，例如銅、鈦、鎢、鋁、或類似物。而後，移除未有傳導材料形成於其上的光阻與晶種層的部分。藉由可接受的灰化或剝除製程，例如使用氧氣電漿或類似方法，移除光阻。一旦移除光阻，使用可接受的蝕刻製程，例如濕式或乾式蝕刻，移除晶種層的暴露部分。晶種層與傳導材料的剩餘部分形成金屬化圖案124與通路。通路形成於穿過介電層122的開口中而至例如晶粒連接物116。
在圖22中，介電層126係形成於金屬化圖案124與介電層122上，具有通路開口暴露金屬化圖案124。介電層126可包含上述之介電層48的任何材料，並且可形成為以圖5、11與17分別之上述第一、第二或第三通用製程之任何一者的介電層48。
在圖23中，在介電層126上形成具有通路的金屬化圖案128。在形成金屬化圖案128的範例中，晶種層(未繪示)係形成於介電層126上方以及穿過介電層126的開口中。在一些實施例中，晶種層係金屬層，其可單層或是 包括由不同材料所形成的複數個次層之複合層。在一些實施例中，晶種層包括鈦層以及位於鈦層上方的銅層。例如，可使用PVD或類似方法，形成晶種層。而後，在晶種層上形成且圖案化光阻。可藉由旋塗或類似方法形成光阻，並且可將其曝光進行圖案化。光阻的圖案係對應於金屬化圖案128。圖案化形成開口穿過光阻以暴露晶種層。傳導材料形成於光阻的開口中以及晶種層的暴露部分上。可藉由鍍製程，例如電鍍或是無電鍍、或類似方法，形成該傳導材料。傳導材料可包括金屬，例如銅、鈦、鎢、鋁、或類似物。而後，移除未有傳導材料形成於其上的光阻與晶種層的部分。藉由可接受的灰化或剝除製程，例如使用氧氣電漿或類似方法，移除光阻。一旦移除光阻，使用可接受的蝕刻製程，例如濕式或乾式蝕刻，移除晶種層的暴露部分。晶種層與傳導材料的剩餘部分形成金屬化圖案128與通路。通路形成於穿過介電層126的開口中而至例如金屬化圖案124的部分。
在圖24中，介電層130係形成於金屬化圖案128與介電層126上，具有通路開口暴露金屬化圖案128。介電層130可包含上述之介電層48的任何材料，並且可形成為以圖5、11與17分別之上述第一、第二或第三通用製程之任何一者的介電層48。
在圖25中，在介電層130上形成具有通路的金屬化圖案132。在形成金屬化圖案132的範例中，晶種層(未繪示)係形成於介電層130上方以及穿過介電層130的開口中。在一些實施例中，晶種層係金屬層，其可單層或是包括由不同材料所形成的複數個次層之複合層。在一些實施例中，晶種層包括鈦層以及位於鈦層上方的銅層。例如，可使用PVD或類似方法，形成晶種層。而後，在晶種層上形成且圖案化光阻。可藉由旋塗或類似方法形成光阻，並且可將其曝光進行圖案化。光阻的圖案係對應於金屬化圖案132。圖案化形成開口穿過光阻以暴露晶種層。傳導材料形成於光阻的開口中以及晶種層的暴露部分上。可藉由鍍製程，例如電鍍或是無電鍍、或類似方法，形成該傳導材料。傳導材料可包括金屬，例如銅、鈦、鎢、鋁、或類似物。而後，移除未有傳導 材料形成於其上的光阻與晶種層的部分。藉由可接受的灰化或剝除製程，例如使用氧氣電漿或類似方法，移除光阻。一旦移除光阻，使用可接受的蝕刻製程，例如濕式或乾式蝕刻，移除晶種層的暴露部分。晶種層與傳導材料的剩餘部分形成金屬化圖案132與通路。通路形成於穿過介電層130的開口中而至例如金屬化圖案128的部分。
在圖26中，介電層134係形成於金屬化圖案132與介電層130上，具有通路開口暴露金屬化圖案132。介電層134可包含上述之介電層48的任何材料，並且可形成為以圖5、11與17分別之上述第一、第二或第三通用製程之任何一者的介電層48。
前面重佈結構140係作為範例。在前面重佈結構140中，可形成較多或較少的介電層與金屬化圖案。若形成較少的介電層與金屬化圖案，則可省略上述步驟與製程。若形成較多個介電層與金屬化圖案，則可重複上述的步驟與製程。該技藝中具有通常技術者理解可省略或重複哪些步驟與製程。
在圖27中，在前面重佈結構140的外側上，形成墊142，其可稱為凸塊下金屬(UBM)。在所述的實施例中，所形成的墊142經由開口穿過介電層134而至金屬化圖案132。在形成墊142的範例中，晶種層(未繪示)係形成於介電層134上方。在一些實施例中，晶種層係金屬層，其可單層或是包括由不同材料所形成的複數個次層之複合層。在一些實施例中，晶種層包括鈦層以及位於鈦層上方的銅層。例如，可使用PVD或類似方法，形成晶種層。而後，在晶種層上形成且圖案化光阻。可藉由旋塗或類似方法形成光阻，並且可將其曝光進行圖案化。光阻的圖案係對應於墊142。圖案化形成開口穿過光阻以暴露晶種層。傳導材料形成於光阻的開口中以及晶種層的暴露部分上。可藉由鍍製程，例如電鍍或是無電鍍、或類似方法，形成該傳導材料。傳導材料可包括金屬，例如銅、鈦、鎢、鋁、或類似物。而後，移除未有傳導材料形成於其上的光阻與晶種層的部分。藉由可接受的灰化或剝除製程，例如使用氧氣電漿或類似方法，移除光阻。一旦移除光阻，使用可接受的蝕刻製程，例如濕式或乾式 蝕刻，移除晶種層的暴露部分。晶種層與傳導材料的剩餘部分形成墊142。
在圖28中，在墊142上形成外部電連接物144，例如焊球，例如球柵陣列(BGA)球。外部電連接物144可包含低溫可回焊材料，例如焊料，其可為無鉛或含鉛。可使用適當的植球製程，形成外部電連接物144。在一些實施例中，可省略墊142，可在金屬化圖案132上直接形成外部電連接物144經由開口穿過介電層134。
在圖29中，進行載體基板脫層，將載體基板100自封裝物120及黏著劑106脫離(脫層)。根據一些實施例，脫層包含將光投射在脫膜層102上，該光係例如雷射光或是UV光，因而脫膜層在光熱之下分解，而可移除載體基板100。而後，翻覆基板，將其放置於膠帶150上。而後，沿著切割線區204，用鋸152進行單粒化製程。鋸152將第一封裝區200自第二封裝區202單粒化。圖30係說明所得到之單粒化的封裝結構。單粒化造成封裝160，其可來自於被單粒化的第一封裝區200或第二封裝區202其中之一。在圖31中，封裝結構係附接至基板170。可藉由回焊外部電連接物144，使得外部電連接物144電性且機械耦合基板170上的墊172。例如，基板170可為印刷電路板(PCB)或是類似物。
圖32係根據一些實施例說明切割線區的佈局。圖32包含封裝區210，例如上述的區40、42、200與202，以及切割線區212y與212x，例如上述的切割線區44與204。切割線區212y沿著Y方向延伸，切割線區212x沿著X方向延伸。各種切割線區212y與212x可包圍封裝區210。
本揭露的一些實施例具有優點。藉由在光敏感的介電層上提供薄層，例如薄層50，可增加顯影的選擇性。例如，發明人已發現對於無上述薄層的正PBO材料，顯影速度(例如，移除暴露區與移除未暴露區的比例)可為1.7：0.5(或3.4)，以及對於具有HMDS氣體暴露所形成的薄層之正PBO，顯影速度可為1.7：0.36(或4.7)。此改良的選擇性可使得介電層有較佳顯影並且減少厚度損失。例如，切割線區與穿過介電層的開口中的殘留物可最小化或完全移 除，留下乾淨的切割線區與該口，而使得介電層完全顯影。再者，如前所述，在介電層上使用薄層，可增加顯影後的厚度均勻性。
本揭露的實施例係提供方法。該方法包含在支撐結構上沉積光敏感介電層；在光敏感介電層的表面上，形成第一層；將光敏感介電層暴露至輻射；以及在形成第一層與暴露至輻射之後，將光敏感介電層顯影。支撐結構包含積體電路晶粒。在顯影過程中，第一層的移除選擇性不同於光敏感介電層的移除選擇性。
本揭露的另一實施例係提供方法。該方法包括用封裝物至少側向封裝積體電路晶粒；在腔室中，於積體電路晶粒與封裝物上方沉積光敏感層；將光敏感層暴露至前驅物，以該前驅物與光敏感層的表面反應；將光敏感層暴露至輻射的圖案；以及在光敏感層暴露至該前驅物與輻射的圖案之後，顯影該光敏感層。對應於輻射之圖案的一或多個開口的形成係穿過該光敏感層。
本揭露的另一實施例係提供方法。該方法包括在支撐結構上沉積光敏感介電層；增加光敏感介電層的輻射暴露部分與光敏感介電層的輻射未暴露部分之間的移除選擇性；將光敏感介電層暴露至輻射的圖案；以及在增加移除選擇性及將光敏感介電層暴露至圖案之後，將光敏感介電層顯影。支撐結構具有第一含晶粒區、第二含晶粒區、以及在第一含晶粒區與第二含晶粒區之間的切割線區。移除選擇性係在顯影製程期間。在將光敏感介電層暴露至圖案之後，光敏感介電層包含輻射暴露部分與輻射未暴露部分。
前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本揭露之各方面。熟知此技藝之人士應理解可輕易使用本揭露作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本揭露揭示內容的精神與範圍，並且熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本揭露之精神與範圍。
70、72、74、76、78、80‧‧‧步驟

Claims (10)

  1. 一種方法，其包括：在支撐結構上，沉積光敏感介電層，該支撐結構包括積體電路晶粒；在該光敏感介電層的表面上，形成第一層；將該光敏感介電層暴露至輻射；以及在形成該第一層與暴露至輻射之後，將該光敏感介電層顯影，在該顯影過程中，該第一層的移除選擇性不同於該光敏感介電層的移除選擇性。
  2. 如申請專利範圍第1項所述之方法，其中形成該第一層係包括將該光敏感介電層的該表面暴露至六甲基二矽氮烷(HMDS)。
  3. 如申請專利範圍第1項所述之方法，其中形成該第一層係包括將該光敏感介電材料的該表面暴露至氣體。
  4. 如申請專利範圍第1項所述之方法，其中形成該第一層係包括藉由該光敏感介電層的該表面與前驅物反應，而對該光敏感介電層的該表面改質。
  5. 如申請專利範圍第1項所述之方法，其中形成該第一層係包括在該光敏感介電層的該表面上，沉積光阻。
  6. 如申請專利範圍第1項所述之方法，其中在該光敏感介電層暴露至輻射之前，進行形成該第一層。
  7. 如申請專利範圍第1項所述之方法，其中在該光敏感介電層暴露至輻射之後，進行形成該第一層。
  8. 如申請專利範圍第1項所述之方法，其中在該光敏感介電層暴露至輻射之前，進行形成該第一層，並且進一步包括在該光敏感介電層暴露至輻射之後以及在該光敏感介電層顯影之前，在該光敏 感介電層的該表面上形成第二層。
  9. 一種方法，其包括：用封裝物至少部分封裝積體電路晶粒；在腔室中，沉積光敏感層於該積體電路晶粒與該封裝物上方；將該光敏感層暴露至前驅物，使得該光敏感層的表面與該前驅物反應；將該光敏感層暴露至輻射的圖案；以及在該光敏感層暴露至該前驅物與該輻射的圖案之後，將該光敏感層顯影，其中形成對應於該輻射的圖案之一或多個開口穿過該光敏感層。
  10. 一種方法，其包括：在支撐結構上，沉積光敏感介電層，該支撐結構具有第一含晶粒區、第二含晶粒區、以及在該第一含晶粒區與該第二含晶粒區之間的切割線區；增加該光敏感介電層暴露至輻射部分與該光敏感介電層未暴露至輻射部分之間的移除選擇性，該移除選擇性係在顯影製程期間；將該光敏感介電層暴露至輻射的圖案，在暴露該光敏感介電層至該圖案之後，該光敏感介電層包含該暴露至輻射部分以及該未暴露至輻射部分；以及在增加該移除選擇性與暴露該光敏感介電層至該圖案之後，將該光敏感介電層顯影。
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