DE102015104597B4 - Dislocation Stress Memorization-Technik (DSMT) an Epitaxialkanal-Bauelementen - Google Patents

Dislocation Stress Memorization-Technik (DSMT) an Epitaxialkanal-Bauelementen Download PDF

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Abstract

Transistorbauelement (100), das Folgendes umfasst:einen epitaxialen Stapel (103), der über einem Halbleitersubstrat (102) angeordnet ist;eine Gate-Struktur (114), die über dem epitaxialen Stapel (103) angeordnet ist;eine Kanalregion (109), die sich unter der Gate-Struktur (114) zwischen einer epitaxialen Source-Region (108a) und einer epitaxialen Drain-Region (108b) erstreckt, die innerhalb des epitaxialen Stapels (103) und des Halbleitersubstrats (102) auf gegenüberliegenden Seiten der Gate-Struktur (114) angeordnet sind; undeine erste und eine zweite Dislocation Stress Memorization (DSM)-Region (110a, 110b), die gespannte Gitter umfassen, die dafür konfiguriert sind, innerhalb der Kanalregion (109) eine mechanische Spannung zu erzeugen, und die sich jeweils von unterhalb der epitaxialen Source-Region (108a) zu einer ersten Position innerhalb der epitaxialen Source-Region (108a) und von unterhalb der epitaxialen Drain-Region (108b) zu einer zweiten Position innerhalb der epitaxialen Drain-Region (108b) erstrecken.

Description

  • HINTERGRUND
  • Moderne integrierte Schaltkreise umfassen Millionen oder Milliarden von Transistorbauelementen. Transistorbauelemente arbeiten als Schalter, die das Fließen von Ladungsträgern (zum Beispiel Elektronen) erlauben, wenn sie eingeschaltet werden, und das Fließen von Ladungsträgern verhindern, wenn sie ausgeschaltet werden. Die Leistung eines Transistors wird durch die Ladungsträgermobilität eines Materials beeinflusst, aus dem der Transistor besteht. Die Ladungsträgermobilität ist ein Maß dafür, wie schnell sich Ladungsträger in Gegenwart eines elektrischen Feldes durch ein Material bewegen. Eine erhöhte Ladungsträgermobilität kann schnellere Transistorschaltgeschwindigkeiten bei einer festen Spannung oder eine niedrigere Spannung bei gleicher Schaltgeschwindigkeit ermöglichen.
  • In den zurückliegenden Jahren ist das „Strain-Engineering“ zu einem weithin verwendeten Verfahren zum Steigern der Leistung von Transistorbauelementen geworden. Strain-Engineering induziert einen Druck entweder auf eine Kanalregion und/oder auf Source- und Drain-Regionen eines Transistorbauelements. Der Druck dehnt das Kristallgitter einer oder mehrerer Regionen, um den Abstand zwischen Atomen über ihre normale Zwischenatomabstände hinaus zu vergrößern. Durch Dehnen des Kristallgitters vergrößert Strain-Engineering die Ladungsträgermobilität und steigert dadurch die Bauelementleistung.
  • Aus der Druckschrift DE 102012108092 A1 ist ein Verfahren zum Herstellen einer Halbleitervorrichtung bekannt. Das Verfahren umfasst Bereitstellen einer Struktur, die eine Gateelektrode an einem oberen Teil eines Substrates besitzt; Bilden von dotierten amorphen Source/Drain-Bereichen jeweils auf beiden Seiten der Gateelektrode, sodass die amorphen Source/Drain-Bereiche voneinander durch einen Kanalbereich des Substrates beabstandet sind, und anschließendes tempern des Substrates zum Rekristallisieren der dotierten amorphen Source/Drain-Bereiche, wobei die dotierten amorphen Source/Drain-Bereiche durch Implantieren von Fremdatomen in das Substrat gebildet werden.
  • Sowohl die Druckschrift US 020080237709 A1 als auch die Druckschrift US 020070096149 A1 offenbaren einen Feldeffekttransistor, der eine Spannung in einem Kanalbereich eines aktiven Halbleiterbereichs eines Substrats enthält.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind. Die Abmessungen veranschaulichter Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 veranschaulicht einige Ausführungsformen eines Transistorbauelements mit epitaxialen Source- und Drain-Regionen, die Dislocation Stress Memorization (DSM)-Regionen umfassen, die dafür konfiguriert sind, in einer epitaxialen Kanalregion eine mechanische Spannung zu induzieren.
    • 2 veranschaulicht einige zusätzliche Ausführungsformen eines Transistorbauelements mit epitaxialen Source- und Drain-Regionen, die DSM-Regionen umfassen, die dafür konfiguriert sind, in einer epitaxialen Kanalregion eine mechanische Spannung zu induzieren.
    • 3 veranschaulicht ein Flussdiagramm einiger Ausführungsformen eines Verfahrens zum Bilden eines Transistorbauelements mit epitaxialen Source- und Drain-Regionen, die DSM-Regionen umfassen, die dafür konfiguriert sind, in einer epitaxialen Kanalregion eine mechanische Spannung zu induzieren.
    • 4 veranschaulicht ein Flussdiagramm einiger zusätzlicher Ausführungsformen eines Verfahrens zum Bilden eines Transistorbauelements mit epitaxialen Source- und Drain-Regionen, die DSM-Regionen umfassen, die dafür konfiguriert sind, in einer epitaxialen Kanalregion eine mechanische Spannung zu induzieren.
    • 5-12 veranschaulichen einige Ausführungsformen von Querschnittsansichten eines Halbleitersubstrats, die ein Verfahren zum Ausbilden eines Transistorbauelements mit epitaxialen Source- und Drain-Regionen zeigen, die DSM-Regionen umfassen, die dafür konfiguriert sind, in einer epitaxialen Kanalregion eine mechanische Spannung zu induzieren.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • In den zurückliegenden Jahrzehnten hat die HalbleiterIndustrie unablässig Fortschritte bei der Fertigungstechnologie erzielt, die eine stete Verkleinerung der Transistorbauelemente und eine konstante Leistungssteigerung von Transistorbauelementen ermöglicht haben. Jedoch hat das Skalieren in den zurückliegenden Jahren in dem Maße, wie es sich den physischen Grenzen von Materialien zu nähern begann, angefangen, eine Reihe von Problemen mit Transistorbauelementen zu verursachen. Zum Beispiel verschlimmern sich in dem Maße, wie die Längen von Transistor-Gates immer kleiner werden, die lokalen und globalen Schwankungen der Transistorschwellenspannungen. Zum Beispiel werden während der Fertigung eines integrierten Chips mehrere separate Verarbeitungsvorgänge verwendet, um Strukturelemente von Transistorbauelementen zu bilden. Solche Verarbeitungsvorgänge können Dotanden-Störatome in einen Transistorkanal einschleppen, was Schwankungen bei den Schwellenspannungen von Transistorbauelementen und darum Leistungsverluste verursachen kann. Des Weiteren verschärft das Erhöhen der für Taschenimplantierungen verwendeten Dosis, um die Kurzkanalsteuerung von Transistorbauelementen zu verbessern, solche Schwellenspannungsschwankungen.
  • Dementsprechend betrifft die vorliegende Offenbarung ein Transistorbauelement mit epitaxialen Source- und Drain-Regionen, die Dislocation Stress Memorization (DSM)-Regionen umfassen, die dafür konfiguriert sind, in einer epitaxialen Kanalregion eine mechanische Spannung zu induzieren, um die Transistorbauelementleistung zu verbessern (wie zum Beispiel die Kurzkanalsteuerung von Transistorbauelementen), sowie ein zugehöriges Verfahren zu ihrer Ausbildung. Das Transistorbauelement umfasst einen epitaxialen Stapel, der über einem Halbleitersubstrat angeordnet ist, und eine Gate-Struktur, die über dem epitaxialen Stapel angeordnet ist. Eine epitaxiale Source-Region und eine epitaxiale Drain-Region sind innerhalb des epitaxialen Stapels und des Halbleitersubstrats auf gegenüberliegenden Seiten der Gate-Struktur angeordnet. Eine Kanalregion erstreckt sich unter der Gate-Struktur zwischen den epitaxialen Source- und Drain-Regionen. Eine erste bzw. eine zweite Dislocation Stress Memorization (DSM)-Region erstrecken sich von unterhalb der epitaxialen Source-Region zu einer ersten Position innerhalb der epitaxialen Source-Region und von unterhalb der epitaxialen Drain-Region zu einer zweiten Position innerhalb der epitaxialen Drain-Region. Die erste und die zweite DSM-Region umfassen Material der epitaxialen Source- und Drain-Regionen und des Halbleitersubstrats und haben ein gespanntes Gitter, das dafür konfiguriert ist, innerhalb der Kanalregion eine mechanische Spannung zu erzeugen, um die Leistung des Bauelements zu steigern.
  • 1 veranschaulicht einige Ausführungsformen eines Transistorbauelements 100 mit epitaxialen Source- und Drain-Regionen, die Dislocation Stress Memorization (DSM)-Regionen umfassen, die dafür konfiguriert sind, in einer epitaxialen Kanalregion eine mechanische Spannung zu induzieren.
  • Das Transistorbauelement 100 enthält ein Halbleitersubstrat 102 (zum Beispiel ein Siliziumsubstrat). Ein epitaxialer Stapel 103 mit einer oder mehreren epitaxialen Schichten ist über dem Halbleitersubstrat 102 angeordnet. In einigen Ausführungsformen umfasst der epitaxiale Stapel 103 eine Kohlenstoff-dotierte epitaxiale Schicht 104, die über dem Halbleitersubstrat 102 angeordnet ist, und eine geringfügig dotierte epitaxiale Schicht 106 (zum Beispiel eine epitaxiale Schicht, die ohne Dotierung gezüchtet ist, aber eine geringe Dotierungskonzentration aufgrund der Rückdiffundierung von Dotanden aus dem Halbleitersubstrat 102 aufweist), die über der Kohlenstoff-dotierten epitaxialen Schicht 104 angeordnet ist. Eine Gate-Struktur 114 ist über der geringfügig dotierten epitaxialen Schicht 106 angeordnet.
  • Eine epitaxiale Source-Region 108a und eine epitaxiale Drain-Region 108b sind innerhalb des epitaxialen Stapels 103 und des Halbleitersubstrats 102 auf gegenüberliegenden Seiten der Gate-Struktur 114 angeordnet. Die epitaxialen Source- und Drain-Regionen, 108a und 108b, können einen ersten Dotierungstyp (zum Beispiel eine Dotierung vom n-Typ für einen NMOS-Transistor) umfassen, der sich von einem zweiten Dotierungstyp der epitaxialen Schichten (p-Typ) unterscheidet. Eine Kanalregion 109 erstreckt sich zwischen der epitaxialen Source-Region 108a und der epitaxialen Drain-Region 108b innerhalb des epitaxialen Stapels 103 des Transistorbauelements 100. In einigen Ausführungsformen können die epitaxialen Source- und Drain-Regionen, 108a und 108b, Ausnehmungen umfassen, die eine Rautenform oder eine V-Form haben, die mit einem spannungsinduzierenden Material gefüllt wurden. In einigen Ausführungsformen kann das spannungsinduzierende Material Siliziumphosphat (SiP) umfassen (zum Beispiel zum Erhöhen der Kanalmobilität für n-Kanal-MOSFETs). In anderen Ausführungsformen kann das dehnungsinduzierende Material andere Materialien umfassen, wie zum Beispiel Silizium-Germanium (SiGe), Siliziumcarbid (SiC) usw.
  • Eine erste Dislocation Stress Memorization (DSM)-Region 110a und eine zweite DSM-Region 110b sind auf gegenüberliegenden Seiten der Gate-Struktur 114 angeordnet. Die erste und die zweite DSM-Region, 110a und 110b, umfassen ein rekristallisiertes amorphes Material. Das rekristallisierte amorphe Material der ersten und der zweiten DSM-Region, 110a und 110b, umfasst Stapeldefekte, 111a und 111b, entlang einer (111)-Ebene. Die Stapeldefekte, 111a und 111b, die durch Elektronenmikroskopie (zum Beispiel TEM) detektiert werden können, verzerren die Bondlänge des Gitters innerhalb der ersten und der zweiten DSM-Region, 110a und 110b. Zum Beispiel können die Stapeldefekte, 111a und 111b, dazu führen, dass die erste und die zweite DSM-Region, 110a und 110b, ein gespanntes Gitter mit einem geringeren Abstand zwischen den Atomen als normal haben.
  • Die gespanntes Gitter der ersten und der zweiten DSM-Region, 110a und 110b, sind dafür konfiguriert, eine mechanische Spannung auf der Kanalregion 109 zu induzieren, die die Ladungsträgermobilität erhöht und Kurzkanaleffekte des Transistorbauelements 100 verbessert. Die erste und die zweite DSM-Region, 110a und 110b, sind außerdem dafür konfiguriert, einen Abschnitt der epitaxialen Source- und Drain-Regionen, 108a und 108b und einen Abschnitt des darunterliegenden Halbleitersubstrats 102 zu spannen (d. h. die erste und die zweite DSM-Region, 110a und 110b, umfassen ein Halbleitersubstratmaterial mit einem gedehnten (d. h. rekristallisierten) Gitter und ein epitaxiales Source/Drain-Material mit einem gedehnten Gitter). In einigen Ausführungsformen kann der gespannte Abschnitt des Halbleitersubstrats 102 unter den Source- und Drain-Regionen, 108 und 108b, einen spannungsinduzierenden Dotanden umfassen, wie zum Beispiel Germanium. In einigen Ausführungsformen kann sich die erste DSM-Region 110a von einer Position unter der epitaxialen Source-Region 108a zu einem ausgesparten Source-Kontakt 112a, der entlang einer Oberseite der epitaxialen Source-Region 108a angeordnet ist, erstrecken. Gleichermaßen kann sich die zweite DSM-Region 110b von einer Position unter der epitaxialen Drain-Region 108b zu einem ausgesparten Drain-Kontakt 112b, der entlang einer Oberseite der epitaxialen Drain-Region 108b angeordnet ist, erstrecken.
  • 2 veranschaulicht einige zusätzliche Ausführungsformen eines Transistorbauelements 200 mit epitaxialen Source- und Drain-Regionen, die DSM-Regionen umfassen, die dafür konfiguriert sind, in einer epitaxialen Kanalregion eine mechanische Spannung zu induzieren.
  • Das Transistorbauelement 200 umfasst eine Kohlenstoff-dotierte epitaxiale Schicht 104, die über einem Halbleitersubstrat 102 angeordnet ist, und eine geringfügig dotierte epitaxiale Schicht 106, die über der Kohlenstoff-dotierten epitaxialen Schicht 104 angeordnet ist. Die Kohlenstoff-dotierte epitaxiale Schicht 104 ist dafür konfiguriert, die Leistung des Transistorbauelements 200 zu steigern (zum Beispiel lokale und globale Schwankungen von Schwellenspannung und Ansteuerstrom innerhalb des Bauelements zu verbessern), indem das Rückdiffundieren von Dotanden aus dem Halbleitersubstrat 102 reduziert wird, um dadurch ein steiles, retrogrades Dotierungskonzentrationsprofil einer Kanalregion des Transistorbauelements 200 zu erzeugen. In einigen Ausführungsformen kann die Kohlenstoff-dotierte epitaxiale Schicht 104 eine Kohlenstoffdotierungskonzentration von weniger als 1 % haben. In einigen Ausführungsformen kann das retrograde Dotierungskonzentrationsprofil eine Dotierungskonzentration von weniger als 1e18 cm-3 an einer Grenzfläche zwischen der geringfügig dotierten epitaxialen Schicht 106 und der Gate-Struktur 114 ermöglichen.
  • Die erste und die zweite DSM-Region, 110a und 110b, erstrecken sich entlang einer vertikalen Richtung von einer Position unter epitaxialen Source- und Drain-Regionen, 108a und 108b, zu ausgesparten Source- und Drain-Kontakten, 112a und 112b, die entlang einer Oberseite der epitaxialen Source- und Drain-Regionen 108a bzw. 108b angeordnet sind. In einigen Ausführungsformen können die ausgesparten Source- und Drain-Kontakte, 112a und 112b, Nickel umfassen. In einigen Ausführungsformen können die Oberseiten der DSM-Regionen, 110a und 110b, ein Loch oder eine Aussparung aufweisen, das bzw. die die ausgesparten Source- und Drain-Kontakte, 112a und 112b, umfasst. In einigen Ausführungsformen können die erste und die zweite DSM-Region, 110a und 110b, eine Bodenfläche aufweisen, die sich um eine Entfernung 208 unter den epitaxialen Source- und Drain-Regionen 108a bzw. 108b befindet. Zum Beispiel können sich die erste und die zweite DSM-Region, 110a und 110b, um eine Entfernung 208 von mindestens ungefähr 2 nm unter den epitaxialen Source- und Drain-Regionen, 108a und 108b, erstrecken. In einigen Ausführungsformen ist eine Höhe 204 des epitaxialen Stapels 103 kleiner als eine Höhe 206 der ersten und der zweiten DSM-Region, 110a und 110b.
  • Die erste und die zweite DSM-Region, 110a und 110b, erstrecken sich entlang einer seitlichen Richtung von einer ersten Position innerhalb der epitaxialen Source- und Drain-Regionen, 108a und 108b, zu einer zweiten Position innerhalb der epitaxialen Regionen, 108a und 108b. In einigen Ausführungsformen werden die erste und die zweite Position so gewählt, dass die DSM-Regionen, 110a und 110b, eine kleinere Breite als der epitaxialen Source- und Drain-Regionen 108a und 108b haben. In einigen Ausführungsformen können die erste und die zweite DSM-Region, 110a und 110b, seitlich von der Gate-Struktur 114 durch eine relativ geringe Distanz 202 getrennt sein, um die mechanische Spannung auf der Kanalregion zu verbessern. Zum Beispiel kann die erste oder die zweite DSM-Region, 110a oder 110b, von der Gate-Struktur um eine Distanz 202 getrennt sein, die kleiner als ungefähr 10 nm ist.
  • In einigen Ausführungsformen kann die Gate-Struktur 114 eine übereinandergelegte Gate-Dielektrikumschicht 210 und eine Gate-Elektrodenschicht 212 umfassen. Die Gate-Dielektrikumschicht 210 (zum Beispiel eine Siliziumdioxidschicht, eine dielektrische Schicht mit hohem k-Wert usw.) wird auf der geringfügig dotierten epitaxialen Schicht 106 angeordnet. Die Gate-Elektrodenschicht 212 (zum Beispiel eine Polysiliziumschicht, eine Ersatz-Metall-Gate-Schicht usw.) wird auf der Gate-Dielektrikumschicht 210 angeordnet. In einigen Ausführungsformen können die Gate-Dielektrikumschicht 210 und eine Gate-Elektrodenschicht 212 von Seitenwand-Abstandshaltern 214 flankiert sein. In einigen Ausführungsformen können die Seitenwand-Abstandshalter 214 Nitrid-Abstandshalter umfassen.
  • 3 veranschaulicht ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 300 zum Ausbilden eines Transistorbauelements mit epitaxialen Source- und Drain-Regionen, die DSM-Regionen umfassen, die dafür konfiguriert sind, in einer epitaxialen Kanalregion eine mechanische Spannung zu induzieren.
  • Bei 302 wird ein Halbleitersubstrat bereitgestellt. Das Halbleitersubstrat kann ein intrinsisch dotiertes Halbleitersubstrat von einem ersten Dotierungstyp umfassen (zum Beispiel eine Dotierung vom n-Typ oder eine Dotierung vom p-Typ) .
  • Bei 304 wird das Halbleitersubstrat selektiv geätzt, um eine Aussparung innerhalb des Halbleitersubstrats zu bilden.
  • Bei 306 wird ein epitaxialer Wachstumsprozess ausgeführt, um einen epitaxialen Stapel innerhalb der Aussparung zu bilden. In einigen Ausführungsformen kann der epitaxiale Stapel eine Kohlenstoff-dotierte epitaxiale Schicht (zum Beispiel SiC) und eine undotierte epitaxiale Schicht (zum Beispiel Silizium) umfassen. Die Kohlenstoff-dotierte epitaxiale Schicht kann epitaxial auf einer Bodenfläche der Aussparung gezüchtet werden, während die undotierte epitaxiale Schicht epitaxial auf der Kohlenstoff-dotierten epitaxialen Schicht gezüchtet werden kann. Die Kohlenstoff-dotierte epitaxiale Schicht ist dafür konfiguriert, ein Rückdiffundieren von Dotanden aus dem Halbleitersubstrat zu mindern, um ein steiles retrogrades Dotierungsprofil innerhalb einer Kanalregion zu erzeugen, das zu einer relativ geringen Oberflächendotandenkonzentration (zum Beispiel weniger als 1e18 cm-3) führt, wodurch Schwankungen der Schwellenspannung und des Ansteuerstroms verbessert werden.
  • Bei 308 wird eine Dislocation Stress Memorization-Technik (DSMT) ausgeführt, um Dislocation Stress Memorization (DSM)-Regionen innerhalb des epitaxialen Stapels und des Halbleitersubstrats an Positionen zu bilden, die Source- und Drain-Regionen des Transistorbauelements entsprechen. In einigen Ausführungsformen können die DSM-Regionen ein gespanntes Gitter haben, das einen kleineren Abstand zwischen Atomen als normal hat (d. h. die Gitterkonstante der DSM-Region ist kleiner als die natürliche Gitterkonstante im ungespannten Zustand). In anderen Ausführungsformen können die DSM-Regionen ein gespanntes Gitter haben, das einen größeren Abstand zwischen Atomen als normal hat.
  • Bei 310 werden Source- und Drain-Regionen innerhalb des Halbleitersubstrats an Positionen ausgebildet, die an einen Abschnitt der DSM-Regionen stoßen. In einigen Ausführungsformen umfassen die Source- und Drain-Regionen epitaxiale Source- und Drain-Regionen. In solchen Ausführungsformen können die epitaxialen Source- und Drain-Regionen ausgebildet werden, indem man bei 312 das Halbleitersubstrat selektiv ätzt, um Source- und Drain-Hohlräume zu bilden, die an einen Abschnitt der DSM-Regionen stoßen. In einigen Ausführungsformen können die Hohlräume einen Abschnitt der DSM-Regionen umfassen. Dann wird bei 314 epitaxiales Material innerhalb der Source- und Drain-Hohlräume auf den Abschnitt der DSM-Regionen abgeschieden. Da das epitaxiale Material auf einem Abschnitt der DSM-Regionen gezüchtet wird, hat das epitaxiale Material aufgrund des gespannten Gitters der DSM-Regionen ein gespanntes Gitter, wodurch bewirkt wird, dass sich der DSM-Regionen von dem Halbleitersubstrat zu den epitaxialen Source- und Drain-Regionen erstrecken.
  • 4 veranschaulicht ein Flussdiagramm einiger zusätzlicher Ausführungsformen eines Verfahrens 400 zum Ausbilden eines Transistorbauelements mit epitaxialen Source- und Drain-Regionen, die DSM-Regionen umfassen, die dafür konfiguriert sind, in einer epitaxialen Kanalregion eine mechanische Spannung zu induzieren.
  • Obgleich offenbarte Verfahren (zum Beispiel Verfahren 300 und 400) im Folgenden als eine Reihe von Aktionen oder Ereignissen veranschaulicht und beschrieben werden, versteht es sich, dass die veranschaulichte Reihenfolge solcher Aktionen oder Ereignisse nicht in einem einschränkenden Sinn interpretiert werden darf. Zum Beispiel können einige Aktionen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Aktionen oder Ereignissen stattfinden, als es im vorliegenden Text beschrieben und/oder veranschaulicht ist. Darüber hinaus brauchen nicht alle veranschaulichten Aktionen erforderlich zu sein, um einen oder mehrere Aspekte von Ausführungsformen der Beschreibung im vorliegenden Text zu implementieren. Des Weiteren können eine oder mehrere der im vorliegenden Text dargestellten Aktionen in einer oder mehreren separaten Aktionen und/oder Phasen ausgeführt werden.
  • Bei 402 wird ein Halbleitersubstrat bereitgestellt. In verschiedenen Ausführungsformen kann das Halbleitersubstrat jede beliebiges Art von Halbleiterkorpus umfassen (zum Beispiel Silizium, Silizium-Germanium, Silizium-auf-Isolator usw.), wie zum Beispiel einen Halbleiterwafer und/oder einen oder mehrere Chips auf einem Halbleiterwafer, sowie sonstige Arten von Halbleitern und/oder damit verbundenen epitaxialen Schichten.
  • Bei 404 wird ein Mulden/Vt-Implantierungsprozess ausgeführt, um Dotanden in das Halbleitersubstrat einzuarbeiten. In einigen Ausführungsformen kann nach dem Mulden/Vt-Implantierungsprozess ein Muldenausheilungsprozess an dem Halbleitersubstrat ausgeführt werden, um Dotanden zu aktivieren, die durch den Mulden/Vt-Implantierungsprozess eingearbeitet wurden.
  • Bei 406 wird das Halbleitersubstrat selektiv geätzt, um eine Aussparung innerhalb der Muldenregion entlang einer Oberseite des Halbleitersubstrats zu bilden.
  • Bei 408 wird ein epitaxialer Wachstumsprozess ausgeführt, um eine oder mehrere epitaxiale Schichten innerhalb der Aussparung zu züchten. In einigen Ausführungsformen können die eine oder die mehreren epitaxialen Schichten eine Kohlenstoff-dotierte epitaxiale Schicht und eine darüberliegende undotierte epitaxiale Schicht ohne Dotanden (d. h. mit einer intrinsischen Dotierungskonzentration von ungefähr 1e15 cm-3) umfassen.
  • Bei 410 wird eine Dummy-Gate-Struktur über der einen oder den mehreren epitaxialen Schichten ausgebildet.
  • Bei 412 wird ein LDD (Lightly-Doped Drain)- und/oder Halo-Implantierungsprozess ausgeführt. Der LDD/Halo-Implantierungsprozess arbeitet Dotanden in das Halbleitersubstrat ein.
  • Bei 414 wird eine Dislocation Stress Memorization-Technik (DSMT) ausgeführt, um DSM-Regionen auf gegenüberliegenden Seiten der Dummy-Gate-Struktur zu bilden. In einigen Ausführungsformen können die DSM-Regionen ein gespanntes Gitter haben, das einen kleineren Abstand zwischen Atomen hat als normal (d. h. die Gitterkonstante der DSM-Region ist kleiner als die natürliche Gitterkonstante im nicht-gespannten Zustand). In anderen Ausführungsformen können die DSM-Regionen ein gespanntes Gitter haben, das einen größeren Abstand zwischen Atomen als normal hat.
  • In einigen Ausführungsformen kann die DSMT ausgeführt werden, indem man bei 416 selektiv einen spannungsinduzierenden Dotanden in die eine oder die mehreren epitaxialen Schichten und das darunterliegende Halbleitersubstrat implantiert, um Implantierungsregionen an Positionen zu bilden, die den Source- und Drain-Regionen des Transistorbauelements entsprechen. Eine DSMT-Deckschicht wird bei 418 über den Implantierungsregionen ausgebildet. Ein Hochtemperaturausheilen wird bei 420 ausgeführt. Das Hochtemperaturausheilen veranlasst die DSMT-Deckschicht, ein rekristallisiertes amorphes Material zu bilden, das Stapeldefekte entlang (111)-Ebenen hat. Die Stapeldefekte induzieren eine mechanische Spannung in den Implantierungsregionen, wodurch die DSM-Regionen entstehen. Bei 422 wird die DSMT-Deckschicht entfernt.
  • Bei 424 werden die eine oder die mehreren epitaxialen Schichten und das darunterliegende Halbleitersubstrat selektiv geätzt, um Source- und Drain-Hohlräume zu bilden. Das selektive Ätzen entfernt einen Abschnitt der DSM-Regionen (bei Aktion 414 ausgebildet), so dass eine Bodenfläche der Source- und Drain-Hohlräume an die DSM-Regionen stößt.
  • Bei 426 wird ein epitaxiales Material (zum Beispiel Siliziumphosphat) innerhalb der Source- und Drain-Hohlräume ausgebildet, um eine epitaxiale Source-Region und eine epitaxiale Drain-Region zu bilden. Da das epitaxiale Material auf einem Abschnitt der DSM-Regionen gezüchtet wird, hat das epitaxiale Material aufgrund des gespannten Gitters der DSM-Regionen ein gespanntes Gitter, wodurch bewirkt wird, dass sich die Stapeldefekte des rekristallisierten amorphen Materials entlang (111)-Ebenen zu Positionen innerhalb der epitaxialen Source- und Drain-Regionen erstrecken.
  • Bei 428 wird ein Gate-Ersetzungsprozess ausgeführt, um die Dummy-Gate-Struktur durch eine Gate-Dielektrikumschicht und eine darüberliegende Ersatz-Metall-Gate-Elektrodenschicht zu ersetzen. In verschiedenen Ausführungsformen kann die Dummy-Gate-Struktur durch einen Nassätzprozess und/oder einen Trockenätzprozess entfernt werden. In verschiedenen Ausführungsformen kann die Gate-Dielektrikumschicht eine Zwischenschicht-Gate-Dielektrikumschicht oder eine Gate-Dielektrikumschicht mit hohem k-Wert umfassen, die durch eine Abscheidungstechnik ausgebildet wird.
  • Bei 430 werden ausgesparte Source- und Drain-Kontakte innerhalb der epitaxialen Source- bzw. Drain-Regionen ausgebildet. Die Stapeldefekte können sich zu einer Position erstrecken, die an die ausgesparten Source- und Drain-Kontakte stößt.
  • Die 5-12 veranschaulichen einige Ausführungsformen von Querschnittsansichten eines Halbleitersubstrats, die ein Verfahren zum Ausbilden eines Transistorbauelements mit epitaxialen Source- und Drain-Regionen zeigen, die DSM-Regionen umfassen, die dafür konfiguriert sind, in einer epitaxialen Kanalregion eine mechanische Spannung zu induzieren. Obgleich die 5-12 in Bezug auf ein Verfahren 400 beschrieben werden, versteht es sich, dass die in den 5-12 offenbarten Strukturen nicht auf ein solches Verfahren beschränkt sind.
  • 5 veranschaulicht eine Querschnittsansicht 500 einiger Ausführungsformen eines Halbleitersubstrats, die den Aktionen 402-404 entsprechen.
  • Wie in der Querschnittsansicht 500 gezeigt, wird eine Spannungsschwellen (Vt)/Muldenimplantierung 502 auf dem Halbleitersubstrat 504 ausgeführt. Die Vt/Muldenimplantierung 502 ist dafür konfiguriert, Dotanden 506 in das Halbleitersubstrat 504 einzuarbeiten, um die an einen Transistor angelegte Vt (Schwellenspannung) zu justieren, damit Strom in einer Kanalregion fließen kann. In einigen Ausführungsformen kann die Vt/Muldenimplantierung 502 einen Dotanden vom p-Typ (zum Beispiel Bor) in das Halbleitersubstrat 504 einarbeiten, während in anderen Ausführungsformen die Vt/Muldenimplantierung 502 einen Dotanden vom n-Typ (zum Beispiel Phosphor, Antimon oder Arsen) in das Halbleitersubstrat 504 einarbeiten kann.
  • In einigen Ausführungsformen kann anschließend ein Muldenausheilprozess ausgeführt werden, um die durch die Vt/Muldenimplantierung 502 eingearbeiteten implantierten Dotanden 506 zu aktivieren. Der Muldenausheilungsprozess wird ausgeführt, indem das Halbleitersubstrat 504 einer erhöhten Temperatur (zum Beispiel mindestens 400°C) ausgesetzt wird. Der Muldenausheilungsprozess kann außerdem Kristalldefekte heilen und/oder eine Diffusion und Umverteilung von Dotanden-Störatomen herbeiführen, um die implantierten Dotanden 506 von einer Muldenregion aus tiefer in das Halbleitersubstrat 504 zu treiben.
  • 6 veranschaulicht eine Querschnittsansicht 600 einiger Ausführungsformen eines Halbleitersubstrats, die Aktion 406 entspricht.
  • Wie in der Querschnittsansicht 600 gezeigt, wird das Halbleitersubstrat 504 einem Ätzmittel 602 ausgesetzt, das dafür konfiguriert ist, eine Aussparung 604 innerhalb des Halbleitersubstrats 504 zu bilden (d. h. die Dicke eines Abschnitts des Halbleitersubstrats 504 zu reduzieren). In einigen Ausführungsformen ist das Ätzmittel 602 dafür konfiguriert, eine Dicke teb eines Abschnitts des Halbleitersubstrats 504 zu entfernen, der zum Beispiel zwischen ungefähr 5 nm und ungefähr 30 nm misst. In einigen Ausführungsformen kann das Ätzmittel 602 ein Trockenätzmittel (zum Beispiel einen Ionenbeschuss) und/oder ein Nassätzmittel (zum Beispiel Tetramethylammoniumhydroxid (TMAH), Kaliumhydroxid (KOH) usw.) umfassen.
  • 7 veranschaulicht eine Querschnittsansicht 700 einiger Ausführungsformen eines Halbleitersubstrats, die der Aktion 408 entsprechen.
  • Wie in der Querschnittsansicht 700 gezeigt, wird eine Kohlenstoff-dotierte epitaxiale Schicht 104 (zum Beispiel eine Siliziumcarbid (SiC)-Schicht) epitaxial innerhalb der Aussparung 604 an einer Position gezüchtet, die über dem Halbleitersubstrat 504 liegt. Eine undotierte epitaxiale Schicht 702 (zum Beispiel eine undotierte Siliziumschicht) wird epitaxial innerhalb der Aussparung 604 an einer Position gezüchtet, die über der Kohlenstoff-dotierten epitaxialen Schicht 104 liegt. In einigen Ausführungsformen kann die Kohlenstoff-dotierte epitaxiale Schicht 104 auf eine Dicke im Bereich zwischen ungefähr 2 nm und ungefähr 15 nm gezüchtet werden, und die undotierte epitaxiale Schicht 702 kann auf eine Dicke zwischen ungefähr 5 nm und ungefähr 30 nm gezüchtet werden. In einigen Ausführungsformen kann die Kohlenstoff-dotierte epitaxiale Schicht 104 eine Kohlenstoffkonzentration von ungefähr weniger als 1 % haben. Eine solche Kohlenstoffkonzentration erlaubt es, dass die Kohlenstoff-dotierte epitaxiale Schicht 104 anschließend geätzt werden kann (zum Beispiel in Aktion 422).
  • In einigen Ausführungsformen kann nach dem Ausbilden der Kohlenstoff-dotierten epitaxialen Schicht 104 und der undotierten epitaxialen Schicht 702 anschließend ein Oxidationsprozess ausgeführt werden, um ein dünnes Oxid auf einer Oberseite der undotierten epitaxialen Schicht 702 zu bilden. Der Oxidationsprozess enthält ein Hochtemperaturausheilen, was ein Rückdiffundieren von Dotanden aus der Muldenregion in die Kohlenstoff-dotierte epitaxiale Schicht 104 und die undotierte epitaxiale Schicht 702 verursachen kann. Ein Rückdiffundieren von Dotanden in die undotierte epitaxiale Schicht 702 bewirkt, dass die undotierte Siliziumschicht eine geringfügig dotierte epitaxiale Schicht 106 bildet.
  • 8 veranschaulicht eine Querschnittsansicht 800 einiger Ausführungsformen eines Halbleitersubstrats, die der Aktion 410 entsprechen.
  • Wie in der Querschnittsansicht 800 gezeigt, wird eine Dummy-Gate-Struktur 802 über der geringfügig dotierten epitaxialen Schicht 106 ausgebildet. In einigen Ausführungsformen kann die Dummy-Gate-Struktur 802 eine Polysiliziumschicht umfassen, die mittels einer Abscheidungstechnik (zum Beispiel chemisches Aufdampfen, physikalisches Aufdampfen usw.) auf die geringfügig dotierte epitaxiale Schicht 106 abgeschieden wird. Seitenwand-Abstandshalter 804 können auf den äußeren Seitenwänden der Dummy-Gate-Struktur 802 ausgebildet werden. In einigen Ausführungsformen können die Seitenwand-Abstandshalter 804 durch Abscheiden von Nitrid auf die geringfügig dotierte epitaxiale Schicht 106 und selektives Ätzen des Nitrids zum Bilden der Seitenwand-Abstandshalter 804 ausgebildet werden.
  • 9 veranschaulicht eine Querschnittsansicht 900 einiger Ausführungsformen eines Halbleitersubstrats, die der Aktion 412 entsprechen.
  • Wie in der Querschnittsansicht 900 gezeigt, wird eine LDD- und/oder Halo-Implantierung 902 ausgeführt. Die LDD- und/oder Halo-Implantierung 902 arbeitet Dotanden durch eine Oberseite der geringfügig dotierten epitaxialen Schicht 106 ein. Die LDD-Implantierung ist dafür konfiguriert, LDD-Störstellenregionen 904 und 906 zu bilden, die einen Dotierungstyp aufweisen, der sich von dem der Mulden/Vt-Implantierung unterscheidet. Die Halo-Implantierung ist dafür konfiguriert, Halo-Implantierungsregionen 908 und 910, die einen entgegengesetzten Dotierungstyp zur LDD-Implantierung haben, im Umfangsrand, aber nicht im mittigen Abschnitt einer Kanalregion zu bilden. In einigen Ausführungsformen kann die Halo-Implantierung 902 bei einem Neigungswinkel Φ mit Bezug auf eine Oberseite der geringfügig dotierten epitaxialen Schicht 106 ausgeführt werden. In einigen Ausführungsformen kann der Neigungswinkel Φ 20° oder weniger betragen. Obgleich die Querschnittsansicht 900 die Halo-Implantierung so veranschaulicht, dass sie vor der Ausbildung von Source- und Drain-Regionen (zum Beispiel Regionen 108a und 108b) ausgeführt wird, versteht es sich, dass in alternativen Ausführungsformen die Halo-Implantierung auch nach der Ausbildung der Source- und Drain-Regionen ausgeführt werden kann.
  • 10A-10C veranschaulicht Querschnittsansichten einiger Ausführungsformen eines Halbleitersubstrats, die der Aktion 414 entsprechen.
  • Wie in der Querschnittsansicht 1000 von 10A gezeigt, wird eine Implantierung 1002 ausgeführt, um amorphe Regionen 1004 zu bilden. Die amorphen Regionen 1004 erstrecken sich von einer Oberseite des epitaxialen Stapels 103 zu einer Position innerhalb des Halbleitersubstrats 504 unter dem epitaxialen Stapel 103, so dass eine Höhe der amorphen Regionen 1004 größer ist als eine Höhe des epitaxialen Stapels 103. In einigen Ausführungsformen kann die Implantierung 1002 dafür konfiguriert sein, eine Dotandenspezies zu implantieren, die Germanium umfasst. In einigen Ausführungsformen kann die Implantierung 1002 dafür konfiguriert sein, eine prä-amorphe Niedrigtemperatur-Germanium-Implantierung mit einer Implantierungsdosis von weniger als ungefähr 2e15 zu implantieren. In einigen Ausführungsformen kann die prä-amorphe Niedrigtemperatur-Germanium-Implantierung die Germanium-Dotandenspezies vor der Implantierung 1002 auf eine Temperatur zwischen -50°C und -200°C kühlen.
  • Wie in der Querschnittsansicht 1006 von 10B gezeigt, wird eine DSMT-Deckschicht 1008 (zum Beispiel eine Nitridschicht) über den amorphen Regionen 1004 ausgebildet. Dann wird ein Hochtemperaturausheilen 1010 ausgeführt. Während des Hochtemperaturausheilens 1010 wird das Gitter der amorphen Regionen 1004 rekristallisiert. Das Wachstum des rekristallisierten Gitters erfolgt unter Spannungsbedingungen, die durch die DSMT-Deckschicht 1008 induziert werden, und führt zu rekristallisierten amorphen Regionen 1012. Die rekristallisierten amorphen Regionen 1012 umfassen einen Stapeldefekt 1014 entlang einer (111)-Ebene. Der Stapeldefekt 1014 verzerrt das Gitter der amorphen Regionen 1004, wodurch die Bondlänge beeinflusst wird. Zum Beispiel kann eine kompressive Deckschicht einen Stapeldefekt induzieren, der das Gitter der amorphen Regionen verzerrt, um eine kleinere Bondungslänge zu bilden, was zu Zugspannung führt.
  • Wie in der Querschnittsansicht 1014 von 10C gezeigt, wird die DSMT-Deckschicht 1008 entfernt. Da sich die rekristallisierten Regionen 1012 die durch die DSMT-Deckschicht 1008 induzierte mechanische Spannung merken, behalten die rekristallisierten Regionen 1012 ihre gespannten Gitterkonfigurationen, wenn die DSMT-Deckschicht 1008 entfernt wird.
  • Die 11A-11B veranschaulichen eine Querschnittsansicht 1100 einiger Ausführungsformen eines Halbleitersubstrats, die den Aktionen 424-426 entsprechen.
  • Wie in der Querschnittsansicht 1100 von 11A gezeigt, ist ein Ätzmittel 1102 dafür konfiguriert, selektiv einen Source-Hohlraum 1104a und einen Drain-Hohlraum 1104b zu bilden. Die Source- und Drain-Hohlräume, 1104a und 1104b, erstrecken sich von einer Oberseite des epitaxialen Stapels 103 zu einer Position über der Bodenfläche der rekristallisierten Regionen 1012. Zum Beispiel können sich in einigen Ausführungsformen die Source- und Drain-Hohlräume, 1104a und 1104b, von einer Oberseite des epitaxialen Stapels 103 zu einer Position erstrecken, die mindestens ungefähr 2 nm über der Bodenfläche der rekristallisierten Regionen 1012 liegt.
  • In einigen Ausführungsformen kann das Ätzmittel 1102 einen Mehrschrittätzprozess umfassen. Zum Beispiel kann ein erster Ätzprozess dafür verwendeten werden, Hohlräume zu bilden, die ein U-förmiges Ätzprofil umfassen. In einigen Ausführungsformen kann der erste Ätzprozess ein Trockenätzen, ein Nassätzen, ein Plasmaatzen, ein RIE-Ätzen oder eine Kombination davon umfassen. Ein zweiter, anisotroper Ätzprozess kann anschließend an den Hohlräumen ausgeführt werden. In einigen Ausführungsformen umfasst das anisotrope Ätzen ein Nassätzen, das TMAH als ein Ätzmittel verwendet, das für eine bevorzugte Ätzselektivität in der <100>-Richtung des Si- oder SOI-Substrats konfiguriert ist. Das resultierende Ätzprofil der Source- und Drain-Hohlräume, mit Ausnahme der Bodenfläche, umfasst nach dem anisotropen Ätzen eine (100)-Kristallorientierung.
  • Wie in der Querschnittsansicht 1106 von 11B gezeigt, wird ein spannungsinduzierendes Material epitaxial innerhalb der Source- und Drain-Hohlräume, 1104a und 1104b, abgeschieden, um epitaxiale Source- und Drain-Regionen 108a und 108b zu bilden. In einigen Ausführungsformen kann das spannungsinduzierende Material Siliziumphosphat (SiP) umfassen. In anderen Ausführungsformen kann das spannungsinduzierende Material andere Materialien umfassen (zum Beispiel SiGe oder ein Kohlenstoffhaltiges Material, wie zum Beispiel SiC). Die Stapeldefekte 1108 entlang der (111)-Ebenen erstrecken sich in die epitaxialen Source- und Drain-Regionen, 108a und 108b, um DSM-Regionen 110a und 110b zu bilden, da das spannungsinduzierende Material epitaxial auf den darunterliegenden rekristallisierten Regionen 1012, die aufgrund des DSMT-Prozesses (Aktion 414) gedehnte Gitter haben, gezüchtet wird.
  • 12 veranschaulicht eine Querschnittsansicht 1200 einiger Ausführungsformen eines Halbleitersubstrats, die den Aktionen 428-430 entsprechen.
  • Wie in der Querschnittsansicht 1200 gezeigt, wird ein Gate-Ersetzungsprozess ausgeführt. Der Gate-Ersetzungsprozess entfernt die Dummy-Gate-Struktur 802 und bildet eine Zwischenschicht-Gate-Dielektrikumschicht oder eine Gate-Dielektrikumschicht mit hohem k-Wert 1202 an einer Position, die die Dummy-Gate-Struktur 802 ersetzt (d. h. zwischen Seitenwand-Abstandshaltern 804), mittels einer Abscheidungstechnik (zum Beispiel chemisches Aufdampfen, physikalisches Aufdampfen usw.). Eine Ersatz-Metall-Gate-Elektrodenschicht 1204 wird über der Gate-Dielektrikumschicht 1202 mittels einer Abscheidungstechnik abgeschieden. In einigen Ausführungsformen kann die Ersatz-Metall-Gate-Elektrodenschicht 1204 zum Beispiel Aluminium umfassen.
  • Ausgesparte Source- und Drain-Kontakte 112a und 112b werden innerhalb der epitaxialen Source- bzw. Drain-Regionen 108a und 108b ausgebildet. Die ausgesparten Source- und Drain-Kontakte, 112a und 112b, können durch selektives Ätzen der epitaxialen Source- und Drain-Regionen 108a und 108b und anschließendes Abscheiden eines Kontaktmaterials mittels einer Abscheidungstechnik ausgebildet werden. In einigen Ausführungsformen können die ausgesparten Source- und Drain-Kontakte, 112a und 112b, Nickel umfassen. In einigen Ausführungsformen wird durch Ätzen der epitaxialen Source- und Drain-Regionen, 108a und 108b, zum Bilden der ausgesparten Source- und Drain-Kontakte, 112a und 112b, eine Sektion der DSM-Regionen, 110a und 110b, entfernt. Zum Beispiel können in einigen Ausführungsformen Oberseiten der DSM-Regionen, 110a und 110b, ein Loch oder eine Aussparung aufweisen, das bzw. die die ausgesparten Source- und Drain-Kontakte 112a und 112b umfasst.
  • Darum betrifft die vorliegende Offenbarung ein Transistorbauelement mit epitaxialen Source- und Drain-Regionen, die Dislocation Stress Memorization (DSM)-Regionen umfassen, die dafür konfiguriert sind, in einer epitaxialen Kanalregion eine mechanische Spannung zu induzieren, sowie ein zugehöriges Herstellungsverfahren.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung Transistorbauelemente mit einem epitaxialen Stapel, der über einem Halbleitersubstrat angeordnet ist, und einer Gate-Struktur, die über dem epitaxialen Stapel angeordnet ist. Eine Kanalregion erstreckt sich unter der Gate-Struktur zwischen einer epitaxialen Source-Region und einer epitaxialen Drain-Region, die innerhalb des epitaxialen Stapels und des Halbleitersubstrats auf gegenüberliegenden Seiten der Gate-Struktur angeordnet sind. Die erste und die zweite DSM-Region, die ein gespanntes Gitter aufweisen, das dafür konfiguriert ist, innerhalb der Kanalregion eine mechanische Spannung zu erzeugen, erstrecken sich von unterhalb der epitaxialen Source-Region zu einer ersten Position innerhalb der epitaxialen Source-Region bzw. von unterhalb der epitaxialen Drain-Region zu einer zweiten Position innerhalb der epitaxialen Drain-Region.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Transistorbauelement, das einen epitaxialen Stapel umfasst, der eine epitaxiale Silizium-Kohlenstoff-Schicht, die über einem Halbleitersubstrat angeordnet ist, und eine geringfügig dotierte epitaxiale Siliziumschicht, die über der Silizium-Kohlenstoff-Schicht angeordnet ist, aufweist. Das Transistorbauelement umfasst des Weiteren eine Gate-Struktur, die über der geringfügig dotierten epitaxialen Siliziumschicht angeordnet ist, und eine Kanalregion, die sich unter der Gate-Struktur zwischen einer epitaxialen Source-Region und einer epitaxialen Drain-Region erstreckt, die innerhalb des epitaxialen Stapels und des Halbleitersubstrats auf gegenüberliegenden Seiten der Gate-Struktur angeordnet sind. Das Transistorbauelement enthält des Weiteren eine erste und eine zweite Dislocation Stress Memorization (DSM)-Region, die Material der epitaxialen Source- und Drain-Regionen und des Halbleitersubstrats umfassen, das ein gespanntes Gitter aufweist, das dafür konfiguriert ist, innerhalb der Kanalregion eine mechanische Spannung zu erzeugen. Die erste und die zweite DSM-Region erstrecken sich von unterhalb der epitaxialen Source-Region zu einer ersten Position innerhalb der epitaxialen Source-Region bzw. von unterhalb der epitaxialen Drain-Region zu einer zweiten Position innerhalb der epitaxialen Drain-Region.
  • In weiteren Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden eines Transistorbauelements. Das Verfahren umfasst ein selektives Ätzen eines Halbleitersubstrats, um eine Aussparung entlang einer Oberseite des Halbleitersubstrats zu bilden, und das Ausführen eines epitaxialen Wachstumsprozesses, um einen epitaxialen Stapel mit einer oder mehreren epitaxialen Schichten innerhalb der Aussparung zu bilden. Das Verfahren umfasst des Weiteren das Durchführen einer Dislocation Stress Memorization-Technik (DSMT), um die erste und die zweite Dislocation Stress Memorization (DSM)-Region mit gespannten Gittern zu bilden. Das Verfahren umfasst des Weiteren das Ausbilden einer Source-Region innerhalb des epitaxialen Stapels und des Halbleitersubstrats an einer ersten Position, die an die erste DSM-Region stößt, und einer Drain-Region innerhalb des epitaxialen Stapels und des Halbleitersubstrats an einer zweiten Position, die an die zweite DSM-Region stößt. Die erste DSM-Region erstreckt sich von unterhalb der epitaxialen Source-Region zu einer ersten Position innerhalb der epitaxialen Source-Region, und die zweite DSM-Region erstreckt sich von unterhalb der epitaxialen Drain-Region zu einer zweiten Position innerhalb der epitaxialen Drain-Region.

Claims (15)

  1. Transistorbauelement (100), das Folgendes umfasst: einen epitaxialen Stapel (103), der über einem Halbleitersubstrat (102) angeordnet ist; eine Gate-Struktur (114), die über dem epitaxialen Stapel (103) angeordnet ist; eine Kanalregion (109), die sich unter der Gate-Struktur (114) zwischen einer epitaxialen Source-Region (108a) und einer epitaxialen Drain-Region (108b) erstreckt, die innerhalb des epitaxialen Stapels (103) und des Halbleitersubstrats (102) auf gegenüberliegenden Seiten der Gate-Struktur (114) angeordnet sind; und eine erste und eine zweite Dislocation Stress Memorization (DSM)-Region (110a, 110b), die gespannte Gitter umfassen, die dafür konfiguriert sind, innerhalb der Kanalregion (109) eine mechanische Spannung zu erzeugen, und die sich jeweils von unterhalb der epitaxialen Source-Region (108a) zu einer ersten Position innerhalb der epitaxialen Source-Region (108a) und von unterhalb der epitaxialen Drain-Region (108b) zu einer zweiten Position innerhalb der epitaxialen Drain-Region (108b) erstrecken.
  2. Transistorbauelement nach Anspruch 1, wobei eine Höhe (204) des epitaxialen Stapels (103) kleiner ist als eine Höhe (206) der Dislocation Stress Memorization (DSM)-Regionen (110a, 110b).
  3. Transistorbauelement nach Anspruch 1 oder 2, wobei die erste und die zweite DSM-Region (110a, 110b) seitlich von der Gate-Struktur (114) getrennt sind.
  4. Transistorbauelement nach Anspruch 3, wobei die erste und die zweite DSM-Region (110a, 110b) seitlich von der Gate-Struktur (114) um einen Abstand von weniger als ungefähr 10 nm getrennt sind.
  5. Transistorbauelement nach einem der vorangehenden Ansprüche, das des Weiteren Folgendes umfasst: einen ausgesparten Source-Kontakt (112a), der sich von einer Oberseite der epitaxialen Source-Region (108a) zu einer Position innerhalb der ersten DSM-Region (110a) erstreckt; und einen ausgesparten Drain-Kontakt (108b), der sich von einer Oberseite der epitaxialen Drain-Region (108b) zu einer Position innerhalb der zweiten DSM-Region (110b) erstreckt.
  6. Transistorbauelement nach einem der vorangehenden Ansprüche, wobei sich die erste und die zweite DSM-Region (110a, 110b) jeweils auf eine Distanz von ungefähr 2 nm unter der epitaxialen Source-Region (108a) und der epitaxialen Drain-Region (108b) erstrecken.
  7. Transistorbauelement nach einem der vorangehenden Ansprüche, wobei die epitaxiale Source-Region (108a) und die epitaxiale Drain-Region (108b) Siliziumphosphat (SiP) umfassen.
  8. Transistorbauelement nach einem der vorangehenden Ansprüche, wobei der epitaxiale Stapel (103) Folgendes umfasst: eine epitaxiale Silizium-Kohlenstoff-Schicht (104), die über dem Halbleitersubstrat (102) angeordnet ist; und eine geringfügig dotierte epitaxiale Siliziumschicht (106), die über der Silizium-Kohlenstoff-Schicht (104) angeordnet ist.
  9. Transistorbauelement nach Anspruch 8, wobei die epitaxiale Silizium-Kohlenstoff-Schicht (104) einen Kohlenstoffgehalt von ungefähr 1 % hat.
  10. Transistorbauelementnach Anspruch 8 oder 9, wobei die Gate-Struktur (114) über der geringfügig dotierten epitaxialen Siliziumschicht (106) angeordnet ist.
  11. Verfahren zum Ausbilden eines Transistorbauelements, das Folgendes umfasst: selektives Ätzen eines Halbleitersubstrats (504), um eine Aussparung (604) entlang einer Oberseite des Halbleitersubstrats zu bilden; Durchführen eines epitaxialen Wachstumsprozesses, um einen epitaxialen Stapel (103) mit einer oder mehreren epitaxialen Schichten innerhalb der Aussparung (604) zu bilden; Durchführen einer Dislocation Stress Memorization-Technik (DSMT), um eine erste und eine zweite Dislocation Stress Memorization (DSM)-Region (110a, 110b) mit gespannten Gittern zu bilden; und Ausbilden einer Source-Region (108a) innerhalb des epitaxialen Stapels (103) und des Halbleitersubstrats (504) an einer ersten Position, die an die erste DSM-Region (110a) stößt, und einer Drain-Region (108b) innerhalb des epitaxialen Stapels (103) und des Halbleitersubstrats (504) an einer zweiten Position, die an die zweite DSM-Region (110b) stößt; wobei sich die erste DSM-Region (110a) von unterhalb der epitaxialen Source-Region (108a) zu einer ersten Position innerhalb der epitaxialen Source-Region (108a) erstreckt, und wobei sich die zweite DSM-Region (110b) von unterhalb der epitaxialen Drain-Region (108b) zu einer zweiten Position innerhalb der epitaxialen Drain-Region (108b) erstreckt.
  12. Verfahren nach Anspruch 11, wobei das Ausführen der DSMT Folgendes umfasst: selektives Implantieren eines spannungsinduzierenden Dotanden in die eine oder die mehreren epitaxialen Schichten (103) und das Halbleitersubstrat (504), um amorphe Regionen (1004) zu bilden; Ausbilden einer DSMT-Deckschicht (1008) über den amorphen Regionen (1004); Durchführen eines Hochtemperaturausheilens (1010), wobei die DSMT-Deckschicht (1008) eine mechanische Spannung in Gegenwart des Hochtemperaturausheilens induziert, die das Gitter der amorphen Regionen (1004) veranlasst, sich zu rekristallisieren; und Entfernen der DSMT-Deckschicht (1008).
  13. Verfahren nach Anspruch 10 oder 11, wobei das Ausbilden der Source- und Drain-Regionen Folgendes umfasst: selektives Ätzen der einen oder der mehreren epitaxialen Schichten (103) und des Halbleitersubstrat (504), um Source- und Drain-Hohlräume (1104a, 1104b) zu bilden, die an die erste und die zweite DSM-Region (1012) stoßen; und Abscheiden eines epitaxialen Materials innerhalb der Source- und Drain-Hohlräume (1104a, 1104b).
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei eine Höhe des epitaxialen Stapels (103) kleiner ist als eine Höhe der ersten und der zweiten DSM-Region (110a, 110b).
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei der epitaxiale Stapel (103) Folgendes umfasst: einen epitaxiale Silizium-Kohlenstoff-Schicht (104) mit einem Kohlenstoffgehalt von ungefähr 1 %, die über dem Halbleitersubstrat (504) angeordnet ist; und eine geringfügig dotierte epitaxiale Siliziumschicht (106), die über der Silizium-Kohlenstoff-Schicht (104) angeordnet ist.
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