KR101656148B1 - 에피택셜 채널 소자에 대한 전위 응력 기억 기법을 포함하는 트랜지스터 소자 및 그 제조방법 - Google Patents

에피택셜 채널 소자에 대한 전위 응력 기억 기법을 포함하는 트랜지스터 소자 및 그 제조방법 Download PDF

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이-밍 슈
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Abstract

본 개시는 에피택셜 채널 영역에 응력(stress)을 제공하는 전위 응력 기억(dislocation stress memorization, DSM) 영역을 갖는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자, 및 연관된 형성 방법에 관한 것이다. 트랜지스터 소자는 반도체 기판 위에 배치되는 에피택셜 스택(epitaxial stack), 및 에피택셜 스택 위에 배치되는 게이트 구조를 갖는다. 채널 영역(channel region)은 게이트 구조의 양측에 위치하는 에피택셜 소스 및 드레인 영역 사이에서 게이트 구조의 아래쪽으로 연장된다. 제1 및 제2 전위 응력 기억(DSM) 영역은 채널 영역 내에 응력을 발생시키는 응력 격자(stressed lattice)를 갖는다. 제1 및 제2 DSM 영역은 각각 에피택셜 소스 영역의 아래쪽에서부터 에피택셜 소스 영역 내의 제1 위치(first location)에까지 그리고 에피택셜 드레인 영역의 아래쪽에서부터 에피택셜 드레인 영역 내의 제2 위치(second location)에까지 이른다. 제1 및 제2 DSM 영역을 이용하여 채널 영역에 응력을 가함으로써, 소자 성능이 향상된다.

Description

에피택셜 채널 소자에 대한 전위 응력 기억 기법{DISLOCATION STRESS MEMORIZATION TECHNIQUE (DSMT) ON EPITAXIAL CHANNEL DEVICES}
현재의 집적 회로는 수백만 또는 수십억 개의 트랜지스터 소자들을 포함한다. 트랜지스터 소자들은 턴온(turn on)시 전하 캐리어(예를 들면, 전자)이 흐르도록 하고 턴오프(turn off)시 전하 캐리어가 흐르지 못하도록 하는 스위치로서 작동한다. 트랜지스터의 성능은 이 트랜지스터를 제조하는 물질의 전하 캐리어 이동도(charge carrier mobility)에 영향을 받는다. 전하 캐리어 이동도는 전하 캐리어가 전기장의 존재 하에서 얼마나 빨리 물질을 통과하여 이동하는가의 척도이다. 전하 캐리어 이동도가 상승하면, 고정된 전압에서 더 빠른 트랜지스터 스위칭 속도를, 또는 동일한 스위칭 속도에 대해 더 낮은 전압을 제공할 수 있다.
최근, 변형 공학(strain engineering)은, 널리 이용되는, 트랜지스터 소자의 성능을 향상시키는 방법이 되었다. 변형 공학은 트랜지스터 소자의 채널 영역(channel region) 상으로 및/또는 소스(source) 및 드레인(drain) 영역 상으로 압력을 유도한다. 이 압력은 영역(들)의 결정 격자(crystalline lattice)를 신장시켜 원자들 간의 거리가 그들의 정상적인 원자간 거리(interatomic distance)를 초과하도록 한다. 상기 결정 격자를 신장시킴으로써, 변형 공학은 전하 캐리어 이동도를 상승시키고 이에 의해 소자 성능을 향상시킨다.
본 개시의 측면들은 첨부 도면과 함께 읽을 경우 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행(standard practice)에 따라, 다양한 특징부들이 일정한 축척으로 도시되어 있지 않다는 것을 주지해야 할 것이다. 사실상, 다양한 특징부들의 치수들은 설명의 명확성을 위해 임의적으로 증가 또는 축소될 수 있다.
도 1은 에피택셜 채널 영역에 응력(stress)을 제공하도록 구성된 전위 응력 기억(dislocation stress memorization, DSM) 영역을 포함하는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자의 일부 실시예들을 도시하고 있다.
도 2는 에피택셜 채널 영역에 응력을 제공하도록 구성된 DSM 영역을 포함하는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자의 일부 추가적인 실시예들을 도시하고 있다.
도 3은 에피택셜 채널 영역에 응력을 제공하도록 구성된 DSM 영역을 포함하는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자를 형성하는 방법의 일부 실시예들의 흐름도를 도시하고 있다.
도 4는 에피택셜 채널 영역에 응력을 제공하도록 구성된 DSM 영역을 포함하는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자를 형성하는 방법의 일부 추가적인 실시예들의 흐름도를 도시하고 있다.
도 5 내지 도 12는 에피택셜 채널 영역에 응력을 제공하도록 구성된 DSM 영역을 포함하는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자를 형성하는 방법을 보여주는 일부 실시예들의 반도체 기판의 단면도들을 도시하고 있다.
다음의 개시는 제공되는 주제의 상이한 특징부들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배치들의 구체적인 예들은 하기에서 본 개시를 단순화하기 위해 설명된다. 이들은, 물론, 단지 예들일 뿐이며 제한하고자 한 것이 아니다. 예를 들면, 하기의 설명에서 제2 특징부 위쪽에 또는 위에(over or on) 제1 특징부의 형성은 상기 제1 및 제2 특징부들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 상기 제1 및 제2 특징부들 사이에 추가적인 특징부들이 형성되어 상기 제1 및 제2 특징부들이 직접 접촉하지 않을 수 있는 실시예들도 포함할 수 있다. 또한, 본 개시는 상기 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순성 및 명확성을 위한 것이며 그 자체로 설명하는 상기 다양한 실시예들 및/또는 구성들 간의 관계를 말하는 것은 아니다.
또한, "아래에(beneath)", "아래쪽에(below)", "하부의(lower)", "위쪽에(above)", 및 "상부의(upper)" 등과 같은, 공간 관련 용어들은 본 명세서에서, 도면들에 도시된 바와 같은, 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명함에 있어 설명의 용이성을 위해 사용될 수 있다. 상기 공간 관련 용어들은, 상기 도면들에 묘사된 방향에 부가하여, 사용 또는 작동 중인 장치(device)의 상이한 방향들을 포괄하고자 한 것이다. 상기 장치(apparatus)는 다른 방향을 향할 수 있으며(90도 회전되거나 또는 다른 방향들을 향할 수 있음), 본 명세서에서 사용되는 상기 공간 관련 서술어들은 이에 따라 마찬가지로 해석될 수 있다.
과거 수십년에 걸쳐, 반도체 산업은, 트랜지스터 소자 크기의 꾸준한 감소 및 트랜지스터 소자 성능의 끊임없는 개선을 가능하게 해온, 제조 기술에 있어서의 부단한 진보를 이루어 왔다. 그러나, 최근, 스케일링(scaling)이 물질들의 물리적 한계에 도달하기 시작함에 따라, 스케일링은 트랜지스터 소자들에 많은 문제들을 야기시키기 시작했다. 예를 들면, 트랜지스터 게이트 길이가 계속해서 감소할수록, 트랜지스터 문턱 전압(threshold voltage)의 국부적 및 전체적 편차는 더 악화되었다. 예를 들면, 집적 칩(integrated chip)의 제조시, 트랜지스터 소자들의 구조적 특징부들을 형성하기 위해 복수의 별개 가공 작업들(processing operations)이 이용된다. 그러한 가공 작업들은 도펀트 불순물들(dopant impurities)을, 트랜지스터 소자들의 상기 문턱 전압들의 편차 및 이에 따른 성능 저하를 야기시킬 수 있는, 트랜지스터 채널로 도입할 수 있다. 나아가, 트랜지스터 소자들의 단채널(short-channel) 제어를 향상시키기 위해, 포켓 주입(pocket implantation)에 이용되는 도즈(dose)를 증가시키는 것은 그러한 문턱 전압 편차를 악화시킨다.
따라서, 본 개시는, (트랜지스터 소자들의 단채널 제어를 포함하여) 트랜지스터 소자 성능을 향상시키기 위해, 에피택셜 채널 영역에 응력(stress)을 제공하도록 구성되는 전위 응력 기억(dislocation stress memorization, DSM) 영역을 포함하는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자, 및 연관된 형성 방법에 관한 것이다. 트랜지스터 소자는 반도체 기판 상에 배치되는 에피택셜 스택(epitaxial stack), 및 이 에피택셜 스택 상에 배치되는 게이트 구조(gate structure)를 포함한다. 에피택셜 소스 영역 및 에피택셜 드레인 영역은 게이트 구조의 양측(opposing sides)에서 에피택셜 스택 및 반도체 기판 내에 배치된다. 채널 영역은 에피택셜 소스 및 드레인 영역 사이에서 게이트 구조의 아래쪽으로 연장된다. 제1 및 제2 전위 응력 기억(DSM) 영역은 각각 에피택셜 소스 영역의 아래쪽에서부터 에피택셜 소스 영역 내의 제1 위치(first location)에까지 그리고 에피택셜 드레인 영역의 아래쪽에서부터 에피택셜 드레인 영역 내의 제2 위치(second location)에까지 이른다. 제1 및 제2 DSM 영역은 에피택셜 소스 및 드레인 영역의 물질 및 반도체 기판을 포함하며, 소자 성능을 향상시키기 위해, 채널 영역 내에 응력을 발생시키도록 구성되는 응력 격자(stressed lattice)를 갖는다.
도 1은 에피택셜 채널 영역에 응력을 제공하도록 구성된 전위 응력 기억(DSM) 영역을 포함하는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자(100)의 일부 실시예들을 도시한다.
트랜지스터 소자(100)는 반도체 기판(102)(예를 들면, 실리콘(silicon) 기판)을 포함한다. 하나 이상의 에피택셜층을 갖는 에피택셜 스택(103)은 반도체 기판(102) 위에 배치된다. 일부 실시예들에서, 에피택셜 스택(103)은 반도체 기판(102) 위에 배치되는 탄소 도핑된 에피택셜층(carbon doped epitaxial layer, 104) 및 탄소 도핑된 에피택셜층(104) 위에 배치되는 저농도 도핑된(lightly-doped) 에피택셜층(106)(예를 들면, 도핑없이 성장하였지만, 반도체 기판(102)으로부터 도펀트의 역확산(back diffusion)으로 인해 낮은 도핑 농도를 갖는 에피택셜층)을 포함한다. 게이트 구조(114)는 저농도 도핑된 에피택셜층(106) 위에 배치된다.
에피택셜 소스 영역(108a) 및 에피택셜 드레인 영역(108b)은 게이트 구조(114)의 양측에서 에피택셜 스택(103) 및 반도체 기판(102) 내에 배치된다. 에피택셜 소스 및 드레인 영역(108a 및 108b)은 에피택셜층의 제2 도핑 유형(p-형)과는 상이한 제1 도핑 유형(예를 들면, NMOS 트랜지스터에 대해 n-형 도핑)을 포함할 수 있다. 채널 영역(109)은 트랜지스터 소자(100)의 에피택셜 스택(103) 내에서 에피택셜 소스 영역(108a)과 에피택셜 드레인 영역(108b) 사이에 걸쳐 있다. 일부 실시예들에서, 에피택셜 소스 및 드레인 영역(108a 및 108b)은, 응력 유도 물질(stress-inducing material)로 채워진, 다이아몬드 형상 또는 V자 형상을 갖는 오목부(recess)를 포함할 수 있다. 일부 실시예들에서, 응력 유도 물질은 (예를 들면, n-채널 MOSFET 채널 이동도 향상을 위해) 실리콘 포스페이트(silicon phosphate, SiP)를 포함할 수 있다. 다른 실시예들에서, 변형(strain) 유도 물질은, 실리콘 게르마늄(silicon germanium, SiGe), 실리콘 카바이드(silicon carbide, SiC) 등과 같은, 다른 물질들을 포함할 수 있다.
제1 전위 응력 기억(DSM) 영역(110a) 및 제2 DSM 영역(110b)은 게이트 구조(114)의 양측에 배치된다. 제1 및 제2 DSM 영역(110a 및 110b)은 재결정화 비정질 물질(re-crystallized amorphous material)을 포함한다. 제1 및 제2 DSM 영역(110a 및 110b)의 재결정화 비정질 물질은 (111)면을 따라 적층 결함(stacking defect, 111a 및 111b)을 포함한다. 전자 현미경검사법(예를 들면, TEM)으로 검출될 수 있는, 적층 결함(111a 및 111b)은 제1 및 제2 DSM 영역(110a 및 110b) 내에서 상기 격자의 결합 길이(bond length)를 왜곡시킨다. 예를 들면, 적층 결함(111a 및 111b)은 제1 및 제2 DSM 영역(110a 및 110b)이 정상적인 경우보다 더 작은 원자간 거리를 갖는 응력 격자(stressed lattice)를 갖도록 할 수 있다.
제1 및 제2 DSM 영역(110a 및 110b)의 응력 격자는 채널 영역(109)에 응력을 유도하도록 구성되며, 이에전하 캐리어 이동도가 상승하고 트랜지스터 소자(100)의 단채널(short channel) 효과가 향상한다. 제1 및 제2 DSM 영역(110a 및 110b)은 또한 에피택셜 소스 및 드레인 영역(108a 및 108b)의 일부 및 그 하부의 반도체 기판(102)의 일부에 응력을 가한다(즉, 제1 및 제2 DSM 영역(110a 및 110b)은 변형된(즉, 재결정화된) 격자를 갖는 반도체 기판 물질 및 변형된 격자를 갖는 소스/드레인 물질을 포함한다). 일부 실시예들에서, 에피택셜 소스 및 드레인 영역(108a 및 108b)의 하부에 있는, 반도체 기판(102)의 응력 부분은, 예를 들면, 게르마늄(germanium)과 같은 응력 유도 도펀트를 포함할 수 있다. 일부 실시예들에서, 제1 DSM 영역(110a)은 에피택셜 소스 영역(108a)의 아래쪽 위치에서부터 에피택셜 소스 영역(108a)의 상면을 따라 위치한 오목한(recessed) 소스 컨택(source contact, 112a)에까지 이를 수 있다. 마찬가지로, 제2 DSM 영역(110b)은 에피택셜 드레인 영역(108b)의 아래쪽 위치에서부터 에피택셜 드레인 영역(108b)의 상면을 따라 위치한 오목한 드레인 컨택(drain contact, 112b)에까지 이를 수 있다.
도 2는 에피택셜 채널 영역에 응력을 제공하도록 구성된 DSM 영역을 포함하는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자(200)의 일부 추가적인 실시예들을 도시하고 있다.
트랜지스터 소자(200)는 반도체 기판(102) 위에 배치된 탄소 도핑된 에피택셜층(104) 및 이 탄소 도핑된 에피택 층(104) 위에 배치된 저농도 도핑된 에피택셜층(106)을 포함한다. 탄소 도핑된 에피택셜층(104)은 반도체 기판(102)으로부터의 도펀트 역확산을 완화시킴으로써 트랜지스터 소자(200)의 성능을 증대시키고(예를 들면, 상기 소자 내의 국지적 및 전체적 문턱 전압 및 구동 전류 편차를 개선시켜) 이로써 트랜지스터 소자(200)의 채널 영역의 가파른(steep) 역행성 도핑 농도 프로파일(retrograde doping concentration profile)을 생성하도록 구성된다. 일부 실시예들에서, 탄소 도핑된 에피택셜층(104)은 1% 미만의 탄소 도핑 농도를 가질 수 있다. 일부 실시예들에서, 역행성 도핑 농도 프로파일은 저농도 도핑된 에피택셜층(106)과 게이트 구조(114) 사이의 계면에서 1e18 ㎝-3 미만의 도핑 농도를 제공할 수 있다.
제1 및 제2 DSM 영역(110a 및 110b)은 각각 수직 방향을 따라 에피택셜 소스 및 드레인 영역(108a 및 108b)의 아래쪽 위치에서부터 에피택셜 소스 및 드레인 영역(108a 및 108b)의 상면을 따라 위치한 오목한 소스 및 드레인 컨택(112a 및 112b)에까지 이른다. 일부 실시예들에서, 오목한 소스 및 드레인 컨택(112a 및 112b)은 니켈(nickel)을 포함할 수 있다. 일부 실시예들에서, DSM 영역(110a 및 110b)의 상면(top surface)은 오목한 소스 및 드레인 컨택(112a 및 112b)을 포함하는 디봇(divot) 또는 오목부(recess)를 가질 수 있다. 일부 실시예들에서, 제1 및 제2 DSM 영역(110a 및 110b)은 각각 에피택셜 소스 및 드레인 영역(108a 및 108b)의 아래쪽으로 거리(202)에 위치한 하면(bottom surface)을 가질 수 있다. 예를 들면, 제1 및 제2 DSM 영역(110a 및 110b)은 에피택셜 소스 및 드레인 영역(108a 및 108b)의 아래쪽으로 약 2 ㎚ 이상의 거리(202)에까지 이를 수 있다. 일부 실시예들에서, 에피택셜 스택(103)의 높이(204)는 제1 및 제2 DSM 영역(110a 및 110b)의 높이(206) 미만이다.
제1 및 제2 DSM 영역(110a 및 110b)은 횡방향을 따라 에피택셜 소스 및 드레인 영역(108a 및 108b) 내의 제1 지점(first position)에서부터 에피택셜 영역(108a 및 108b) 내의 제2 지점(second position)에까지 이른다. 일부 실시예들에서, 제1 및 제2 지점은 DSM 영역(110a 및 110b)이 에피택셜 소스 및 드레인 영역(108a 및 108b)보다 더 작은 폭을 갖도록 선택된다. 일부 실시예들에서, 제1 및 제2 DSM 영역(110a 및 110b)은 채널 영역에 대한 응력을 증대시키도록, 게이트 구조(112)로부터 횡방향으로 비교적 작은 거리(208)만큼 분리되어 있을 수 있다. 예를 들면, 제1 또는 제2 DSM 영역(110a 또는 110b)은 게이트 구조로부터 약 10 ㎚ 미만의 거리(208)만큼 분리되어 있을 수 있다.
일부 실시예들에서, 게이트 구조(114)는 적층된 게이트 유전체층(gate dielectric layer, 210) 및 게이트 전극층(gate electrode layer, 212)을 포함할 수 있다. 게이트 유전체층(210)(예를 들면, 이산화 규소(silicon dioxide)층, 고-k(high-k) 유전체층 등)은 저농도 도핑된 에피택셜층(106) 상에 배치된다. 게이트 전극층(212)(예를 들면, 폴리실리콘(poly-silicon)층, 대체(replacement) 금속 게이트층 등)은 게이트 유전체층(210) 상에 배치된다. 일부 실시예들에서, 게이트 유전체층(210) 및 게이트 전극층(212)은 측면에 측벽 스페이서(sidewall spacer, 214)가 배치될 수 있다. 일부 실시예들에서, 측벽 스페이서(214)는 질화물(nitride) 스페이서를 포함할 수 있다.
도 3은 에피택셜 채널 영역에 응력을 제공하도록 구성된 DSM 영역을 포함하는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자를 형성하는 방법(300)의 일부 실시예들의 흐름도를 도시하고 있다.
단계 302에서, 반도체 기판이 제공된다. 반도체 기판은 제1 도핑 유형(예를 들면, n-형 도핑 또는 p-형 도핑)을 갖는 진성으로 도핑된(intrinsically doped) 반도체 기판을 포함할 수 있다.
단계 304에서, 반도체 기판 내에 오목부를 형성하기 위해 반도체 기판이 선택적으로 에칭된다.
단계 306에서, 오목부 내에 에피택셜 스택을 형성하기 위해 에피택셜 성장(epitaxial growth) 공정이 수행된다. 일부 실시예들에서, 에피택셜 스택은 탄소 도핑된 에피택셜층(예를 들면, SiC) 및 비도핑된(un-doped) 에피택셜층(예를 들면, 실리콘(silicon))을 포함할 수 있다. 탄소 도핑된 에피택셜층은 오목부의 하면 상에 에피택셜하게 성장할 수 있으며, 비도핑된 에피택셜층은 탄소 도핑된 에피택셜층 상에 에피택셜하게 성장할 수 있다. 탄소 도핑된 에피택셜층은, 문턱 전압 및 구동 전류 편차를 향상시키는 비교적 낮은 표면 도펀트 농도(예를 들면, 1e18 ㎝-3 미만)를 초래하는 채널 영역 내에 가파른 역행성 도핑 프로파일을 형성하기 위해, 반도체 기판으로부터 도펀트가 역확산되는 것을 완화하도록 구성된다.
단계 308에서, 트랜지스터 소자의 소스 및 드레인 영역에 상응하는 지점에서 에피택셜 스택 및 반도체 기판 내에 전위 응력 기억(DSM) 영역을 형성하기 위해, 전위 응력 기억 기법(dislocation stress memorization technique, DSMT)이 수행된다. 일부 실시예들에서, DSM 영역은 정상적인 경우보다 더 작은 원자간 거리를 갖는 응력 격자를 가질 수 있다(즉, DSM 영역의 격자 상수(lattice constant)는 응력을 받고 있지 않은 자연적인 격자 상수보다 더 작다). 다른 실시예들에서, DSM 영역은 정상적인 경우보다 더 큰 원자간 거리를 갖는 응력 격자를 가질 수 있다.
단계 310에서, 소스 및 드레인 영역이 DSM 영역의 일부와 인접한 지점에서 반도체 기판 내에 형성된다. 일부 실시예들에서, 소스 및 드레인 영역은 에피택셜 소스 및 드레인 영역을 포함한다. 그러한 실시예들에서, 단계 312에서, 에피택셜 소스 및 드레인 영역은 반도체 기판을 선택적으로 에칭함으로써 형성되어 DSM 영역의 일부에 인접하는 소스 및 드레인 캐비티를 형성할 수 있다. 일부 실시예들에서, 캐비티는 DSM 영역의 일부를 포함할 수 있다. 그 다음에 단계 314에서, 에피택셜 물질이 소스 및 드레인 캐비티 내에서 DSM 영역의 일부 위에 적층된다. 에피택셜 물질이 DSM 영역의 일부 위에서 성장하므로, 에피택셜 물질은 DSM 영역의 응력 격자로 인해 응력 격자를 가지게 될 것이고, 이로써 DSM 영역이 반도체 기판으로부터 에피택셜 소스 및 드레인 영역으로 확장되게 된다.
도 4는 에피택셜 채널 영역에 응력을 제공하도록 구성된 DSM 영역을 포함하는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자를 형성하는 방법(400)의 일부 추가적인 실시예들의 흐름도를 도시하고 있다.
개시된 방법들(예를 들면, 방법들(300 및 400))은 일련의 행위(act) 또는 사건(event)으로서 이하에서 예시 및 설명하고 있지만, 그러한 행위 또는 사건의 예시 순서는 제한적인 의미로 해석되어서는 안 된다는 것을 이해할 것이다. 예를 들면, 일부 행위는 상이한 순서로, 및/또는 본 명세서에 예시 및/또는 설명한 것들 외에 다른 행위 또는 사건과 동시에 일어날 수 있다. 또한, 본 명세서에서 설명의 하나 이상의 측면 또는 실시예들을 구현하기 위해 도시된 모든 행위가 필요한 것은 아닐 수 있다. 나아가, 본 명세서에 나타낸 행위 중 하나 이상은 하나 이상의 별개의 행위 및/또는 단계로 수행될 수 있다.
단계 402에서, 반도체 기판이 제공된다. 다양한 실시예들에서, 반도체 기판은 반도체 웨이퍼 및/또는 반도체 웨이퍼 상의 하나 이상의 다이(die)와 같은 임의의 유형의 반도체 몸체(body)(예를 들면, 실리콘, 실리콘-게르마늄, 실리콘-온-인슐레이터(silicon-on-insulator)) 뿐만 아니라, 이와 연관된 임의의 다른 유형의 반도체 및/또는 에피택셜층을 포함할 수 있다.
단계 404에서, 웰/Vt 주입(well/Vt implantation) 공정이 반도체 기판 내부로 도펀트를 도입하기 위해 수행된다. 일부 실시예들에서, 웰/Vt 주입 공정에 의해 도입된 도펀트를 활성화시키기 위해, 웰/Vt 주입 공정 후에 반도체 기판에 대해 웰 어닐링(well anneal) 공정이 수행될 수 있다.
단계 406에서, 반도체 기판의 상면을 따라 웰 영역 내에 오목부를 형성하기 위해, 반도체 기판이 선택적으로 에칭된다.
단계 408에서, 오목부 내에 하나 이상의 에피택셜층을 성장시키기 위해 에피택셜 성장 공정이 수행된다. 일부 실시예들에서, 하나 이상의 에피택셜층은 탄소 도핑된 에피택셜층, 및 그 상부의 도펀트없는(즉, 약 1e15 ㎝-3의 진성(intrinsic) 도핑 농도를 갖는) 비도핑된(un-doped) 에피택셜층을 포함할 수 있다.
단계 410에서, 더미(dummy) 게이트 구조가 하나 이상의 에피택셜층 위에 형성된다.
단계 412에서, 저농도 도핑된 드레인(lightly doped drain, LDD) 및/또는 할로 주입(halo implantation) 공정이 수행된다. LDD/할로 주입 공정은 도펀트를 반도체 기판 내로 도입한다.
단계 414에서, 더미 게이트 구조의 양측에 DSM 영역을 형성하기 위해 전위 응력 기억 기법(DSMT)이 수행된다. 일부 실시예들에서, DSM 영역은 정상적인 경우보다 더 작은 원자간 거리를 갖는 응력 격자를 가질 수 있다(즉, DSM 영역의 격자 상수는 응력을 받고 있지 않은 자연적인 격자 상수보다 더 작다). 다른 실시예들에서, DSM 영역은 정상적인 경우보다 더 큰 원자간 거리를 갖는 응력 격자를 가질 수 있다.
일부 실시예들에서, 단계 416에서, 트랜지스터 소자의 소스 및 드레인 영역에 상응하는 지점에서 주입 영역을 형성하기 위해, 하나 이상의 에피택셜층 및 그 하부의 반도체 기판 내부로 응력 유도 도펀트(stress inducing dopant)를 선택적으로 주입하여 DSMT가 수행될 수 있다. 단계 418에서, DSMT 캡핑층(DSMT capping layer)이 주입 영역 위에 형성된다. 단계 420에서, 고온 어닐링이 수행된다. 고온 어닐링은 DSMT 캡핑층이 (111)면을 따라 적층 결함을 갖는 재결정화 비정질 물질을 형성하도록 한다. 적층 결함은 주입 영역에서 응력을 유도하고, 이로써 DSM 영역을 형성한다. 단계 422에서, DSMT 캡핑층이 제거된다.
단계 424에서, 소스 및 드레인 캐비티를 형성하기 위해, 하나 이상의 에피택셜층 및 그 하부의 반도체 기판은 선택적으로 에칭된다. 선택적 에칭은, 소스 및 드레인 캐비티의 하면이 DSM 영역에 인접하도록, (단계 414에서 형성된) DSM 영역의 일부를 제거한다
단계 426에서, 에피택셜 소스 영역 및 에피택셜 드레인 영역을 형성하기 위해, 에피택셜 물질(예를 들면, 실리콘 포스페이트)이 소스 및 드레인 캐비티 내에 형성된다. 에피택셜 물질이 DSM 영역의 일부 위에 성장하므로, 에피택셜 물질은 DSM 영역의 응력 격자로 인해 응력 격자를 가지게 될 것이며, 이로써 재결정화 비정질의 적층 결함이 (111)면을 따라 에피택셜 소스 및 드레인 영역 내의 지점으로 확장된다.
단계 428에서, 더미 게이트 구조를 게이트 유전체층 및 그 상부의 대체 금속 게이트 전극층으로 대체하기 위해, 대체 게이트 공정이 수행된다. 다양한 실시예들에서, 더미 게이트 구조는 습식 에칭 공정 및/또는 건식 에칭 공정에 의해 제거될 수 있다. 다양한 실시예들에서, 게이트 유전체층은 적층 기법에 의해 형성되는 층간(inter-layer) 게이트 유전체층 또는 고-k(high-k) 게이트 유전체층을 포함할 수 있다.
단계 430에서, 오목한 소스 및 드레인 컨택이 각각 에피택셜 소스 및 드레인 영역 내에 형성된다. 적층 결함은 오목한 소스 및 드레인 컨택에 인접한 지점까지 확장될 수 있다.
도 5 내지 도 12는 에피택셜 채널 영역에 응력을 제공하도록 구성된 DSM 영역을 포함하는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자를 형성하는 방법을 보여주는 일부 실시예들의 반도체 기판의 단면도들을 도시하고 있다. 도 5 내지 도 12는 방법(400)과 관련된 것이지만, 도 5 내지 도 12에 개시된 구조는 그러한 방법에 제한되지 않는다는 것을 이해해야 할 것이다.
도 5는 단계 402 내지 404에 상응하는 반도체 기판의 일부 실시예들의 단면도(500)를 도시하고 있다.
단면도(500)에 나타낸 바와 같이, 문턱 전압(Vt)/웰 주입(502)이 반도체 기판(504)에 대해 수행된다. Vt/웰 주입(502)은 트랜지스터에 인가되는 Vt(문턱 전압)를, 채널 영역에 전류가 흐르게 하도록 조정하기 위해, 반도체 기판(504) 내부로 도펀트(506)를 도입하도록 구성된다. 일부 실시예들에서, Vt/웰 주입(502)은 반도체 기판(504) 내부로 p-형 도펀트(예를 들면, 붕소(boron))를 도입시킬 수 있으며, 다른 실시예들에서 Vt/웰 주입(502)은 반도체 기판(504) 내부로 n-형 도펀트(예를 들면, 인(phosphorus), 안티몬(antimony), 또는 비소(arsenic))를 도입시킬 수 있다.
일부 실시예들에서, Vt/웰 주입(502)에 의해 도입된 주입 도펀트(506)를 활성화시키기 위해, 후속적으로 웰 어닐링이 수행될 수 있다. 웰 어닐링 공정은 반도체 기판(504)을 고온(예를 들면, 400℃ 이상)에 노출시켜 수행될 수 있다. 웰 어닐링 공정은 또한 결정 결함(crystalline defect)을 치유하고/하거나 도펀트 불순물를 확산 및 재분포시켜 주입 도펀트(506)가 반도체 기판(504) 내부로 더 깊이 들어가게 하여 웰 영역(well region)을 형성하도록 할 수 있다.
도 6은 단계 406에 상응하는 반도체 기판의 일부 실시예들의 단면도(600)를 도시하고 있다.
단면도(600)에 나타낸 바와 같이, 반도체 기판(504)은 이 반도체 기판(504) 내에 오목부(604)를 형성하도록(즉, 반도체 기판(504)의 일부의 두께를 감소시키도록) 구성된 에칭제(etchant, 602)에 노출된다. 일부 실시예들에서, 에칭제(602)는, 예를 들면, 약 5 ㎚에서 약 30 ㎚ 사이에서 반도체 기판(504)의 일부의 두께 teb를 제거하도록 구성된다. 일부 실시예들에서, 에칭제(602)는 건식 에칭제(예를 들면, 이온 충격(ion bombardment)) 및/또는 습식 에칭제(예를 들면, 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide, TMAH), 수산화칼륨(potassium hydroxide, KOH) 등)를 포함할 수 있다.
도 7은 단계 408에 상응하는 반도체 기판의 일부 실시예들의 단면도(700)를 도시하고 있다.
단면도(700)에 나타낸 바와 같이, 탄소 도핑된 에피택셜층(104)(예를 들면, 실리콘 카바이드(SiC)층)이 오목부(604) 내에서 반도체 기판(504)의 상부 지점에 에피택셜하게 성장한다. 비도핑된 에피택셜층(702)(예를 들면, 비도핑된 실리콘층)은 오목부(604) 내에서 탄소 도핑된 에피택셜층(104)의 상부 지점에 에피택셜하게 성장된다. 일부 실시예들에서, 탄소 도핑된 에피택셜층(104)은 약 2 ㎚에서 약 15 ㎚ 사이의 범위를 갖는 두께로 성장할 수 있고, 비도핑된 에피택셜층(702)은 약 5 ㎚에서 약 30 ㎚ 사이의 범위를 갖는 두께로 성장할 수 있다. 일부 실시예들에서, 탄소 도핑된 에피택셜층(104)은 약 1% 미만의 탄소 농도를 가질 수 있다. 그러한 탄소 농도는 탄소 도핑된 에피택셜층(104)이 후속하여 에칭될 수 있도록 한다(예를 들면, 단계 422에서).
일부 실시예들에서, 비도핑된 에피택셜층(702)의 상면 상에 얇은 산화물(oxide)을 형성하기 위해, 탄소 도핑된 에피택셜층(104) 및 비도핑된 에피택셜층(702)의 형성 후에 산화(oxidation) 공정이 후속적으로 수행될 수 있다. 산화 공정은, 웰 영역으로부터 탄소 도핑된 에피택셜층(104) 및 비도핑된 에피택셜층(702)으로의 도펀트의 역확산을 야기할 수 있는, 고온 어닐링을 포함한다. 비도핑된 에피택셜층(702)으로의 도펀트의 역확산은 비도핑된 실리콘층이 저농도 도핑된 에피택셜층(106)을 형성하게 할 수 있다.
도 8은 단계 410에 상응하는 반도체 기판의 일부 실시예들의 단면도(800)를 도시하고 있다.
단면도(800)에 나타낸 바와 같이, 더미 게이트 구조(802)가 저농도 도핑된 에피택셜층(106) 위에 형성된다. 일부 실시예들에서, 더미 게이트 구조(802)는 적층 기법(예를 들면, 화학적 기상 증착(chemical vapor deposition), 물리적 기상 증착(physical vapor deposition) 등)을 이용하여, 저농도 도핑된 에피택셜층(106) 상에 적층된 폴리실리콘층을 포함할 수 있다. 측벽 스페이서(804)는 더미 게이트 구조(802)의 외부 측벽 상에 형성될 수 있다. 일부 실시예들에서, 측벽 스페이서(804)는 저농도 도핑된 에피택셜층(106) 상에 질화물(nitride)을 적층하고 이 질화물을 선택적으로 에칭하여 형성될 수 있다.
도 9는 단계 412에 상응하는 반도체 기판의 일부 실시예들의 단면도(900)를 도시하고 있다.
단면도(900)에 나타낸 바와 같이, LDD 및/또는 할로 주입(902)이 수행된다. LDD 및/또는 할로 주입(902)은 도펀트를 저농도 도핑된 에피택셜층(106)의 상면을 통해 도입시킨다. LDD 주입은 웰/Vt 주입과는 상이한 도핑 유형을 갖는 LDD 불순물 영역(904 및 906)을 형성하도록 구성된다. 할로 주입은, 채널 영역의 중앙부가 아닌 주변부에, LDD 주입과는 반대의 도핑 유형을 갖는 할로 주입 영역(908 및 910)을 형성하도록 구성된다. 일부 실시예들에서, 할로 주입(902)은 저농도 도핑된 에피택셜층(106)의 상면에 대해 경사각 Φ로 수행될 수 있다. 일부 실시예들에서, 경사각 Φ는 20°이하일 수 있다. 단면도(900)는 할로 주입이 소스 및 드레인 영역(예를 들면, 영역 108a 및 108b)의 형성보다 앞서 수행되는 것으로 도시하고 있지만, 대안적인 실시예들에서 할로 주입은 소스 및 드레인 영역의 형성 후에 수행될 수 있다.
도 10a 내지 도 10c는 단계 414에 상응하는 반도체 기판의 일부 실시예들의 단면도들을 도시하고 있다.
도 10a의 단면도(1000)에 나타낸 바와 같이, 비정질 영역(1004)을 형성하기 위해 주입(1002)이 수행된다. 비정질 영역(1004)은 에피택셜 스택(103)의 상면에서부터 에피택셜 스택(103) 하부의 반도체 기판(504) 내의 지점에까지 이르며, 따라서 비정질 영역(1004)의 높이는 에피택셜 스택(103)의 높이보다 크다. 일부 실시예들에서, 주입(1002)은 게르마늄을 포함하는 도펀트 종들을 주입하도록 구성될 수 있다. 일부 실시예들에서, 주입(1002)은 저온 게르마늄 예비 비정질 임플랜트(low temperature germanium pre-amorphous implant)를 약 2e15 미만의 임플랜트 도즈(implant dose)로 주입하도록 구성될 수 있다. 일부 실시예들에서, 저온 게르마늄 예비 비정질 임플랜트는 주입(1002) 이전에, 게르마늄 도펀트 종들을 -50℃와 -200℃ 사이의 온도로 냉각시킬 수 있다.
도 10b의 단면도(1006)에 나타낸 바와 같이, DSMT 캡층(1008)(예를 들면, 질화물층)이 비정질 영역(1004) 위에 형성된다. 그 다음에 고온 어닐링(1010)이 수행된다. 고온 어닐링(1010) 동안, 비정질 영역(1004)의 격자가 재결정화된다. 재결정화된 격자의 성장은 DSMT 캡층(1008)에 의해 유발되는 응력 조건 하에서 발생하고, 결과적으로 재결정화된 비정질 영역(1012)을 초래하게 된다. 재결정화된 비정질 영역(1012)은 (111)면을 따라 적층 결함(1014)을 포함한다. 적층 결함(1014)은 비정질 영역(1014)의 격자를 왜곡시켜, 결합 길이에 영향을 미친다. 예를 들면, 압축(compressive) 캡핑층은 비정질 영역의 격자를 왜곡시키는 적층 결함이 인장 응력(tensile stress)을 초래하는 더 작은 결합 길이를 형성하도록 할 수 있다.
도 10c의 단면도(1014)에 나타낸 바와 같이, DSMT 캡층(1008)은 제거된다. 재결정화 영역(1012)은 DSMT 캡층(1008)에 의해 유발되는 상기 응력을 기억하므로, DSMT 캡층(1008)이 제거되는 경우, 재결정화 영역(1012)은 그 응력 격자 구성을 유지한다.
도 11a 내지 도 11c는 단계 424 내지 426에 상응하는 반도체 기판의 실시예들의 단면도(1100)를 도시하고 있다.
도 11a의 단면도(1100)에 나타낸 바와 같이, 에칭제(1102)는 소스 캐비티(1104a) 및 드레인 캐비티(1104b)를 선택적으로 형성하도록 구성된다. 소스 및 드레인 캐비티(1104a 및 1104b)는 에피택셜 스택(103)의 상면에서부터 재결정화 영역(1012)의 하면의 위쪽 지점에까지 이른다. 예를 들면, 일부 실시예들에서, 소스 및 드레인 캐비티(1104a 및 1104b)는 에피택셜 스택(103)의 상면에서부터 재결정화 영역(1012)의 하면의 위쪽 약 2 ㎚ 지점에까지 이를 수 있다.
일부 실시예들에서, 에칭제(1102)는 다단계 에칭 공정을 포함할 수 있다. 예를 들면, 제1 에칭 공정은 U자 형상의 에칭 프로파일을 포함하는 캐비티를 형성하는데 이용될 수 있다. 일부 실시예들에서, 제1 에칭 공정은 건식 에칭, 습식 에칭, 플라즈마 에칭, RIE 에칭, 또는 이들의 조합을 포함할 수 있다. 제2 이방성 에칭 공정은 후속적으로 캐비티에 대해 수행될 수 있다. 일부 실시예들에서, 이방성 에칭은 TMAH를, Si 또는 SOI 기판의 <100> 방향으로의 바람직한 에칭 선택성(etch selectivity)을 위해 구성되는, 에칭제로서 이용하는 습식 에칭을 포함한다. 하면 이외에, 소스 및 드레인 캐비티의 결과적인 에칭 프로파일은 이방성 에칭 후에 (100) 결정 배향을 포함한다.
도 11b의 단면도(1106)에 나타낸 바와 같이, 에피택셜 소스 및 드레인 영역(108a 및 108b)을 형성하기 위해, 응력 유도 물질이 소스 및 드레인 캐비티(1104a 및 1104b) 내에 에피택셜하게 적층된다. 일부 실시예들에서, 응력 유도 물질은 실리콘 포스페이트(SiP)를 포함할 수 있다. 다른 실시예들에서, 응력 유도 물질은 다른 물질들(예를 들면, SiGe 또는 SiC와 같은 탄소 함유 물질)을 포함할 수 있다. 응력 유도 물질은, DSMT 공정(단계 414)으로 인해 변형된 격자(strained lattice)를 갖는, 그 하부의 재결정화 영역(1012) 상에 에피택셜하게 성장하기 때문에, (111)면을 따라가는 적층 결함(1108)은 에피택셜 소스 및 드레인 영역(108a 및 108b) 내부로 확장되어 DSM 영역(110a 및 110b)을 형성한다.
도 12는 단계 428 내지 430에 상응하는 반도체 기판의 일부 실시예들의 단면도(1200)를 도시하고 있다.
단면도(1200)에 나타낸 바와 같이, 대체 게이트 공정이 수행된다. 대체 게이트 공정은 더미 게이트 구조(802)를 제거하고, 적층 기법(예를 들면, 화학적 기상 증착, 물리적 기상 증착 등)을 이용하여, 더미 게이트 구조(802)를 대체하는 지점에(즉, 측벽 스페이서(804) 사이에) 층간 게이트 유전체층 또는 고-k 유전체층(1202)을 형성한다. 대체 금속 게이트 전극층(1204)은 적층 기법을 이용하여 게이트 유전체층(1202) 위에 적층된다. 일부 실시예들에서, 대체 금속 게이트 전극층(1204)은, 예를 들면 알루미늄을 포함할 수 있다.
오목한 소스 및 드레인 컨택(112a 및 112b)은 각각 에피택셜 소스 및 드레인 영역(108a 및 108b) 내에 형성된다. 오목한 소스 및 드레인 컨택(112a 및 112b)은 에피택셜 소스 및 드레인 영역(108a 및 108b)을 선택적으로 에칭한 다음 적층 기법을 이용하여 컨택 물질을 적층하여 형성될 수 있다. 일부 실시예들에서, 오목한 소스 및 드레인 컨택(112a 및 112b)을 형성하기 위해 에피택셜 소스 및 드레인 영역(108a 및 108b)을 에칭하는 것은 DSM 영역(110a 및 110b)의 일부를 제거하게 될 것이다. 예를 들면, 일부 실시예들에서, DSM 영역(110a 및 110b)의 상면은 오목한 소스 및 드레인 컨택(112a 및 112b)을 포함하는 디봇(divot) 또는 오목부를 가질 수 있다.
그러므로, 본 개시는 에피택셜 채널 영역에 응력을 제공하도록 구성된 전위 응력 기억(DSM) 영역을 포함하는 에피택셜 소스 및 드레인 영역을 갖는 트랜지스터 소자, 및 연관된 형성 방법에 관한 것이다.
일부 실시예들에서, 본 개시는 반도체 기판 위에 배치되는 에피택셜 스택 및 이 에피택셜 스택 위에 배치되는 게이트 구조를 갖는 트랜지스터 소자에 관한 것이다. 채널 영역은 게이트 구조의 양측에서 에피택셜 스택 및 반도체 기판 내에 배치된 에피택셜 소스 영역 및 에피택셜 드레인 영역 사이에서 게이트 구조의 아래쪽으로 연장된다. 채널 영역 내에 응력을 발생시키도록 구성되는 응력 격자를 갖는 제1 및 제2 DSM 영역은 각각 에피택셜 소스 영역의 아래쪽에서부터 에피택셜 소스 영역 내의 제1 위치까지 그리고 에피택셜 드레인 영역의 아래쪽에서부터 에피택셜 드레인 영역 내의 제2 위치에까지 이른다.
다른 실시예들에서, 본 개시는 반도체 기판 위에 배치되는 실리콘 탄소(silicon carbon) 에피택셜층 및 실리콘 탄소층 위에 배치되는 저농도 도핑된 실리콘 에피택셜층을 갖는 에피택셜 스택을 포함하는 트랜지스터 소자에 관한 것이다. 트랜지스터 소자는 저농도 도핑된 실리콘 에피택셜층 위에 배치되는 게이트 구조, 및 그 게이트 구조의 양측에서 에피택셜 스택 및 반도체 기판 내에 배치된 에피택셜 소스 영역과 에피택셜 드레인 영역 사이에서 게이트 구조의 아래쪽으로 연장되는 채널 영역을 더 포함한다. 트랜지스터 소자는, 채널 영역 내에 응력을 발생시키도록 구성되는 응력 격자를 갖는 반도체 기판 및 에피택셜 소스 및 드레인의 물질을 포함하는, 제1 및 제2 전위 응력 기억(DSM) 영역을 더 포함한다. 제1 및 제2 DSM 영역은 각각 에피택셜 소스 영역의 아래쪽에서부터 에피택셜 소스 영역 내의 제1 위치까지 그리고 에피택셜 드레인 영역의 아래쪽에서부터 에피택셜 드레인 영역 내의 제2 위치에까지 이른다.
또 다른 실시예들에서, 본 개시는 트랜지스터 소자를 형성하는 방법에 관한 것이다. 상기 방법은 반도체 기판의 상면을 따라 오목부를 형성하기 위해 반도체 기판을 선택적으로 에칭하는 단계, 및 오목부 내에 하나 이상의 에피택셜층을 갖는 에피택셜 스택을 형성하기 위해 에피택셜 성장 공정을 수행하는 단계를 포함한다. 상기 방법은 응력 격자들을 갖는 제1 및 제2 전위 응력 기억(DSM) 영역을 형성하기 위해 전위 응력 기억 기법(DSMT)을 수행하는 단계를 더 포함한다. 상기 방법은 제1 DSM 영역에 인접한 제1 지점에서 에피택셜 스택 및 반도체 기판 내에 소스 영역을, 그리고 제2 DSM 영역에 인접한 제2 지점에서 에피택셜 스택 및 반도체 기판 내에 드레인 영역을 형성하는 단계를 더 포함한다. 제1 DSM 영역은 에피택셜 소스 영역의 아래쪽에서부터 에피택셜 소스 영역 내의 제1 위치에까지 이르며, 제2 DSM 영역은 에피택셜 드레인 영역의 아래쪽에서부터 에피택셜 드레인 영역 내의 제2 위치에까지 이른다.
상기에서 본 개시가 속하는 기술분야의 숙련된 자들이 본 개시의 측면들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 개괄하고 있다. 본 개시가 속하는 기술분야의 숙련된 자들이라면 본 명세서에서 소개되는 실시예들의 동일한 목적을 수행하며 및/또는 동일한 이점들을 성취하기 위해 다른 공정들 및 구조들을 설계 또는 변경하는 기반으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 할 것이다. 본 개시가 속하는 기술분야의 숙련된 자들이라면 또한 그러한 동등한 구조들이 본 개시의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양하게 변경, 치환 및 개조할 수 있다는 것을 이해해야 할 것이다.

Claims (10)

  1. 트랜지스터 소자에 있어서,
    반도체 기판 위에 배치되는 에피택셜 스택(epitaxial stack);
    상기 에피택셜 스택 위에 배치되는 게이트 구조;
    상기 게이트 구조의 대향측들(opposing sides)에서 상기 에피택셜 스택 및 반도체 기판 내에 배치된 에피택셜 소스 영역과 에피택셜 드레인 영역 사이에서 상기 게이트 구조의 아래쪽으로 연장되는 채널 영역(channel region);
    상기 채널 영역 내에 응력(stress)을 발생시키도록 구성되는 응력 격자(stressed lattice)를 포함하며, 각각 상기 에피택셜 소스 영역의 아래쪽에서부터 상기 에피택셜 소스 영역 내 및 상기 에피택셜 소스 영역의 상면 아래의 제1 위치(first location)에까지 그리고 상기 에피택셜 드레인 영역의 아래쪽에서부터 상기 에피택셜 드레인 영역 내 및 상기 에피택셜 드레인 영역의 상면 아래의 제2 위치(second location)에까지 이르는 제1 및 제2 전위 응력 기억(dislocation stress memorization, DSM) 영역;
    상기 에피택셜 소스 영역의 상면(top surface)에서부터 상기 제1 DSM 영역 내의 지점(position)에까지 이르는 오목한 소스 컨택(recessed source contact); 및
    상기 에피택셜 드레인 영역의 상면에서부터 상기 제2 DSM 영역 내의 지점에까지 이르는 오목한 드레인 컨택
    을 포함하는 트랜지스터 소자.
  2. 청구항 1에 있어서, 상기 에피택셜 스택의 높이는 상기 전위 응력 기억(DSM) 영역의 높이 미만인 것인 트랜지스터 소자.
  3. 청구항 1에 있어서, 상기 제1 및 제2 DSM 영역은 상기 게이트 구조로부터 횡방향으로 분리되어 있는 것인 트랜지스터 소자.
  4. 삭제
  5. 청구항 1에 있어서, 상기 제1 및 제2 DSM 영역은 각각 상기 에피택셜 소스 영역 및 상기 에피택셜 드레인 영역의 아래쪽으로 2 ㎚의 거리에까지 이르는 것인 트랜지스터 소자.
  6. 청구항 1에 있어서, 상기 에피택셜 소스 영역 및 상기 에피택셜 드레인 영역은 실리콘 포스페이트(silicon phosphate, SiP)를 포함하는 것인 트랜지스터 소자.
  7. 청구항 1에 있어서, 상기 에피택셜 스택은,
    상기 반도체 기판 위에 배치되는 실리콘 탄소(silicon carbon) 에피택셜층; 및
    상기 실리콘 탄소 에피택셜층 위에 배치되는 저농도 도핑된 실리콘(lightly doped silicon) 에피택셜층
    을 포함하는 것인 트랜지스터 소자.
  8. 청구항 7에 있어서, 상기 실리콘 탄소 에피택셜층은 1%의 탄소 함량을 갖는 것인 트랜지스터 소자.
  9. 트랜지스터 소자에 있어서,
    반도체 기판 위에 배치되는 실리콘 탄소 에피택셜층 및 상기 실리콘 탄소 에피택셜층 위에 배치되는 저농도 도핑된 실리콘 에피택셜층을 갖는 에피택셜 스택;
    상기 저농도 도핑된 실리콘 에피택셜층 위에 배치되는 게이트 구조;
    상기 게이트 구조의 대향측들에서 상기 에피택셜 스택 및 반도체 기판 내에 배치된 에피택셜 소스 영역과 에피택셜 드레인 영역 사이에서 상기 게이트 구조의 아래쪽으로 연장되는 채널 영역;
    상기 채널 영역 내에 응력을 발생시키도록 구성되는 응력 격자를 갖는 상기 반도체 기판 및 상기 에피택셜 소스 및 드레인 영역의 물질을 포함하며, 각각 상기 에피택셜 소스 영역의 아래쪽에서부터 상기 에피택셜 소스 영역 내 및 상기 에피택셜 소스 영역의 상면 아래의 제1 위치에까지 그리고 상기 에피택셜 드레인 영역의 아래쪽에서부터 상기 에피택셜 드레인 영역 내 및 상기 에피택셜 드레인 영역의 상면 아래의 제2 위치에까지 이르는 제1 및 제2 전위 응력 기억(DSM) 영역;
    상기 에피택셜 소스 영역의 상면(top surface)에서부터 상기 제1 DSM 영역 내의 지점(position)에까지 이르는 오목한 소스 컨택(recessed source contact); 및
    상기 에피택셜 드레인 영역의 상면에서부터 상기 제2 DSM 영역 내의 지점에까지 이르는 오목한 드레인 컨택
    을 포함하는 트랜지스터 소자.
  10. 트랜지스터 소자를 형성하는 방법에 있어서,
    반도체 기판의 상면을 따라 오목부(recess)를 형성하기 위해 상기 반도체 기판을 선택적으로 에칭하는 단계;
    상기 오목부 내에 하나 이상의 에피택셜층을 갖는 에피택셜 스택을 형성하기 위해 에피택셜 성장(epitaxial growth) 공정을 수행하는 단계;
    응력 격자를 갖는 제1 및 제2 전위 응력 기억(DSM) 영역을 형성하기 위해 전위 응력 기억 기법(dislocation stress memorization technique, DSMT)을 수행하는 단계;
    상기 제1 DSM 영역에 인접하는 제1 지점(first position)에서 상기 에피택셜 스택 및 상기 반도체 기판 내에 에피택셜 소스 영역, 및 상기 제2 DSM 영역에 인접하는 제2 지점(second position)에서 상기 에피택셜 스택 및 상기 반도체 기판 내에 에피택셜 드레인 영역을 형성하는 단계; 및
    상기 에피택셜 소스 영역의 상면(top surface)에서부터 상기 제1 DSM 영역 내의 지점(position)에까지 이르는 오목한 소스 컨택(recessed source contact), 및 상기 에피택셜 드레인 영역의 상면에서부터 상기 제2 DSM 영역 내의 지점에까지 이르는 오목한 드레인 컨택을 형성하는 단계
    를 포함하고,
    상기 제1 DSM 영역은 에피택셜 소스 영역의 아래쪽에서부터 상기 에피택셜 소스 영역 내 및 상기 에피택셜 소스 영역의 상면 아래의 제1 위치(first location)에까지 이르고, 상기 제2 DSM 영역은 에피택셜 드레인 영역의 아래쪽에서부터 상기 에피택셜 드레인 영역 내 및 상기 에피택셜 드레인 영역의 상면 아래의 제2 위치(second location)에까지 이르는 것인 트랜지스터 소자의 형성 방법.
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