DE102014224548A1 - Chipmontageverfahren und Chipmontageanordnung - Google Patents

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Hans-Peter Baer
Ralf Reichenbach
Sebastian Schuler-Watkins
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Robert Bosch GmbH
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Abstract

Die vorliegende Erfindung schafft ein Chipmontageverfahren. Das Verfahren weist die Schritte auf: Bereitstellen eines Trägersubstrats (1) mit einer Vorderseite (V) und einer Rückseite (R), Aufbringen einer ersten Mehrzahl von Gruppen von ersten Lotkügelchen (L1, L2; L3, L4) auf die Vorderseite (V), Aufbringen einer zweiten Mehrzahl von Chips (C1; C2) im Flip-Chip-Verfahren auf die Vorderseite (V), wobei jeweils eine Gruppe von ersten Lotkügelchen (L1, L2; L3, L4) in der Peripherie eines zugeordneten Chips angeordnet wird, Aufbringen einer Unterfüllung (UF) auf die Vorderseite (V) zum zumindest teilweisen Unterfüllen der Chips (C1; C2), wobei sich die Unterfüllung (UF) bereichsweise auf die ersten Lotkügelchen (L1, L2; L3, L4) niederschlägt, Durchführen eines Plasmareinigungsschritts zum zumindest teilweisen Entfernen der Unterfüllung (UF) von den ersten Lotkügelchen (L1, L2; L3, L4), wobei die Chips (C1; C2) zumindest teilweise unterfüllt bleiben und Vereinzeln der Chips (C1; C2) im Verbund mit der jeweiligen Gruppe von ersten Lotkügelchen (L1, L2; L3, L4) und einem entsprechenden Bereich (1a; 1b) des Trägersubstrats (1).

Description

  • Die vorliegende Erfindung betrifft ein Chipmontageverfahren und eine Chipmontageanordnung.
  • Stand der Technik
  • Chipmontageanordnungen, bei denen einzelne Chips im Flip-Chip-Verfahren auf ein Trägersubstrat aufgebracht werden, sind üblicherweise derart gestaltet, dass die einzelnen Chips zur Erzielung erhöhter Prozessrobustheit nach dem Auflöten mit einer Unterfüllung, beispielsweise einem Epoxid, unterfüllt werden. Hintergrund ist ein Sägevereinzelungsprozess, bei dem vermieden werden soll, dass Sägespäne zwischen die Chips und das Trägersubstrat gelangen.
  • Sollen neben den aufgebrachten Chips Lotkügelchen auf dem Trägersubstrat angebracht sein, ist zu beachten, dass diese einen bestimmten Mindestabstand zum Chip aufweisen (typischerweise mehr als 200 µm), damit die Unterfüllung die Lotkügelchen nicht kontaminieren können, was für den nachfolgenden Lötprozess ein Zuverlässigkeitsproblem darstellen könnte.
  • Die DE 10 2005 051 330 A1 offenbart ein Verfahren zum Herstellen von oberflächenmontierbaren Halbleiterchips für Schaltungsträger, wobei ein Halbleiterwafer mit in Zeilen und Spalten angeordneten Halbleiterchippositionen bereitgestellt wird, die metallische Kontaktflächen aufweisen, welche über oberflächengeschütze Leiterbahnen mit Halbleiterelementstrukturen der Halbleiterchippositionen in Wirkverbindung stehen. Es erfolgt ein Aufbringen einer elektrisch leitfähigen Keimschicht auf die Oberseite des Halbleiterwafers, ein Abdecken der Keimschicht mit einer isolierenden Schutzschicht unter Freilassung der Kontaktflächenbereiche und ein selektives Abscheiden von Außenkontaktsockeln auf der Keimschicht in den freizugänglichen Kontaktflächenbereichen. Anschließend wird die Schutzschicht in einem Plasmaveraschungsschritt unter anschließender Plasmaätzung der Keimschicht entfernt.
  • Die US 2004/0223696 A1 offenbart ein Entfernen von seitlich neben montierten Chips heraustretender Unterfüllung in einem Sandstrahlverfahren mit Mikrokügelchen.
  • Offenbarung der Erfindung
  • Die vorliegende Erfindung schafft ein Chipmontageverfahren nach Anspruch 1 und eine Chipmontageanordnung nach Anspruch 1.
  • Vorteile der Erfindung
  • Die der vorliegenden Erfindung zugrunde liegende Idee liegt darin, die Kontamination auf den Lotkügelchen durch die Unterfüllung in einem nachgelagerten Reinigungsprozess zu entfernen.
  • Als Reinigungsprozess wird ein kurzer Plasmaveraschungsschritt vorgeschlagen, welcher eine dünne Schicht an der Oberseite der Unterfüllung entfernt, aber die Matrix der Unterfüllung nicht zerstört. Somit verbleibt die Unterfüllung unterhalb der Chips bzw. im Randbereich der Chips, sodass ihr Funktion als Sägeschutz nicht verloren geht.
  • Die Erfindung ermöglicht es somit, den Abstand zwischen den Chips und den Lotkügelchen auf dem Trägersubstrat zu reduzieren, ohne Zuverlässigkeitsprobleme in Kauf nehmen zu müssen. Dies ermöglicht eine noch kleinere Packungsgröße (footprint) des betreffenden Produkts.
  • Bevorzugte Weiterbildungen sind Gegenstand der Unteransprüche.
  • Gemäß einer bevorzugten Ausführungsform werden die ersten Lotkügelchen auf jeweiligen auf der Vorderseite gebildeten Haftbereichen aufgebracht. Dies erhöht die Stabilität.
  • Gemäß einer weiteren bevorzugten Ausführungsform werden die Chips mit einer zweiten Mehrzahl von Gruppen von zweiten Lotkügelchen aufgebracht.
  • Gemäß einer weiteren bevorzugten Ausführungsform erfolgt das Aufbringen der Unterfüllung in einem Dispensierprozeß. Dies ermöglicht einen relativ schnellen Prozessschritt. Besonders vorteilhaft ist der Einsatz eines Jet-Dispensierprozeß. Dies ermöglicht sehr exaktes Dosieren definierter Mengen.
  • Gemäß einer weiteren bevorzugten Ausführungsform führt der Plasmareinigungsschritt zum Entfernen der Unterfüllung zur Veraschung. Dies sorgt dafür, dass keine Rückstände verbleiben.
  • Gemäß einer weiteren bevorzugten Ausführungsform überragen die ersten Lotkügelchen die Chips um einen vorbestimmten Abstand auf der Vorderseite. Dies ist vorteilhaft für die weitere Montage.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird der Plasmareinigungsschritt zum Entfernen der Unterfüllung durch eine über ein Spektrometer gesteuerte Endpunkterkennung definiert gestoppt.
  • Gemäß einer weiteren bevorzugten Ausführungsform werden die vereinzelten Chips im Verbund mit der jeweiligen Gruppe von ersten Lotkügelchen und dem entsprechenden Bereich des Trägersubstrats auf ein Schaltungssubstrat gelötet.
  • Gemäß einer weiteren bevorzugten Ausführungsform erfolgt das Vereinzeln in einem Sägeprozeß.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnungen angegebenen Ausführungsbeispiele näher erläutert. Es zeigen
  • 1a)–e) Querschnittsdarstellungen aufeinanderfolgender Prozesstadien einer Ausführungsform des erfindungsgemäßen Chipmontageverfahrens.
  • Ausführungsformen der Erfindung
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche bzw. funktionsgleiche Elemente.
  • In 1a) bezeichnet Bezugszeichen 1 ein Trägersubstrat mit einer Vorderseite V und einer Rückseite R, beispielsweise ein Wafersubstrat.
  • Auf entsprechenden Haftbereichen P1, P2, P3, P4 werden auf der Vorderseite eine erste Mehrzahl von Gruppen von ersten Lotkügelchen L1, L2 und L3, L4 aufgebracht.
  • Weiter mit Bezug auf 1b) wird eine zweite Mehrzahl von Chips C1, C2 im Flip-Chip-Verfahren auf die Vorderseite V aufgebracht, wobei jeweils eine Gruppe von ersten Lotkügelchen L1, L2 bzw. L3, L4 in der Peripherie eines zugeordneten Chips angeordnet wird. Später dienen diese Lotkügelchen L1, L2 bzw. L3, L4 zur Montage auf ein Schaltungssubstrat.
  • Die Chips C1, C2 werden dazu jeweils über eine zweite Gruppe von kleineren Lotkügelchen S1, S2 bzw. S3, S4 auf entsprechende Haftflächen PS1, PS2 bzw. PS3, PS4 des Trägersubstrats 1 gelötet.
  • Im Prozesszustand gemäß 1a) überragen die Lotkügelchen L1, L2, L3, L4 die montierten Chips C1, C2 typischerweise um einen Abstand d1 von 50–80 μm und weisen Beispielsweise eine Höhe von 200 bis 250 Mikrometern auf Der Abstand zwischen den Lotkügelchen L1, L2, L3, L4 und den jeweiligen zugeordneten Chip C1 bzw. T2 ist mit Bezugszeichen d2 bezeichnet und beträgt typischerweise 50–100 μm.
  • In einem folgenden Prozessschritt wird gemäß 1b) eine Unterfüllung UF, beispielsweise ein Epoxid, auf die Vorderseite V durch Dispensieren oder ein ähnliches Verfahren aufgebracht, um die montierten Chips C1, C2 zumindest teilweise bzw. vollständig zu unterfüllen. Dabei schlägt sich die Unterfüllung UF auch auf der dem Trägersubstrat 1 abgewandten Seite der Chips C1, C2 und auf den Lotkügelchen L1, L2, L3, L4 nieder.
  • Weiter mit Bezug auf 1c) erfolgt unmittelbar im Anschluss daran ein Plasmaveraschungsschritt PE, bei dem die Unterfüllung UF von den ersten Lotkügelchen L1, L2, L3, L4 und von den Chips C1, C2 entfernt wird, wobei die Chips C1, C2 zumindest teilweise unterfüllt bleiben, sodass die Unterfüllung UF‘ in rückgeätztem Zustand immer noch einen Schutz bei einem späteren Vereinzelungsprozess und Montageprozess bildet.
  • Beim Plasmaveraschungsschritt wird die Oberfläche OF der Unterfüllung UF leicht geschädigt, jedoch ihre Matrix bleibt erhalten.
  • Anschließend erfolgt dann gemäß 1d) ein Sägevereinzelungsprozess SV der Chips C1, C2 im Verbund mit der jeweiligen Gruppe von ersten Lotkügelchen L1, L2 bzw. L3, L4 und einem entsprechenden Bereich 1a, 1b des Trägersubstrats 1. Somit liegen vereinzelte Chips C1, C2 mit einer jeweiligen Vorderseite Va, Vb und einer jeweiligen Rückseite Ra, Rb vor, welche zur weiteren Montage einzeln verwendet werden können.
  • Wie in 1e) gezeigt ist die weitere Montage beispielsweise ein Auflöten auf ein Schaltungssubstrat auf Haftbereiche P10, P20 eines Schaltungssubstrats 100. Im Prozesszustand gemäß 1e) verbleibt nach Montage des Chips C1 über die Lotkügelchen L1, L2 auf das Schaltleitersubstrat 100 ein Spalt SP zwischen der dem Trägersubstratbereich 1a abgewandten Seite und dem Schaltungssubstrat.
  • Obwohl die vorliegende Erfindung anhand bevorzugter Ausführungsbeispiele vorstehend vollständig beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
  • Insbesondere sind die geschilderten Materialien und Geometrien nur als beispielhaft zu betrachten und können beliebig variiert werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 102005051330 A1 [0004]
    • US 2004/0223696 A1 [0005]

Claims (12)

  1. Chipmontageverfahren mit den Schritten: Bereitstellen eines Trägersubstrats (1) mit einer Vorderseite (V) und einer Rückseite (R); Aufbringen einer ersten Mehrzahl von Gruppen von ersten Lotkügelchen (L1, L2; L3, L4) auf die Vorderseite (V); Aufbringen einer zweiten Mehrzahl von Chips (C1; C2) im Flip-Chip-Verfahren auf die Vorderseite (V), wobei jeweils eine Gruppe von ersten Lotkügelchen (L1, L2; L3, L4) in der Peripherie eines zugeordneten Chips angeordnet wird; Aufbringen einer Unterfüllung (UF) auf die Vorderseite (V) zum zumindest teilweisen Unterfüllen der Chips (C1; C2), wobei sich die Unterfüllung (UF) bereichsweise auf die ersten Lotkügelchen (L1, L2; L3, L4) niederschlägt; Durchführen eines Plasmareinigungsschritts zum zumindest teilweisen Entfernen der Unterfüllung (UF) von den ersten Lotkügelchen (L1, L2; L3, L4), wobei die Chips (C1; C2) zumindest teilweise unterfüllt bleiben; und Vereinzeln der Chips (C1; C2) im Verbund mit der jeweiligen Gruppe von ersten Lotkügelchen (L1, L2; L3, L4) und einem entsprechenden Bereich (1a; 1b) des Trägersubstrats (1).
  2. Chipmontageverfahren nach Anspruch 1, wobei die ersten Lotkügelchen (L1, L2; L3, L4) auf jeweiligen auf der Vorderseite (V) gebildeten Haftbereichen (P1–P4) aufgebracht werden.
  3. Chipmontageverfahren nach Anspruch 1 oder 2, wobei die Chips (C1; C2) mit einer zweiten Mehrzahl von Gruppen von zweiten Lotkügelchen (S1, S2; S3, S4) aufgebracht werden.
  4. Chipmontageverfahren nach einem der vorhergehenden Ansprüche, wobei das Aufbringen der Unterfüllung (UF) in einem Dispensierprozeß erfolgt.
  5. Chipmontageverfahren nach einem der vorhergehenden Ansprüche, wobei das Aufbringen der Unterfüllung (UF) in einem Jet-Dispensierprozeß erfolgt.
  6. Chipmontageverfahren nach einem der vorhergehenden Ansprüche, wobei der Plasmareinigungsschritt zum Entfernen der Unterfüllung (UF) zur Veraschung führt.
  7. Chipmontageverfahren nach einem der vorhergehenden Ansprüche, wobei die ersten Lotkügelchen (L1, L2; L3, L4) die Chips (C1; C2) um einen vorbestimmten Abstand (d1) auf der Vorderseite (V) überragen.
  8. Chipmontageverfahren nach einem der vorhergehenden Ansprüche, wobei der Plasmareinigungsschritt zum Entfernen der Unterfüllung (UF) durch eine über ein Spektrometer gesteuerte Endpunkterkennung definiert gestoppt wird.
  9. Chipmontageverfahren nach einem der vorhergehenden Ansprüche, wobei die vereinzelten Chips (C1; C2) im Verbund mit der jeweiligen Gruppe von ersten Lotkügelchen (L1, L2; L3, L4) und dem entsprechenden Bereich (1a; 1b) des Trägersubstrats (1) auf ein Schaltungssubstrat (100) gelötet werden.
  10. Chipmontageverfahren nach einem der vorhergehenden Ansprüche, wobei das Vereinzeln in einem Sägeprozeß erfolgt.
  11. Chipmontageanordnung mit: einem Bereich (1a; 1b) eines Trägersubstrat (1) mit einer Vorderseite (Va; Vb) und einer Rückseite (Ra; Rb); einem Chip (C1; C2), der im Flip-Chip-Verfahren auf die Vorderseite (Va; Vb) aufgebracht ist; einer Gruppe von ersten Lotkügelchen (L1, L2; L3, L4), die in der Peripherie des Chips (C1; C2) angeordnet ist; und einer Unterfüllung (UF) auf die Vorderseite (V), welche den Chip (C1; C2) zumindest teilweise unterfüllt; wobei die Unterfüllung (UF‘) eine plasmageätzte Oberfläche (OF) aufweist.
  12. Chipmontageanordnung nach Anspruch 11, wobei die Gruppe von ersten Lotkügelchen (L1, L2; L3, L4) auf ein Schaltungssubstrat (100) gelötet ist.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017202023B4 (de) * 2017-02-09 2020-09-03 Robert Bosch Gmbh Mikromechanische Sensorvorrichtung mit integrierter Gehäusedichtung, mikromechanische Sensoranordnung und entspechendes Herstellungsverfahren

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040223696A1 (en) 2001-03-22 2004-11-11 Orazio Berolo Resolution enhanced optical spectrometer having a fixed number of photodetector elements
DE102005051330A1 (de) 2005-10-25 2007-05-03 Infineon Technologies Ag Verfahren zum Herstellen und Reinigen von oberflächenmontierbaren Außenkontaktsockeln

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4581918B2 (ja) * 2005-08-29 2010-11-17 パナソニック株式会社 プラズマ処理装置
JP2008091795A (ja) * 2006-10-04 2008-04-17 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
KR101627574B1 (ko) * 2008-09-22 2016-06-21 쿄세라 코포레이션 배선 기판 및 그 제조 방법
JP2010267895A (ja) * 2009-05-18 2010-11-25 Panasonic Corp 部品内蔵配線基板の製造方法
US9202714B2 (en) * 2012-04-24 2015-12-01 Micron Technology, Inc. Methods for forming semiconductor device packages
US9161712B2 (en) * 2013-03-26 2015-10-20 Google Inc. Systems and methods for encapsulating electronics in a mountable device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040223696A1 (en) 2001-03-22 2004-11-11 Orazio Berolo Resolution enhanced optical spectrometer having a fixed number of photodetector elements
DE102005051330A1 (de) 2005-10-25 2007-05-03 Infineon Technologies Ag Verfahren zum Herstellen und Reinigen von oberflächenmontierbaren Außenkontaktsockeln

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