DE102013109881B4 - Verfahren zur Herstellung einer Chipanordnung und Verfahren zur Herstellung einer Chipbaugruppe - Google Patents

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Abstract

Verfahren (100) zur Herstellung einer Chipanordnung, wobei das Verfahren Folgendes aufweist:Ausbilden (110) eines Lochs in einem Träger (504) mit mindestens einem Chip (506), wobei das Ausbilden eines Lochs im Träger (504) Folgendes aufweist:selektives Entfernen von Trägermaterial, wodurch ein Hohlraum im Träger (504) ausgebildet wird,Ausbilden von Passivierungsmaterial (524) über einer oder mehreren Hohlraumwänden, die durch die selektive Entfernung des Trägermaterials freigelegt sind;selektives Entfernen eines Teils des Passivierungsmaterials (524) und von weiterem Trägermaterial, das durch die selektive Entfernung des Passivierungsmaterials (524) freigelegt ist, wobei ein weiterer Teil des Passivierungsmaterials (524) über mindestens einer Hohlraumwand (518) bleibt;wobei das Verfahren ferner das anschließende Ausbilden (120) einer Schicht (632) über dem weiteren Teil des Passivierungsmaterials (524), das über der mindestens einen Hohlraumwand (518) bleibt, aufweist;wobei das Ausbilden (110) eines Lochs (502) im Träger (504) das Ausbilden des Lochs (502) durch den Träger (504) hindurch aufweist, wobei der mindestens eine Chip (506) vom Träger (504) getrennt wird.

Description

  • Verschiedene Ausführungsformen betreffen im Allgemeinen Verfahren zur Herstellung einer Chipanordnung und Verfahren zur Herstellung einer Chipbaugruppe gemäß den unabhängigen Patentansprüchen 1, 12 ,17 und 18.
  • Bis jetzt wurden keine produktiven Verfahren verwendet, um eine Seitenwandpassivierung nach der Vereinzelung der Chips herzustellen. Irgendwelche Verfahren, die mit der Seitenwandpassivierung in Beziehung stehen, z. B. die Oxidabscheidung, können komplex sein.
  • Ein Ätzverfahren wie z. B. der sogenannte Bosch-Prozess kann zum Wegätzen von ungewollten Abschnitten eines Wafersubstrats verwendet werden. Ein Bosch-Prozess ist in Laermer et al., „Method of anisotropically etching silicon“, US 5 501 893 A , beschrieben, dessen Inhalt hiermit durch den Hinweis in seiner Gesamtheit aufgenommen wird. Während des Bosch-Prozesses kann eine Polymerschicht auf dem Boden und auf einer Seitenwand eines Chips abgeschieden werden. Danach kann ein Ätzprozess ausgeführt werden, bei dem die Polymerschicht auf dem Boden vollständig entfernt werden kann, und die Polymerschicht auf der Seitenwand kann teilweise verdünnt werden. Der Ätz- und der Polymerisationsprozess können abwechselnd wiederholt werden.
  • Die Druckschrift US 2010/0171223 A1 beschreibt das Herstellen eines Kontaktlochs in Silizium mittels eines Bosch-Prozesses und die Druckschrift US 2012/0126350 A1 beschreibt das Ausbilden von Kontaktlöchern an gestapelten Wafern entlang von Sägestraßen. Die Druckschrift US 2012/0199984 A1 beschreibt das Ausbilden von Kontaktlöchern, wobei die Kontaktlöcher einen vertikalen Teil und einen gebogenen Teil aufweisen. Ferner beschreiben die Druckschriften US 2009/0134527 A1 und US 2012/0217644 A1 jeweils eine drei-dimensionale Struktur von gestapelten Chips mit vertikalen elektrischen Verbindungen. US 2011 / 0 318 922 A1 , US 2011 / 0 318 930 A1 , US 2012/0 094 500 A1 beschreiben das Bilden von Öffnungen in einem Substrat. US 2011 /0 177 675 A1 beschreibt das Vereinzeln von Chips.
  • Verschiedene Ausführungsformen schaffen ein Verfahren zur Herstellung einer Chipanordnung, wobei das Verfahren Folgendes aufweist: Ausbilden eines Lochs in einem Träger mit mindestens einem Chip, wobei das Ausbilden eines Lochs im Träger Folgendes aufweist: selektives Entfernen von Trägermaterial, wodurch ein Hohlraum im Träger ausgebildet wird, Ausbilden von Passivierungsmaterial über einer oder mehreren Hohlraumwänden, die durch die selektive Entfernung des Trägermaterials freigelegt sind; selektives Entfernen eines Teils des Passivierungsmaterials und von weiterem Trägermaterial, das durch die selektive Entfernung des Passivierungsmaterials freigelegt ist, wobei ein weiterer Teil des Passivierungsmaterials über mindestens einer Hohlraumseitenwand bleibt; wobei das Verfahren ferner das anschließende Ausbilden einer Schicht über dem weiteren Teil des Passivierungsmaterials, das über der mindestens einen Hohlraumseitenwand bleibt, aufweist, wobei das Ausbilden eines Lochs (110) im Träger das Ausbilden des Lochs durch den Träger hindurch aufweist, wobei der mindestens eine Chip vom Träger getrennt wird.
  • Gemäß einer Ausführungsform aufweist der Träger ein Halbleitersubstrat.
  • Gemäß einer Ausführungsform aufweist der Träger ein Siliziumsubstrat.
  • Gemäß einer Ausführungsform aufweist die mindestens eine Hohlraumseitenwand eine Seitenwand des mindestens einen Chips.
  • Gemäß einer Ausführungsform aufweist das Ausbilden von Passivierungsmaterial über einer oder mehreren Hohlraumwänden das Ausbilden eines Polymermaterials über der einen oder den mehreren Hohlraumwänden.
  • Gemäß einer Ausführungsform aufweist das selektive Entfernen eines Teils des Passivierungsmaterials und des weiteren Trägermaterials das selektive Entfernen des Teils des Passivierungsmaterials und des weiteren Trägermaterials durch chemisches Ätzen und/oder Plasmaätzen.
  • Gemäß einer Ausführungsform aufweist das Ausbilden eines Lochs im Träger das Ausbilden eines Durchgangskontaktlochs durch den Träger hindurch und das Ausbilden einer Schicht über dem weiteren Teil des Passivierungsmaterials aufweist das zumindest teilweise Füllen des Durchgangskontaktlochs mit weiterem Material.
  • Gemäß einer Ausführungsform ist das weitere Material von mindestens einer Hohlraumseitenwand durch das Passivierungsmaterial getrennt.
  • Gemäß einer Ausführungsform aufweist das weitere Material ein elektrisch leitfähiges Material.
  • Gemäß einer Ausführungsform aufweist das Verfahren ferner das elektrische Verbinden des weiteren Materials mit mindestens einer Chipkontaktstelle; wobei das weitere Material vom Träger durch das Passivierungsmaterial elektrisch isoliert ist.
  • Gemäß einer Ausführungsform aufweist das Ausbilden einer Schicht über dem weiteren Teil des Passivierungsmaterials das Ausbilden von weiterem Passivierungsmaterial über dem weiteren Teil des Passivierungsmaterials, das über der mindestens einen Hohlraumseitenwand bleibt.
  • Gemäß einer Ausführungsform aufweist das Verfahren ferner das Abwechseln zwischen dem Ausbilden von Passivierungsmaterial über einer oder mehreren Hohlraumwänden, die durch die selektive Entfernung des Trägermaterials freigelegt sind, und dem selektiven Entfernen eines Teils des Passivierungsmaterials und von weiterem Trägermaterial, das durch die selektive Entfernung des Passivierungsmaterials freigelegt ist, wobei ein weiterer Teil des Passivierungsmaterials über mindestens einer Hohlraumseitenwand bleibt; bis eine gewünschte Lochtiefe im Träger ausgebildet ist.
  • Verschiedene Ausführungsformen schaffen ein Verfahren zur Herstellung einer Chipbaugruppe, wobei das Verfahren Folgendes aufweist: Vereinzeln von mehreren Chips von einem Träger mit den mehreren Chips, wobei das Vereinzeln der mehreren Chips Folgendes aufweist: Entfernen von Trägermaterial zwischen den mehreren Chips an einer Trägeroberfläche; Ausbilden von Passivierungsmaterial über Abschnitten des Trägers, die durch die Entfernung des Trägermaterials freigelegt sind, und Ätzen mindestens eines Teils des Passivierungsmaterials und des Trägermaterials, das durch das Ätzen des mindestens einen Teils des Passivierungsmaterials freigelegt ist; wobei das restliche Passivierungsmaterial die Seitenwände der mehreren Chips vor dem Ätzen schützt; wobei das Verfahren ferner das Ausbilden mindestens einer Schicht über dem restlichen Passivierungsmaterial aufweist; wobei die mindestens eine Schicht und das restliche Passivierungsmaterial einen Teil der Chipbaugruppe bilden.
  • Gemäß einer Ausführungsform aufweist das Vereinzeln der mehreren Chips ferner das Abwechseln zwischen dem Ausbilden von Passivierungsmaterial über Abschnitten des Trägers, die durch die Entfernung von Trägermaterial freigelegt sind, und dem Ätzen zumindest eines Teils des Passivierungsmaterials und des Trägermaterials, das durch das Ätzen des mindestens einen Teils des Passivierungsmaterials freigelegt ist; wobei das restliche Passivierungsmaterial Seitenwände der mehreren Chips vor dem Ätzen schützt; bis die mehreren Chips voneinander getrennt sind.
  • Gemäß einer Ausführungsform aufweist der Träger ein Halbleitersubstrat.
  • Gemäß einer Ausführungsform aufweist das Ausbilden von Passivierungsmaterial über Abschnitten des Trägers, die durch die Entfernung des Trägermaterials freigelegt sind, das Ausbilden eines Polymermaterials über Abschnitten des Trägers, die durch die Entfernung des Trägermaterials freigelegt sind.
  • Gemäß einer Ausführungsform aufweist das Ätzen von mindestens einem Teil des Passivierungsmaterials und des Trägermaterials, das durch das Ätzen des mindestens einen Teils des Passivierungsmaterials freigelegt ist, das Ätzen zumindest eines Teils des Passivierungsmaterials und des Trägermaterials, das durch das Ätzen des mindestens einen Teils des Passivierungsmaterials freigelegt ist, durch chemisches Ätzen und/oder Plasmaätzen.
  • Verschiedene Ausführungsformen schaffen ein Verfahren zur Herstellung einer Chipbaugruppe, wobei das Verfahren Folgendes aufweist: Entfernen von Trägermaterial von mindestens einem Bereich zwischen mehreren Chips von einem Träger mit den mehreren Chips, wobei das Entfernen von Trägermaterial die mehreren Chips trennten; wobei das Entfernen des Trägermaterials Folgendes aufweist: Abwechseln zwischen dem Ausbilden von Passivierungsmaterial über Abschnitten des Trägers, die durch die Entfernung des Trägermaterials freigelegt sind, und einem Entfernungsprozess, der selektiv einen Teil des Passivierungsmaterials und von weiterem Trägermaterial entfernt, das durch die selektive Entfernung des Passivierungsmaterials freigelegt ist, wobei das Passivierungsmaterial, das nicht durch den Entfernungsprozess entfernt wurde, über den Seitenwänden der mehreren Chips ausgebildet ist; wobei das Verfahren ferner das Ausbilden mindestens einer Schicht über dem Passivierungsmaterial aufweist, das verbleibt, nachdem die mehreren Chips getrennt wurden; wobei die mindestens eine Schicht und das restliche Passivierungsmaterial einen Teil der Chipbaugruppe bilden.
  • Verschiedene Ausführungsformen schaffen ein Verfahren zur Herstellung einer Chipanordnung, wobei das Verfahren Folgendes aufweist: Ausbilden eines Kanals durch einen Träger mit einem ersten Chip und einem zweiten Chip, wobei der Kanal den ersten Chip vom zweiten Chip trennt, wobei das Ausbilden des Kanals durch den Träger Folgendes aufweist: Ausbilden einer Kanalöffnung durch selektives Entfernen von Trägermaterial zwischen dem ersten Chip und dem zweiten Chip; und Abwechseln zwischen dem Ausbilden von Passivierungsmaterial über Abschnitten des Trägers, die durch die selektive Entfernung des Trägermaterials freigelegt sind, und dem selektiven Entfernen eines Teils des Passivierungsmaterials und von weiterem Trägermaterial, das durch die selektive Entfernung des Passivierungsmaterials freigelegt ist, wobei ein weiterer Teil des Passivierungsmaterials über den Seitenwänden des Kanals bleibt; bis der Kanal durch den Träger hindurch ausgebildet ist; wobei das Passivierungsmaterial, das über den Seitenwänden des durch den Träger hindurch ausgebildeten Kanals verbleibt, auf eine Dicke von mindestens etwa 100 nm verdickt werden kann.
  • Verschiedene Beispiele schaffen eine Chipanordnung mit einem Chip; einer Passivierungsschicht, die über mindestens einer Seitenwand des Chips ausgebildet ist, und einem Kapselungsmaterial, das über der Passivierungsschicht ausgebildet ist.
  • Gemäß einer Ausführungsform aufweist die Passivierungsschicht ein Polymermaterial.
  • Gemäß einer Ausführungsform kann die Passivierungsschicht auf eine Dicke von mindestens etwa 100 nm verdickt werden.
  • Verschiedene Beispiele schaffen eine Chipanordnung mit einem Chip; einer Passivierungsschicht, die über mindestens einer Seitenwand des Chips ausgebildet ist, wobei die Passivierungsschicht eine Dicke von mindestens etwa 100 nm aufweist.
  • Gemäß einer Ausführungsform aufweist die Passivierungsschicht ein Polymermaterial.
  • Verschiedene Beispiele schaffen eine Chipbaugruppe mit einem Chip mit mindestens einem Chipkontakt; einer Passivierungsschicht, die über mindestens einer Seitenwand des Chips ausgebildet ist, mindestens einem Kontakt, der über der Passivierungsschicht ausgebildet ist, wobei der mindestens eine Kontakt mit mindestens einem Chipkontakt in elektrischer Verbindung steht.
  • Gemäß einer Ausführungsform isoliert die Passivierungsschicht elektrisch den mindestens einen Kontakt von mindestens einer Seitenwand des Chips.
  • Gemäß einer Ausführungsform aufweist die Passivierungsschicht ein Polymermaterial.
  • Gemäß einer Ausführungsform aufweist die Passivierungsschicht eine Dicke von mindestens etwa 100 nm.
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen in den ganzen verschiedenen Ansichten im Allgemeinen auf dieselben Teile. Die Zeichnungen sind nicht notwendigerweise maßstäblich, wobei die Betonung stattdessen im Allgemeinen auf die Erläuterung der Prinzipien der Erfindung gelegt wird. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung mit Bezug auf die folgenden Zeichnungen beschrieben, in denen:
    • 1 ein Verfahren zur Herstellung einer Chipanordnung gemäß einer Ausführungsform zeigt;
    • 2 ein Verfahren zur Herstellung einer Chipbaugruppe gemäß einer Ausführungsform zeigt;
    • 3 ein Verfahren zur Herstellung einer Chipbaugruppe gemäß einer Ausführungsform zeigt;
    • 4 ein Verfahren zur Herstellung einer Chipanordnung gemäß einer Ausführungsform zeigt;
    • 5A bis 5F Querschnittsansichten zeigen, die ein Verfahren zur Herstellung einer Chipanordnung gemäß einer Ausführungsform darstellen;
    • 6A bis 6D Querschnittsansichten zeigen, die ein Verfahren zur Herstellung einer Chipanordnung gemäß einer Ausführungsform darstellen;
    • 7 eine Chipanordnung gemäß einem Beispiel zeigt;
    • 8 eine Chipbaugruppe gemäß einem Beispiel zeigt;
    • 9 eine Chipanordnung gemäß einem Beispiel zeigt.
  • Die folgende ausführliche Beschreibung bezieht sich auf die begleitenden Zeichnungen, die zur Erläuterung spezifische Details und Ausführungsformen zeigen, in denen die Erfindung ausgeführt werden kann.
  • Das Wort „beispielhaft“ wird hier so verwendet, dass es „als Beispiel, Fall oder Erläuterung dienend“ oder dergleichen bedeutet. Irgendeine hier als „beispielhaft“ beschriebene Ausführungsform oder Konstruktion soll nicht notwendigerweise als gegenüber anderen Ausführungsformen oder Konstruktionen bevorzugt oder vorteilhaft aufgefasst werden.
  • Das Wort „über“ wird hier verwendet, um das Ausbilden eines Merkmals, z. B. einer Schicht, „über“ einer Seite oder Oberfläche zu beschreiben, und kann so verwendet werden, dass es bedeutet, dass das Merkmal, z. B. die Schicht, „direkt auf“, z. B. in direktem Kontakt mit der implizierten Seite oder Oberfläche ausgebildet werden kann. Das Wort „über“ kann hier auch verwendet werden, um das Ausbilden eines Merkmals, z. B. einer Schicht, „über“ einer Seite oder Oberfläche zu beschreiben, und kann so verwendet werden, dass es bedeutet, dass das Merkmal, z. B. die Schicht, „indirekt auf“ der implizierten Seite oder Oberfläche ausgebildet werden kann, wobei eine oder mehrere zusätzliche Schichten zwischen der implizierten Seite oder Oberfläche und der ausgebildeten Schicht angeordnet sind.
  • Verschiedene Ausführungsformen schaffen ein Verfahren zur Herstellung einer Chipanordnung wie z. B. einer Chipbaugruppe. Obwohl die Passivierung einer Chipseitenwand normalerweise einen komplexen Abscheidungsprozess aufweisen kann, schaffen verschiedene Ausführungsformen ein Verfahren zur Herstellung einer Chipanordnung, z. B. einer Chipbaugruppe, mit einer Seitenwandpassivierung, die keine zusätzlichen Prozessschritte erfordern kann.
  • Um dies zu erreichen, können verschiedene Ausführungsformen von einem Ätzprozess Gebrauch machen, der als Bosch-Prozess bezeichnet wird. Ein Nebenprodukt des Bosch-Prozesses ist eine Polymerschicht. Die Polymerschicht kann über Seitenwänden des Chips abgeschieden werden. Am Ende des Bosch-Prozesses, z. B. nach der Ausbildung eines Lochs oder eines Durchgangskontaktlochs oder eines Kanals, kann die Polymerschicht normalerweise von der Seitenwand z. B. durch ein Nassätzverfahren weggeätzt werden und eine blanke Siliziumoberfläche, z. B. eine blanke Siliziumseitenwand, kann verbleiben.
  • Der Bosch-Prozess kann für das Chipätzen verwendet werden. Mittels Plasmazertrennens können Chips beispielsweise durch ein Substrat wie z. B. einen Halbleiterwafer hindurch in den Schnittbereichen geätzt werden. Anstelle von herkömmlichen mechanischen Verfahren wie z. B. Sägen und/oder Waferschleifen kann der Bosch-Prozess für das Wegätzen der Schnittbereiche, d. h. ungewollter Abschnitte, des Wafersubstrats verwendet werden. Am Ende des Vereinzelungsverfahrens, beispielsweise wenn die Schnittbereiche entfernt wurden, kann die während des Bosch-Prozesses ausgebildete Polymerschicht normalerweise von den Seitenwänden der Chips weggeätzt werden.
  • Gemäß verschiedenen Ausführungsformen kann es erwünscht sein, dass die Chipseitenwand mit einer nicht leitfähigen Schicht mit dielektrischen Materialien bedeckt und passiviert wird. Gemäß verschiedenen Ausführungsformen kann die Passivierung der Chipseitenwände durch Polymerisationsprozesse als Ergebnis des Bosch-Prozesses ausgeführt werden. Gemäß verschiedenen Ausführungsformen kann die Polymerschicht, die während des Bosch-Prozesses abgeschieden werden kann, anstatt dass sie verworfen wird, verwendet werden, wobei am Ende des Bosch-Prozesses die Polymerablagerungen auf eine Polymerschicht mit der gewünschten Dicke verstärkt und/oder absichtlich verdickt werden können. Ferner können eine zusätzliche Polymerschicht und/oder zusätzliche Polymerschichten nach der Vereinzelung der Chips abgeschieden werden.
  • Folglich schaffen verschiedene Ausführungsformen ein Verfahren zur Herstellung einer Chipanordnung und/oder einer Chipbaugruppe, wobei eine Passivierungsschicht für Chipseitenwände als Ergebnis oder während eines Bosch-Prozesses ohne irgendwelche zusätzlichen Prozesse hergestellt werden kann. Die Passivierungsschicht kann einen Teil der resultierenden Chipanordnung und/oder Chipbaugruppe bilden.
  • 1 zeigt ein Verfahren 100 zur Herstellung einer Chipanordnung gemäß einer Ausführungsform.
  • Das Verfahren 100 kann Folgendes aufweisen:
    • Ausbilden eines Lochs in einem Träger mit mindestens einem Chip, wobei das Ausbilden eines Lochs im Träger Folgendes aufweist: selektives Entfernen von Trägermaterial, wodurch ein Hohlraum im Träger ausgebildet wird, Ausbilden eines Passivierungsmaterials über einer oder mehreren Hohlraumwänden, die durch die selektive Entfernung des Trägermaterials freigelegt sind; selektives Entfernen eines Teils des Passivierungsmaterials und von weiterem Trägermaterial, das durch die selektive Entfernung des Passivierungsmaterials freigelegt ist, wobei ein weiterer Teil des Passivierungsmaterials über mindestens einer Hohlraumseitenwand bleibt (bei 110).
  • Das Verfahren 100 kann ferner das anschließende Ausbilden einer Schicht über dem weiteren Teil des Passivierungsmaterials, das über der mindestens einen Hohlraumseitenwand bleibt, aufweisen (bei 120).
  • 2 zeigt ein Verfahren 200 zur Herstellung einer Chipbaugruppe gemäß einer Ausführungsform.
  • Das Verfahren 200 kann Folgendes aufweisen:
    • Vereinzeln von mehreren Chips von einem Träger mit den mehreren Chips, wobei das Vereinzeln der mehreren Chips Folgendes aufweist: Entfernen von Trägermaterial zwischen den mehreren Chips an einer Trägeroberfläche; Ausbilden von Passivierungsmaterial über Abschnitten des Trägers, die durch die Entfernung des Trägermaterials freigelegt sind, und Ätzen mindestens eines Teils des Passivierungsmaterials und des Trägermaterials, das durch das Ätzen des mindestens einen Teils des Passivierungsmaterials freigelegt ist; wobei das restliche Passivierungsmaterial Seitenwände der mehreren Chips vor dem Ätzen schützt (bei 210).
  • Das Verfahren 200 kann ferner das Ausbilden von mindestens einer Schicht über dem restlichen Passivierungsmaterial aufweisen; wobei die mindestens eine Schicht und das restliche Passivierungsmaterial einen Teil der Chipbaugruppe bilden (bei 220) .
  • 3 zeigt ein Verfahren 300 zur Herstellung einer Chipbaugruppe gemäß einer Ausführungsform.
  • Das Verfahren 300 kann Folgendes aufweisen:
    • Entfernen von Trägermaterial von mindestens einem Bereich zwischen mehreren Chips von einem Träger mit den mehreren Chips, um die mehreren Chips zu trennen; wobei das Entfernen des Trägermaterials Folgendes aufweist: Abwechseln zwischen dem Ausbilden von Passivierungsmaterial über Abschnitten des Trägers, die durch die Entfernung von Trägermaterial freigelegt sind, und einem Entfernungsprozess, der selektiv einen Teil des Passivierungsmaterials und weiteres Trägermaterial entfernt, das durch die selektive Entfernung des Passivierungsmaterials freigelegt ist, wobei das Passivierungsmaterial, das nicht durch den Entfernungsprozess entfernt wird, über den Seitenwänden der mehreren Chips ausgebildet ist (bei 310).
  • Das Verfahren 300 kann ferner das Ausbilden von mindestens einer Schicht über dem Passivierungsmaterial, das verbleibt, nachdem die mehreren Chips getrennt wurden, aufweisen; wobei die mindestens eine Schicht und das restliche Passivierungsmaterial einen Teil der Chipbaugruppe bilden.
  • 4 zeigt ein Verfahren 400 zur Herstellung einer Chipanordnung gemäß einer Ausführungsform.
  • Das Verfahren 400 kann Folgendes aufweisen:
    • Ausbilden eines Kanals durch einen Träger mit einem ersten Chip und einem zweiten Chip, wobei der Kanal den ersten Chip vom zweiten Chip trennt, wobei das Ausbilden des Kanals durch den Träger Folgendes aufweist: Ausbilden einer Kanalöffnung durch selektives Entfernen von Trägermaterial zwischen dem ersten Chip und dem zweiten Chip; und Abwechseln zwischen dem Ausbilden von Passivierungsmaterial über Abschnitten des Trägers, die durch die selektive Entfernung von Trägermaterial freigelegt sind, und dem selektiven Entfernen eines Teils des Passivierungsmaterials und von weiterem Trägermaterial, das durch die selektive Entfernung des Passivierungsmaterials freigelegt ist, wobei ein weiterer Teil des Passivierungsmaterials über Seitenwänden des Kanals bleibt; bis der Kanal durch den Träger hindurch ausgebildet ist (bei 410); wobei das Passivierungsmaterial, das über den Seitenwänden des durch den Träger hindurch ausgebildeten Kanals bleibt, auf eine Dicke von mindestens etwa 100 nm verdickt wird.
  • 5A bis 5E zeigen Querschnittsansichten, die ein Verfahren 500 zur Herstellung einer Chipanordnung gemäß einer Ausführungsform darstellen.
  • Wie in 5A in einer Ansicht 510 gezeigt, kann als Teil des Bosch-Prozesses das Verfahren 500 das Ausbilden eines Lochs 502, z. B. eines Kanals 502, im Träger 504 mit mindestens einem Chip 506 aufweisen.
  • Der Träger 504 kann ein Halbleitersubstrat aufweisen oder sein. Der Träger 504 kann beispielsweise ein Siliziumsubstrat, z. B. einen Siliziumwafer, z. B. einen Siliziumcarbid-Wafer (SiC-Wafer), aufweisen oder sein. Selbstverständlich kann der Träger 504 mindestens ein Trägermaterial aus der folgenden Gruppe von Trägermaterialien aufweisen oder sein, wobei die Gruppe aus Folgendem besteht: Si, Ge, SiC, GaAs, GaN. Der Träger 504 kann mindestens einen Chip 506 aufweisen, der im Träger 504 ausgebildet ist. Der Chip 506 kann auch als Plättchen und/oder Halbleiterplättchen bezeichnet werden. Gemäß verschiedenen Ausführungsformen kann mindestens ein Chip 506 als sich auf einen oder mehrere Chips oder Plättchen, z. B. mehrere Chips oder Plättchen, beziehend verstanden werden. Gemäß verschiedenen Ausführungsformen kann der Träger 504 einen, zwei, drei oder mehr oder zehn oder Hunderte oder Tausende von Halbleiterchips und/oder -plättchen, die im Träger 504 ausgebildet sind, aufweisen.
  • Das Ausbilden des Lochs 502 im Träger 504 kann das Ausbilden eines Lochs 502 beispielsweise durch einen Bosch-Prozess aufweisen. Das Ausbilden des Lochs 502 im Träger 504 kann das selektive Entfernen von Trägermaterial aufweisen, wodurch ein Hohlraum 512 im Träger 504 ausgebildet wird. Das Trägermaterial kann vom Träger 504 durch Ausbilden einer Maske 514, die eine photostrukturierte Resistmaske und/oder Hartmaske aufweisen kann, über dem Träger 504, z. B. über der Trägeroberseite 516, entfernt werden. Eine Hartmaske kann beispielsweise Siliziumoxid oder Siliziumnitrid oder Polyimid aufweisen. Der Träger 504 kann unter Verwendung der Maske 514 als Ätzmaske geätzt werden.
  • Gemäß verschiedenen Ausführungsformen kann das Loch 502 verwendet werden, um ein Durchgangskontaktloch, z. B. ein Durchgangsloch durch einen Wafer wie z. B. den Träger 504, z. B. ein Kontaktloch durch Silizium (TSV), auszubilden. Gemäß anderen Ausführungsformen kann das Loch 502 verwendet werden, um Chips zu vereinzeln.
  • Wie in 5B in einer Ansicht 520 gezeigt, kann anschließend Passivierungsmaterial 524 über einer oder mehreren Hohlraumwänden 518, 522 ausgebildet werden, die durch die selektive Entfernung des Trägermaterials, die in 5A dargestellt ist, freigelegt sind. Eine oder mehrere Hohlraumwände 518, 522 können mindestens eine Hohlraumseitenwand 518 und mindestens eine Hohlraumbodenwand 522 aufweisen.
  • Wie in 5C in einer Ansicht 530 gezeigt, kann ein Teil 524B (der in der Ansicht 520 von 5B gezeigt wurde) des Passivierungsmaterials 524 und weiteres Trägermaterial, das durch die selektive Entfernung des Passivierungsmaterials 524, z. B. des Teils 524B, freigelegt ist, selektiv entfernt werden. Das selektive Entfernen des Teils 524B des Passivierungsmaterials 524 und des weiteren Trägermaterials kann beispielsweise durch Nassätzen und/oder Trockenätzen erreicht werden. Wie bei dem Bosch-Prozess können während des Ätzens chemisch reaktive Spezies und/oder Ionen durch elektrische Entladung in einer reaktiven Gasatmosphäre erzeugt werden. Die reaktiven Spezies und/oder Ionen können beispielsweise Schwefelhexafluorid und/oder Argon oder beispielsweise Ätzmittelgase, die Fluor freisetzen, beispielsweise Stickstofftrifluorid (NF3) oder Tetrafluormethan (CF4), aufweisen. Das Ätzen und/oder die selektive Entfernung des Teils 524B des Passivierungsmaterials 524 und des Trägermaterials, das durch die selektive Entfernung des Passivierungsmaterials 524 freigelegt ist, können durch die Beschleunigung und/oder den Beschuss von positiv geladenen Kationen in Richtung des Trägers 504 erreicht werden.
  • Aufgrund der Beschleunigung von Kationen in Richtung des Teils 524B kann der Teil 524B des Passivierungsmaterials 524 entfernt werden. Ein weiterer Teil 524S des Passivierungsmaterials 524 kann jedoch verdünnt werden, kann aber über mindestens einer Hohlraumseitenwand 518 bleiben.
  • Wie in 5D in einer Ansicht 540 gezeigt, kann das Verfahren 500 ferner das Abwechseln zwischen dem Ausbilden von Passivierungsmaterial 524 und einem selektiven Entfernungsprozess, d. h. Ätzen, aufweisen. Mit anderen Worten, das Verfahren 500 kann ferner das Abwechseln aufweisen zwischen Folgendem:
    • Ausbilden von Passivierungsmaterial 524 über einer oder mehreren Hohlraumwänden 518, 522, die durch die selektive Entfernung des Trägermaterials freigelegt sind, und
    • selektives Entfernen eines Teils 524B des Passivierungsmaterials und von weiterem Trägermaterial, das durch die selektive Entfernung des Passivierungsmaterials 524 freigelegt ist.
  • Diese abwechselnden Prozesse können wiederholt werden, bis eine gewünschte Lochtiefe, d. h. die Tiefe des Lochs 502, im Träger 504 ausgebildet ist. Da ein weiterer Teil 524S des Passivierungsmaterials 524 nicht vollständig entfernt werden kann und da ferner neues Passivierungsmaterial 524 über mindestens einer Hohlraumseitenwand 518 ausgebildet werden kann, bis die gewünschte Lochtiefe ausgebildet ist, kann ein resultierender weiterer Teil 524S des Passivierungsmaterials 524 über mindestens einer Hohlraumseitenwand 518 am Ende des Lochausbildungsprozesses bleiben.
  • Wie bei dem Bosch-Prozess kann die Ausbildung von Passivierungsmaterial 524 über einer oder mehreren Hohlraumwänden 518, 522 und/oder eines weiteren Teils 524S des Passivierungsmaterials 524, das über den Hohlraumseitenwänden 518 bleibt, unter Verwendung eines Polymerisationsprozesses unter Verwendung eines Gemisches von Gasen ausgeführt werden. Trifluormethan (CHF3) und/oder Argon oder Gemische auf der Basis von perfluorierten aromatischen Substanzen, z. B. styrolartigen Monomeren oder Fluorverbindungen, können beispielsweise verwendet werden. Oberflächen wie z. B. die Hohlraumbodenwand 522 und/oder ein weiterer Teil 524S des Passivierungsmaterials 524, der über den Hohlraumseitenwänden 518 ausgebildet ist, der während der Polymerisation freigelegt wird, kann neu mit Passivierungsmaterial 524 beschichtet werden. Das Passivierungsmaterial 524 kann ein Polymer aufweisen. Das Passivierungsmaterial 524 kann beispielsweise ein Teflonartiges Polymer aufweisen, das beispielsweise aus Gasen wie z. B. C4F8 und/oder CF4 ausgebildet werden kann.
  • Bei einem normalen Bosch-Prozess kann die Polymerschicht am Ende des Prozesses entfernt werden.
  • Wie in 5E in einer Ansicht 550 gezeigt, kann der Prozess für die Ausbildung des Lochs 502 ausgeführt werden, wobei der Prozess zum Ausbilden des Lochs 502, der das Abwechseln zwischen dem Ausbilden von Passivierungsmaterial 524 und einem selektiven Entfernungsprozess aufweist, derart ausgeführt werden kann, dass der Endprozess dieser abwechselnden Prozesse die Ausbildung von Passivierungsmaterial 524, d. h. ein Polymerisationsprozess, ist.
  • Daher kann das Passivierungsmaterial 524 über den Hohlraumseitenwänden 518 ausgebildet werden und das Passivierungsmaterial 524 kann gleichmäßig über der Hohlraumbodenwand 522 zusätzlich zu über den Hohlraumseitenwänden 518 ausgebildet werden, insbesondere wenn das Loch 502 den Träger 504 nicht vollständig durchdringt. Das Passivierungsmaterial 524, insbesondere die Passivierungsschicht 524S, die über den Hohlraumseitenwänden 518 ausgebildet ist, kann wahlweise auf eine Dicke von mindestens etwa 100 nm, z. B. größer als oder gleich etwa 100 nm, z. B. größer als oder gleich etwa 150 nm, z. B. größer als oder gleich etwa 200 nm, z. B. größer als oder gleich etwa 250 nm, z. B. größer als oder gleich etwa 300 nm, z. B. größer als oder gleich etwa 350 nm, z. B. größer als oder gleich etwa 400, z. B. größer als oder gleich etwa 450, z. B. größer als oder gleich etwa 500 nm, verdickt werden. Die über den Hohlraumseitenwänden 518 ausgebildete Passivierungsschicht 524S kann beispielsweise wahlweise verdickt werden, um eine Dicke im Bereich von etwa 100 nm bis etwa 800 nm gemäß einer Ausführungsform, z. B. im Bereich von etwa 500 nm bis etwa 800 nm gemäß einer Ausführungsform zu erhalten. Selbstverständlich kann jedoch die Passivierungsschicht 524S nicht auf diese Dicken begrenzt sein und kann gemäß anderen Ausführungsformen andere Dicken aufweisen. Ein Verdickungsprozess kann ausgeführt werden, um die Dicke des Passivierungsmaterials 524 zu erhöhen. Der Polymerisationsprozess kann beispielsweise der Endprozess der vorstehend beschriebenen abwechselnden Prozesse sein und gemäß einer Ausführungsform kann ein weiterer Polymerisationsprozess ein zusätzliches Mal ausgeführt werden oder gemäß einer anderen Ausführungsform kann die Abscheidungszeit (z. B. die Polymerisationszeit) des endgültigen Polymerisationsprozesses im Vergleich zur Abscheidungszeit von jedem der während der vorher beschriebenen abwechselnden Sequenz ausgeführten Polymerisationsprozesse verlängert werden. Die Abscheidungszeit des endgültigen Polymerisationsprozesses in Kombination mit der Abscheidungszeit des weiteren Polymerisationsprozesses oder die Abscheidungszeit des verlängerten endgültigen Polymerisationsprozesses kann länger sein als die Abscheidungszeiten (z. B. Polymerisationszeiten), die für herkömmliche Bosch-Prozesse verwendet werden. Eine Abscheidungszeit des endgültigen Polymerisationsprozesses in Kombination mit dem weiteren Polymerisationsprozess oder eine Abscheidungszeit des verlängerten endgültigen Polymerisationsprozesses kann beispielsweise derart sein, dass die endgültige Passivierungsschicht auf eine Dicke verdickt oder ausgebildet wird, die größer ist als eine Dicke der in herkömmlichen Bosch-Prozessen erhaltenen endgültigen Passivierungsschicht. Gemäß einigen Ausführungsformen kann die Dicke beispielsweise mindestens zweimal die Dicke sein, die in herkömmlichen Bosch-Prozessen erhalten wird. Die Dicke der endgültigen Passivierungsschicht kann gemäß einigen Ausführungsformen beispielsweise mindestens etwa 100 nm sein, z. B. größer als oder gleich etwa 100 nm, z. B. größer als oder gleich etwa 150 nm, z. B. größer als oder gleich etwa 200 nm, z. B. größer als oder gleich etwa 250 nm, z. B. größer als oder gleich etwa 300 nm, z. B. größer als oder gleich etwa 350 nm, z. B. größer als oder gleich etwa 400, z. B. größer als oder gleich etwa 450, z. B. größer als oder gleich etwa 500 nm, z. B. im Bereich von etwa 100 nm bis 800 nm gemäß einer Ausführungsform, z. B. im Bereich von etwa 500 nm bis etwa 800 nm gemäß einer Ausführungsform, wie vorstehend beschrieben, obwohl andere Dicken, z. B. größer als 800 nm, gemäß anderen Ausführungsformen ebenso möglich sein können.
  • Wie in 5F in einer Ansicht 560 gezeigt, kann das Verfahren 500 ferner das anschließende Ausbilden mindestens einer Schicht 532 über dem weiteren Teil 524S des Passivierungsmaterials 524, das über mindestens einer Hohlraumseitenwand 518 bleibt, aufweisen. Selbstverständlich kann der weitere Teil 524S des Passivierungsmaterials 524 wahlweise bereits gemäß einem in Bezug auf 5E beschriebenen Verdickungsprozess verdickt worden sein. Gemäß anderen Ausführungsformen ist es jedoch möglich, dass die Schicht 532 über dem weiteren Teil 524S des Passivierungsmaterials 524 ausgebildet werden kann, der nicht mit dem in Bezug auf 5E beschriebenen Verdickungsprozess verdickt wurde. Gemäß verschiedenen Ausführungsformen kann die Schicht 532 ein Kapselungsmaterial aufweisen oder daraus bestehen (siehe 7). Gemäß verschiedenen Ausführungsformen kann die Schicht 532 ein elektrisch isolierendes Material aufweisen oder daraus bestehen. Beispielsweise gemäß einigen Ausführungsformen in 7. Gemäß verschiedenen Ausführungsformen kann die Schicht 532 ein elektrisch leitfähiges Material aufweisen oder daraus bestehen (siehe 8). Gemäß verschiedenen Ausführungsformen kann die Schicht 532 ein thermisch leitfähiges Material aufweisen oder daraus bestehen (beispielsweise gemäß einigen Ausführungsformen in 8). Das Ausbilden eines Lochs 502 im Träger 504 kann das Ausbilden des Lochs 502 durch den Träger 504 hindurch aufweisen, wobei mindestens ein Chip 506 oder mehrere Chips 506 teilweise oder vollständig vom Träger 504 getrennt werden können. Mit anderen Worten, das Trägermaterial kann von mindestens einem Bereich zwischen mehreren Chips 506 vom Träger 504 mit den mehreren Chips 506 entfernt werden, um die mehreren Chips 506 zu trennen.
  • Gemäß einigen Ausführungsformen kann das Verfahren 500 zum Ausbilden einer Chipanordnung wie z. B. einer Chipbaugruppe durch Vereinzeln von mehreren Chips voneinander und Passivieren der Chips auf den Seitenwänden ausgeführt werden. Gemäß anderen Ausführungsformen kann das Verfahren 500 zum Ausbilden einer Chipanordnung ausgeführt werden, um ein Durchgangskontaktloch (z. B. ein Kontaktloch durch Silizium) durch den Träger 504 hindurch auszubilden.
  • 6A bis 6C zeigen Querschnittsansichten, die ein Verfahren 600 zur Herstellung einer Chipanordnung, z. B. einer Chipbaugruppe, gemäß einer Ausführungsform darstellen. Das Verfahren 600 kann eines oder mehrere oder alle der bereits in Bezug auf das Verfahren 500 beschriebenen Merkmale aufweisen.
  • Wie in 6A in einer Ansicht 610 gezeigt, kann der Träger 504 einen Wafer, z. B. ein Substrat mit mehreren Chips und/oder Plättchen 506, aufweisen. Ungewollte Bereiche 526, z. B. Schnittbereiche, können in Bereichen zwischen den mehreren Chips und/oder Plättchen 506 vorhanden sein, beispielsweise zwischen dem ersten Chip 506A und dem zweiten Chip 506B und/oder zwischen dem zweiten Chip 506B und dem dritten Chip 506C.
  • Wie in 6B in einer Ansicht 620 gezeigt, kann das Verfahren 500, wie zum Ausbilden von Löchern in Bezug auf 5A bis 5D beschrieben, ausgeführt werden, um ungewollte Bereiche 526 vom Träger 504 zu entfernen.
  • Das Verfahren 600 kann Folgendes aufweisen: Vereinzeln der mehreren Chips 506 vom Träger 504 mit den mehreren Chips 506.
  • Wie in Bezug auf das Verfahren 500 beschrieben, kann das Vereinzeln der mehreren Chips 506 Folgendes aufweisen: Entfernen von Trägermaterial zwischen den mehreren Chips 506 an einer Trägeroberfläche, z. B. der Oberseite 516. Anschließend kann das Vereinzeln der mehreren Chips 506 Folgendes aufweisen:
    • Ausbilden von Passivierungsmaterial 524 über Abschnitten des Trägers 504, die durch die Entfernung von Trägermaterial freigelegt sind, und
    • Ätzen mindestens eines Teils 524B des Passivierungsmaterials 524 und Trägermaterials, das durch das Ätzen des mindestens einen Teils 524B des Passivierungsmaterials 524 freigelegt ist.
  • Das restliche Passivierungsmaterial 524S, das über den Seitenwänden 628 bleiben kann, kann die Seitenwände 628 der mehreren Chips 506 vor dem Ätzen schützen. Das restliche Passivierungsmaterial 524S kann beispielsweise die Seitenwände 628 vor einer Eindiffusion von Fremdmaterialien schützen.
  • Selbstverständlich kann ähnlich zum Verfahren 500 das Vereinzeln der mehreren Chips 506 das Abwechseln aufweisen zwischen
    dem Ausbilden von Passivierungsmaterial 524 über Abschnitten des Trägers 504, die durch die Entfernung von Trägermaterial freigelegt sind, und
    einem Entfernungsprozess, der selektiv z. B. durch Ätzen mindestens einen Teil 524B des Passivierungsmaterials 524 und Trägermaterial, das durch das Ätzen von mindestens einem Teil 524B des Passivierungsmaterials 524 freigelegt ist, entfernt, bis die mehreren Chips 506 voneinander getrennt sind, wie beispielsweise in 6B gezeigt.
  • Selbstverständlich können Prozesse, die bereits in Bezug auf die Verfahren 500 und 600 beschrieben wurden, auf einer Waferebene ausgeführt werden, mit anderen Worten, sie können am Träger 504, z. B. einem Substrat, z. B. einem Wafer, mit den mehreren Chips 506 ausgeführt werden.
  • Eine Chargenverarbeitung von vereinzelten Chips kann durch die Haftung des Trägers 504 an einem vorübergehenden Träger 634 unterstützt werden. Selbstverständlich können, selbst wenn Chips 506 voneinander vereinzelt wurden, z. B. wie in 6B gezeigt, anschließende Prozesse wahlweise individuell oder in Chargenprozessen ausgeführt werden. Selbst vereinzelte Chips 506, d. h. ohne Trägermaterial zwischen den Chipseitenwänden von benachbarten Chips, können folglich immer noch gemeinsam durch den vorübergehenden Träger 634 gehalten werden und ferner zusammen verarbeitet werden, ohne dass sie individuell gehandhabt werden müssen.
  • Da mindestens eine Hohlraumseitenwand 518 eine Seitenwand 628 mindestens eines Chips 506 aufweisen kann, kann ein Passivierungsmaterial 524S, das nicht durch den Entfernungsprozess entfernt wird, über den Seitenwänden 628 der mehreren Chips 506 ausgebildet sein und/oder bleiben.
  • Das Passivierungsmaterial 524S kann wahlweise unter Verwendung eines Verdickungsprozesses verdickt werden, wie mit Bezug auf 5E beschrieben.
  • Die mehreren Chips 506 können als Folge der Ausbildung des Kanals und/oder Lochs 502 im Träger 504 vereinzelt werden, der bzw. das die mehreren Chips 506, z. B. den ersten Chip 506A vom zweiten Chip 506B und/oder den zweiten Chip 506B vom dritten Chip 506C, trennen kann. Eine Chipanordnung, z. B. eine Chipbaugruppe, kann durch das Verfahren 600 hergestellt werden, wie gemäß 6A und 6B beschrieben. Wie in 6C in einer Ansicht 630 gezeigt, kann die Chipanordnung einen Chip 506; eine Passivierungsschicht 524S, die über mindestens einer Seitenwand 628 des Chips 506 ausgebildet ist, aufweisen. Die Dicke der Passivierungsschicht 524S, die über den Kanalseitenwänden, z. B. Hohlraumseitenwänden 518, des Kanals 502 bleibt, der durch den Träger 504 hindurch ausgebildet ist, kann gemäß einigen Ausführungsformen mindestens etwa 100 nm sein. Die Passivierungsschicht 524S kann beispielsweise eine Dicke aufweisen, die größer als oder gleich etwa 100 nm, z. B. größer als oder gleich etwa 150 nm, z. B. größer als oder gleich etwa 200 nm, z. B. größer als oder gleich etwa 250 nm, z. B. größer als oder gleich etwa 300 nm, z. B. größer als oder gleich etwa 350 nm, z. B. größer als oder gleich etwa 400, z. B. größer als oder gleich etwa 450, z. B. größer als oder gleich etwa 500 nm, z. B. im Bereich von etwa 100 nm bis etwa 800 nm gemäß einer Ausführungsform, z. B. im Bereich von etwa 500 nm bis etwa 800 nm gemäß einer Ausführungsform ist. Selbstverständlich kann jedoch die Passivierungsschicht 524S nicht auf diese Dicken begrenzt sein und kann gemäß anderen Ausführungsformen andere Dicken aufweisen. Gemäß einer Ausführungsform kann die Passivierungsschicht 524S ein Polymermaterial aufweisen.
  • Wie in 6D gezeigt, kann das Verfahren 600 ferner das Ausbilden mindestens einer Schicht 632 über dem restlichen Passivierungsmaterial 524S aufweisen. Die Ausbildung von mindestens einer Schicht 632 kann analog zur Ausbildung der Schicht 532 sein. Mindestens eine Schicht 632 und restliches Passivierungsmaterial 524S können einen Teil einer resultierenden Chipbaugruppe, z. B. der in 6D gezeigten Chipbaugruppe 640, bilden.
  • Wie in 7 gezeigt, kann eine Chipanordnung 710, die eine Chipbaugruppe aufweisen und/oder sein kann, gemäß Prozessen hergestellt werden, die gemäß den Verfahren 500 und 600 beschrieben wurden. Wie in 7 gezeigt, kann die Chipanordnung 710 einen Chip 506; eine Passivierungsschicht 524S, die über mindestens einer Seitenwand 628 des Chips 506 ausgebildet ist, und ein Kapselungsmaterial 732, das über der Passivierungsschicht 524S ausgebildet ist, aufweisen.
  • Gemäß verschiedenen Beispielen kann die Passivierungsschicht 524S ein Polymermaterial aufweisen. Gemäß einigen Beispielen kann die Passivierungsschicht 524S eine Dicke von mindestens etwa 100 nm, z. B. größer als oder gleich etwa 100 nm, z. B. größer als oder gleich etwa 150 nm, z. B. größer als oder gleich etwa 200 nm, z. B. größer als oder gleich etwa 250 nm, z. B. größer als oder gleich etwa 300 nm, z. B. größer als oder gleich etwa 350 nm, z. B. größer als oder gleich etwa 400, z. B. größer als oder gleich etwa 450, z. B. größer als oder gleich etwa 500 nm, aufweisen. Die Passivierungsschicht 524S kann beispielsweise eine Dicke im Bereich von etwa 100 nm bis etwa 800 nm gemäß einem Beispiel, z. B. im Bereich von etwa 500 nm bis etwa 800 nm gemäß einem Beispiel aufweisen. Selbstverständlich kann jedoch die Passivierungsschicht 524S nicht auf diese Dicken begrenzt sein und kann gemäß anderen Beispielen andere Dicken aufweisen. Die Passivierungsschicht 524S kann zum restlichen Passivierungsmaterial 524S, das während der Vereinzelung von Chips 506 ausgebildet wird, wie vorstehend beschrieben, analog sein.
  • Gemäß verschiedenen Beispielen kann das Kapselungsmaterial 732 ein Chipkapselungsmaterial aufweisen. Das Kapselungsmaterial 732 kann beispielsweise mindestens ein Material aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aus Folgendem besteht: gefülltem oder ungefülltem Epoxid, vorimprägnierten Verbundfasern, verstärkten Fasern, Laminat, einem Formmaterial, einem wärmehärtenden Material, einem thermoplastischen Material, Füllstoffpartikeln, faserverstärktem Laminat, faserverstärktem Polymerlaminat, faserverstärktem Polymerlaminat mit Füllstoffpartikeln.
  • Selbstverständlich kann die Ausbildung des Kapselungsmaterials 732 zur Ausbildung von mindestens einer Schicht 632 analog sein. Daher kann das Kapselungsmaterial 732 zu den Schichten 532 und/oder 632, die mit Bezug auf die Verfahren 500 und/oder 600 beschrieben wurden, analog sein.
  • Wie in 8 gezeigt, kann eine Chipanordnung 810, die eine Chipbaugruppe aufweisen und/oder sein kann, gemäß den Prozessen hergestellt werden, die gemäß den Verfahren 500 und 600 beschrieben wurden. Wie bei dem Verfahren 500 und 600 kann mindestens eine Schicht 832 über dem restlichen Passivierungsmaterial 524S angeordnet werden und sowohl die Schicht 832 als auch das Passivierungsmaterial 524S können einen Teil einer letztlichen Chipanordnung und/oder Chipbaugruppe bilden.
  • Während 7 verschiedene Beispiele beschreibt, bei denen zumindest eine Schicht 532 ein Kapselungsmaterial 732 aufweisen kann, beschreibt 8 verschiedene Beispiele, in denen mindestens eine Schicht 532 mindestens einen Kontakt 832, z. B. einen elektrischen Kontakt, aufweisen kann.
  • Wie in 8 gezeigt, kann eine Chipbaugruppe 810 einen Chip 506 mit mindestens einem Chipkontakt 834 aufweisen. Eine Passivierungsschicht 524S kann über mindestens einer Seitenwand 518 des Chips 506 ausgebildet sein. Mindestens ein Kontakt 832 kann über der Passivierungsschicht 524S ausgebildet sein, wobei mindestens ein Kontakt 832 mit mindestens einem Chipkontakt 834 in elektrischer Verbindung stehen kann.
  • Gemäß verschiedenen Beispielen kann die Chipbaugruppe 810 einen Teil einer integrierten Schaltungsanordnung eines Systems in einer Baugruppe aufweisen und/oder bilden, beispielsweise eine Anordnung eines effizienten Silizium-Mehrchipsystems in einer Baugruppe (ESIPAC).
  • Gemäß verschiedenen Beispielen kann die Passivierungsschicht 524S mindestens einen Kontakt 832 von mindestens einer Seitenwand 518 des Chips 506 elektrisch isolieren. Gemäß verschiedenen Beispielen kann die Passivierungsschicht 524S ein Polymermaterial aufweisen. Die Passivierungsschicht 524S kann eine Dicke von mindestens etwa 100 nm gemäß einigen Beispielen aufweisen, beispielsweise eine Dicke von größer als oder gleich etwa 100 nm, z. B. größer als oder gleich etwa 150 nm, z. B. größer als oder gleich etwa 200 nm, z. B. größer als oder gleich etwa 250 nm, z. B. größer als oder gleich etwa 300 nm, z. B. größer als oder gleich etwa 350 nm, z. B. größer als oder gleich etwa 400, z. B. größer als oder gleich etwa 450, z. B. größer als oder gleich etwa 500 nm, z. B. im Bereich von etwa 100 nm bis etwa 800 nm gemäß einem Beispiel, z. B. im Bereich von etwa 500 nm bis etwa 800 nm gemäß einem Beispiel. Selbstverständlich kann jedoch die Passivierungsschicht 524S nicht auf diese Dicken begrenzt sein und kann gemäß anderen Beispielen andere Dicken aufweisen.
  • Gemäß verschiedenen Beispielen kann mindestens ein Chipkontakt 834, z. B. der mehrere Chipkontakte 834 sein kann, als mindestens eine Chipkontaktstelle, z. B. eine elektrisch leitfähige Chipkontaktstelle, bezeichnet werden. Mindestens ein Chipkontakt 834 kann über einer Seite des Chips 506, z. B. über einer Oberseite 836 und/oder einer Unterseite 838 des Chips 506 ausgebildet sein. Wenn mehr als ein Chipkontakt 834 über der Oberseite 836 des Chips 506 angeordnet ist, können die mehr als einen Chipkontakte 834 voneinander elektrisch isoliert sein, beispielsweise durch ein elektrisch isolierendes Material wie beispielsweise Siliziumnitrid. Mindestens ein Chipkontakt 834 kann mindestens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien aufweisen oder daraus bestehen, wobei die Gruppe aus Folgendem besteht: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen. Gemäß anderen Beispielen kann mindestens ein Chipkontakt 834 andere Materialien, Elemente oder Legierungen aufweisen oder daraus bestehen. Gemäß verschiedenen Beispielen kann mindestens ein Kontakt 832, der mehrere Kontakte 832 sein kann, eine elektrisch leitfähige Schicht, z. B. ein Metallblech und/oder eine Metallfolie aufweisen, die über zumindest einem Teil der Passivierungsschicht 524S ausgebildet sein kann. Mindestens ein Kontakt 832 kann mindestens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien aufweisen oder daraus bestehen, wobei die Gruppe aus Folgendem besteht: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen.
  • Für eine Chipbaugruppe wie z. B. die Chipbaugruppe 810 kann es möglich sein, dass keine weiteren Kapselungsmaterialien wie z. B. Formmaterialien über mindestens einem Kontakt 832 abgeschieden werden können. Daher kann die Passivierung der Chipseitenwände 518 durch die Chippassivierungsschicht 524S die Seitenwände 518 schützen und die Kontakte 832 voneinander und vom Körper des Chips 506 elektrisch isolieren.
  • 9 zeigt eine Chipanordnung 910 gemäß einem Beispiel. Wie in der Chipanordnung 910 gezeigt, kann das Ausbilden eines Lochs 502 im Träger 504 das Ausbilden eines Durchgangskontaktlochs 902 durch den Träger 504 hindurch aufweisen.
  • Gemäß verschiedenen Beispielen kann das Durchgangskontaktloch 902 ausgebildet werden, wie gemäß dem Verfahren 500 beschrieben. 9 beschreibt verschiedene Beispiele, in denen das Ausbilden mindestens einer Schicht 532 über dem weiteren Teil 524S des Passivierungsmaterials 524 das zumindest teilweise Füllen des Durchgangskontaktlochs 902 mit weiterem Material 932 aufweisen kann.
  • Gemäß verschiedenen Beispielen kann weiteres Material 932 von mindestens einer Hohlraumseitenwand 518 durch Passivierungsmaterial 524 oder einen weiteren Teil 524S von Passivierungsmaterial 524, das auf mindestens einer Hohlraumseitenwand 518 bleibt, getrennt sein.
  • Gemäß verschiedenen Beispielen kann weiteres Material 932 zumindest teilweise das Durchgangskontaktloch 902 füllen. Das weitere Material 932 kann ein elektrisch leitfähiges Material, z. B. elektrisch leitfähige Materialien, die für das Ausbilden von elektrischen Verbindungen verwendet werden können, aufweisen. Solche elektrisch leitfähigen Materialien können Metalle aufweisen. Das weitere Material 932 kann beispielsweise mindestens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien aufweisen, wobei die Gruppe aus Folgendem besteht: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen.
  • Gemäß verschiedenen Beispielen kann das weitere Material 932 vom Träger 504 durch das Passivierungsmaterial, z. B. den weiteren Teil 524S des Passivierungsmaterials 524, elektrisch isoliert sein. Das weitere Material 932 kann eine Kontaktlochverbindung durch Silizium aufweisen und kann mit mindestens einer Chipkontaktstelle (nicht dargestellt) elektrisch verbunden sein. Der Träger 504 kann einen Chip 506 aufweisen, der eine oder mehrere elektronische Vorrichtungen und/oder elektrische Schaltungen, die im Träger 504 ausgebildet sind, aufweisen kann. Der Träger 504 mit dem Chip 506 kann einen Teil einer geschichteten Chipstapelanordnung bilden. Der Träger 504 und der Chip 506 können beispielsweise in der Ebene N einer geschichteten Chipstapelanordnung angeordnet sein. Weiteres Material 932 kann eine Kontaktlochverbindung durch Silizium aufweisen, die durch den Träger 504 hindurch, beispielsweise durch ein Durchgangsloch 902 hindurch, ausgebildet sein kann. Das weitere Material 932 kann eine elektrische Vorrichtung in der Ebene N+1 der geschichteten Chipstapelanordnung mit mindestens einer elektronischen Vorrichtung, die in der Ebene N der geschichteten Chipstapelanordnung angeordnet ist, und/oder mit einer elektronischen Vorrichtung, die in der Ebene N-1 der geschichteten Chipstapelanordnung angeordnet ist, elektrisch verbinden.

Claims (18)

  1. Verfahren (100) zur Herstellung einer Chipanordnung, wobei das Verfahren Folgendes aufweist: Ausbilden (110) eines Lochs in einem Träger (504) mit mindestens einem Chip (506), wobei das Ausbilden eines Lochs im Träger (504) Folgendes aufweist: selektives Entfernen von Trägermaterial, wodurch ein Hohlraum im Träger (504) ausgebildet wird, Ausbilden von Passivierungsmaterial (524) über einer oder mehreren Hohlraumwänden, die durch die selektive Entfernung des Trägermaterials freigelegt sind; selektives Entfernen eines Teils des Passivierungsmaterials (524) und von weiterem Trägermaterial, das durch die selektive Entfernung des Passivierungsmaterials (524) freigelegt ist, wobei ein weiterer Teil des Passivierungsmaterials (524) über mindestens einer Hohlraumwand (518) bleibt; wobei das Verfahren ferner das anschließende Ausbilden (120) einer Schicht (632) über dem weiteren Teil des Passivierungsmaterials (524), das über der mindestens einen Hohlraumwand (518) bleibt, aufweist; wobei das Ausbilden (110) eines Lochs (502) im Träger (504) das Ausbilden des Lochs (502) durch den Träger (504) hindurch aufweist, wobei der mindestens eine Chip (506) vom Träger (504) getrennt wird.
  2. Verfahren (100) nach Anspruch 1, wobei der Träger (504) ein Halbleitersubstrat aufweist.
  3. Verfahren (100) nach Anspruch 2, wobei der Träger (504) ein Siliziumsubstrat aufweist.
  4. Verfahren (100) nach einem der Ansprüche 1 bis 3, wobei die mindestens eine Hohlraumwand (518) eine Seitenwand des mindestens einen Chips (506) aufweist.
  5. Verfahren (100) nach einem der Ansprüche 1 bis 4, wobei das Ausbilden von Passivierungsmaterial (524) über einer oder mehreren Hohlraumwänden das Ausbilden eines Polymermaterials über der einen oder den mehreren Hohlraumwänden aufweist.
  6. Verfahren (100) nach einem der Ansprüche 1 bis 5, wobei das selektive Entfernen eines Teils des Passivierungsmaterials (524) und von weiterem Trägermaterial das selektive Entfernen eines Teils des Passivierungsmaterials (524) und des weiteren Trägermaterials durch Nassätzen und/oder Trockenätzen aufweist.
  7. Verfahren (100) nach einem der Ansprüche 1 bis 6, wobei das Ausbilden eines Lochs (502) im Träger (504) das Ausbilden eines Durchgangskontaktlochs (902) durch den Träger (504) hindurch aufweist und wobei das Ausbilden einer Schicht (632) über dem weiteren Teil des Passivierungsmaterials (524) das zumindest teilweise Füllen des Durchgangskontaktlochs (902) mit weiterem Material (932) aufweist.
  8. Verfahren (100) nach Anspruch 7, wobei das weitere Material (932) von mindestens einer Hohlraumwand (518) durch das Passivierungsmaterial (524) getrennt ist.
  9. Verfahren (100) nach Anspruch 7, das ferner das elektrische Verbinden des weiteren Materials (932) mit mindestens einer Chipkontaktstelle aufweist; und wobei das weitere Material (932) vom Träger (504) durch das Passivierungsmaterial (524) elektrisch isoliert ist.
  10. Verfahren (100) nach einem der Ansprüche 1 bis 9, wobei das Ausbilden einer Schicht (632) über dem weiteren Teil des Passivierungsmaterials (524) das Ausbilden eines weiteren Passivierungsmaterials (524) über dem weiteren Teil des Passivierungsmaterials (524), das über der mindestens einen Hohlraumwand (518) bleibt, aufweist.
  11. Verfahren (100) nach einem der Ansprüche 1 bis 10, das ferner das Abwechseln aufweist zwischen dem Ausbilden von Passivierungsmaterial (524) über einer oder mehreren Hohlraumwänden, die durch die selektive Entfernung des Trägermaterials freigelegt sind, und dem selektiven Entfernen eines Teils des Passivierungsmaterials (524) und von weiterem Trägermaterial, das durch die selektive Entfernung des Passivierungsmaterials (524) freigelegt ist, wobei ein weiterer Teil des Passivierungsmaterials (524) über mindestens einer Hohlraumwand (518) bleibt, bis eine gewünschte Lochtiefe im Träger (504) ausgebildet ist.
  12. Verfahren zur Herstellung einer Chipbaugruppe, wobei das Verfahren Folgendes aufweist: Vereinzeln von mehreren Chips (506) von einem Träger (504) mit mehreren Chips (506), wobei das Vereinzeln der mehreren Chips (506) Folgendes aufweist: Entfernen von Trägermaterial zwischen den mehreren Chips (506) an einer Trägeroberfläche; Ausbilden von Passivierungsmaterial (524) über Abschnitten des Trägers (504), die durch die Entfernung von Trägermaterial freigelegt sind; und Ätzen zumindest eines Teils des Passivierungsmaterials (524) und des Trägermaterials, das durch das Ätzen des mindestens einen Teils des Passivierungsmaterials (524) freigelegt ist; wobei restliches Passivierungsmaterial (524) Seitenwände der mehreren Chips (506) vor dem Ätzen schützt; wobei das Verfahren ferner Folgendes aufweist: Ausbilden mindestens einer Schicht (632) über dem restlichen Passivierungsmaterial (524); wobei die mindestens eine Schicht (632) und das restliche Passivierungsmaterial (524) einen Teil der Chipbaugruppe bilden.
  13. Verfahren nach Anspruch 12, wobei das Vereinzeln der mehreren Chips (506) ferner das Abwechseln aufweist zwischen dem Ausbilden von Passivierungsmaterial (524) über Abschnitten des Trägers (504), die durch die Entfernung von Trägermaterial freigelegt sind, und dem Ätzen zumindest eines Teils des Passivierungsmaterials (524) und Trägermaterials, das durch das Ätzen des mindestens einen Teils des Passivierungsmaterials (524) freigelegt ist; wobei restliches Passivierungsmaterial (524) Seitenwände der mehreren Chips (506) vor dem Ätzen schützt; bis die mehreren Chips (506) voneinander getrennt sind.
  14. Verfahren nach Anspruch 12 oder 13, wobei der Träger (504) ein Halbleitersubstrat aufweist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Ausbilden von Passivierungsmaterial (524) über Abschnitten des Trägers (504), die durch die Entfernung des Trägermaterials freigelegt sind, das Ausbilden eines Polymermaterials über Abschnitten des Trägers (504), die durch die Entfernung des Trägermaterials freigelegt sind, aufweist.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei das Ätzen zumindest eines Teils des Passivierungsmaterials (524) und des Trägermaterials, das durch das Ätzen des mindestens einen Teils des Passivierungsmaterials (524) freigelegt ist, das Ätzen zumindest eines Teils des Passivierungsmaterials (524) und des Trägermaterials, das durch das Ätzen des mindestens einen Teils des Passivierungsmaterials (524) freigelegt ist, durch chemisches Ätzen und/oder Plasmaätzen aufweist.
  17. Verfahren zur Herstellung einer Chipbaugruppe, wobei das Verfahren Folgendes aufweist: Entfernen von Trägermaterial von mindestens einem Bereich zwischen mehreren Chips (506) von einem Träger (504) mit den mehreren Chips (506), wobei das Entfernen von Trägermaterial die mehreren Chips (506) trennt; wobei das Entfernen des Trägermaterials Folgendes aufweist: Abwechseln zwischen dem Ausbilden von Passivierungsmaterial (524) über Abschnitten des Trägers (504), die durch die Entfernung von Trägermaterial freigelegt sind, und einem Entfernungsprozess, der selektiv einen Teil des Passivierungsmaterials (524) und von weiterem Trägermaterial entfernt, das durch die selektive Entfernung des Passivierungsmaterials (524) freigelegt ist, wobei Passivierungsmaterial (524), das nicht durch den Entfernungsprozess entfernt wird, über den Seitenwänden der mehreren Chips (506) ausgebildet ist, wobei das Verfahren ferner Folgendes aufweist: Ausbilden mindestens einer Schicht (632) über dem Passivierungsmaterial (524), das verbleibt, nachdem die mehreren Chips (506) getrennt wurden; wobei die mindestens eine Schicht (632) und das restliche Passivierungsmaterial (524) einen Teil der Chipbaugruppe bilden.
  18. Verfahren zur Herstellung einer Chipanordnung, wobei das Verfahren Folgendes aufweist: Ausbilden eines Kanals durch einen Träger (504) hindurch mit einem ersten Chip (506) und einem zweiten Chip (506), wobei der Kanal den ersten Chip (506) vom zweiten Chip (506) trennt, wobei das Ausbilden des Kanals durch den Träger (504) Folgendes aufweist: Ausbilden einer Kanalöffnung durch selektives Entfernen von Trägermaterial zwischen dem ersten Chip (506) und dem zweiten Chip (506); und Abwechseln zwischen dem Ausbilden von Passivierungsmaterial (524) über Abschnitten des Trägers (504), die durch die selektive Entfernung von Trägermaterial freigelegt sind, und dem selektiven Entfernen eines Teils des Passivierungsmaterials (524) und von weiterem Trägermaterial, das durch die selektive Entfernung des Passivierungsmaterials (524) freigelegt ist, wobei ein weiterer Teil des Passivierungsmaterials (524) über den Seitenwänden des Kanals bleibt, bis der Kanal durch den Träger (504) hindurch ausgebildet ist; wobei das Passivierungsmaterial (524), das über den Seitenwänden des Kanals bleibt, der durch den Träger (504) hindurch ausgebildet ist, auf mindestens etwa 100 nm verdickt wird.
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