DE102013105736B4 - Verwendung eines Metallisierungsschemas als Ätzmaske - Google Patents

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Abstract

Verfahren zur Bearbeitung eines Wafers, wobei das Verfahren Folgendes aufweist:
• Bereitstellen eines Wafers mit einer Mehrzahl von Chipbereichen und einer Mehrzahl von Kerbbereichen;
• Bilden eines Metallisierungsbereichs in der Mehrzahl von Chipbereichen;
• Aufbringen einer Gaszusammensetzung auf den Wafer, wobei die Gaszusammensetzung die Mehrzahl von Kerbbereichen wegätzt, und
• wobei die Gaszusammensetzung mit dem Metallisierungsbereich unter Bildung einer Passivierungsschicht reagiert.

Description

  • Aspekte dieser Offenbarung betreffen allgemein die Zerteilung von Wafern (Dicing). Insbesondere betrifft ein Aspekt dieser Offenbarung die Verwendung eines Metallisierungsschemas als Ätzmaske für Plasma-Dicing.
  • Wafer-Dicing ist ein Verfahren, bei dem Chips von einem Wafer aus Halbleitermaterial nach dessen Bearbeitung abgetrennt werden. Das Zerteilungsverfahren kann durch Ritzen und Brechen des Wafers durchgeführt werden. Dies kann durch Sägen oder Laserschneiden erfolgen.
  • Ein herkömmliches mechanisches Sägeverfahren erfordert eine breite Sägestraße, was zu einer kleineren Siliziumfläche für aktive Vorrichtungen führt. Darüber hinaus entstehen beim mechanischen Sägen Schäden durch Absplitterprobleme aufgrund der verringerten Waferdicke und des erhöhten Metallisierungsverhältnisses auf der Rückseite. Auch Qualitäts- und Zuverlässigkeitsprobleme sind abträglich.
  • Zerteilung mit dem Laser erfordert eine breitere Kerbe und verursacht einen Grat, was auch zu Brüchen bei der „Back End“-Weiterverarbeitung führt. Beim „Stealth“-Dicing wird die Kristallstruktur in amorphes Silizium verändert und ergibt so unbekannte Strukturen in der Kerbe. Beim Plasma-Dicing besteht ebenfalls keine Integration für plasmazerteilte Chips im Bulk und plasmazerteilte Chips ohne Rückseiten-Metallisierung.
  • Während der Plasmazerteilung kann Ätzen durchgeführt werden. Während eines Ätzschrittes wird ein Teil des Wafers durch ein „Maskier“-Material, das dem Ätzen widersteht, vor dem Ätzmittel geschützt. In einigen Fällen ist das Maskiermaterial ein Fotoresist, der mittels Fotolithographie strukturiert wurde. In anderen Situationen ist eine haltbarere Maske, beispielsweise aus Siliziumnitrid erforderlich.
  • Aus dem Dokument US 2006 / 0 003 551 A1 ist ein Verfahren zum Bearbeiten eines Halbleitersubstrats bekannt, bei dem auf einem Substrat gebildete Chips durch einen gemeinsamen Prozess vereinzelt werden, wobei auf einer Rückseite des Substrates Grabenbereiche ausgebildet sind. Mittels isotropen Ätzens werden die Grabenbereiche weggeätzt und die Chips vereinzelt.
  • Aus dem Dokument US 2010 / 0 055 875 A1 ist das Vereinzeln von Chips mittels Plamaätzens mit Gasen bekannt.
  • Deshalb wäre es vorteilhaft, ein Verfahren, ein System und ein Computerprogramm zu haben, die ein oder mehr der oben erwähnten Probleme beheben.
  • Es wird ein Verfahren zur Bearbeitung eines Wafers bereitgestellt, wobei das Verfahren Folgendes aufweist: Bereitstellen eines Wafers mit einer Mehrzahl von Chipbereichen und einer Mehrzahl von Kerbbereichen; Bilden eines Metallisierungsbereichs in der Mehrzahl von Chipbereichen; Aufbringen einer Gaszusammensetzung auf den Wafer, wobei die Gaszusammensetzung die Mehrzahl von Kerbbereichen wegätzt, und wobei die Gaszusammensetzung mit dem Metallisierungsbereich unter Bildung einer Passivierungsschicht reagiert.
  • In einer Ausgestaltung kann der Metallisierungsbereich eine selbstausrichtende Maske für die Chiptrennung sein.
  • In noch einer Ausgestaltung kann die Gaszusammensetzung die Passivierungsschicht nicht wegätzen.
  • In noch einer Ausgestaltung kann der Metallisierungsbereich aus Kupfer sein.
  • In noch einer Ausgestaltung kann die Gaszusammensetzung Fluor aufweisen.
  • In noch einer Ausgestaltung kann das Aufbringen der Gaszusammensetzung Folgendes aufweisen: Durchführen eines BOSCH-Ätzverfahrens.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Bilden von Verbindungen auf dem Wafer vor der Bildung des Metallisierungsbereichs.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Bilden einer Keimschicht auf den Verbindungen.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Nachweisen, dass der Wafer in getrennte Chips unterteilt wurde; Laminieren des Wafers; und Entfernen des Trägers von den abgetrennten Chips.
  • Ferner wird ein Wafer bereitgestellt, aufweisend: eine Mehrzahl von Chipbereichen; eine Mehrzahl von Kerbbereichen zwischen der Mehrzahl von Chipbereichen; und einen Metallisierungsbereich auf der Mehrzahl von Chipbereichen, wobei der Metallisierungsbereich zur Reaktion mit einer Gaszusammensetzung zur Bildung einer Passivierungsschicht ausgelegt ist.
  • In einer Ausgestaltung kann der Metallisierungsbereich eine selbstausrichtende Maske für die Chiptrennung sein.
  • In noch einer Ausgestaltung kann die Passivierungsschicht nicht weggeätzt werden, wenn sie der Gaszusammensetzung ausgesetzt ist.
  • In noch einer Ausgestaltung kann der Metallisierungsbereich aus Kupfer sein.
  • In noch einer Ausgestaltung kann die Gaszusammensetzung Fluor aufweisen.
  • Ferner wird ein Verfahren zur Herstellung eines Halbleiterelements bereitgestellt, das Verfahren aufweisend: Bereitstellen eines Halbleiterchips mit einer Mehrzahl von Chipbereichen und einer Mehrzahl von Kerbbereichen; Bilden eines Metallisierungsbereichs in der Mehrzahl von Chipbereichen; und Aufbringen einer Gaszusammensetzung auf den Wafer, wobei die Gaszusammensetzung die Mehrzahl von Kerbbereichen wegätzt, und wobei die Gaszusammensetzung mit dem Metallisierungsbereich unter Bildung einer Passivierungsschicht reagiert.
  • In einer Ausgestaltung kann der Metallisierungsbereich eine selbstausrichtende Maske für die Chiptrennung sein.
  • In den Zeichnungen beziehen sich gleiche Bezugsziffern allgemein auf dieselben Teile in allen unterschiedlichen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht. In der folgenden Beschreibung werden Aspekte dieser Offenbarung mit Bezug auf die folgenden Zeichnungen beschrieben.
  • In den Zeichnungen zeigen:
    • 1 eine schematische Draufsicht auf einen Wafer nach einem Aspekt dieser Offenbarung;
    • 2 ein Blockdiagramm eines an einem Träger befestigten Wafers nach einem Aspekt dieser Offenbarung;
    • 3 eine Veranschaulichung einer Seitenansicht eines an einem Träger befestigten Wafers mit einem Fotoresist nach einem Aspekt dieser Offenbarung;
    • 4 eine Veranschaulichung einer Seitenansicht eines an einem Träger befestigten Wafers nach dem Ätzen des Wafers gemäß einem Aspekt dieser Offenbarung;
    • 5 eine Veranschaulichung einer Seitenansicht eines an einem Laminat befestigten Wafers nach einem Aspekt dieser Offenbarung;
    • 6 ein Flussdiagramm zur Bearbeitung eines Wafers nach einem Aspekt dieser Offenbarung; und
    • 7 ein Flussdiagramm für das Sägeverfahren nach einem Aspekt dieser Offenbarung.
  • Die folgende ausführliche Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die zur Veranschaulichung bestimmte Details und Aspekte zeigen, in denen die Erfindung praktiziert werden kann. Das Wort „beispielhaft“ soll hierin „als Beispiel, Fall oder zur Veranschaulichung dienend“ bedeuten. Kein hierin als „beispielhaft“ beschriebener Aspekt oder Design ist zwingend als bevorzugt oder vorteilhaft gegenüber anderen Aspekten oder Designs auszulegen.
  • In dieser Beschreibung bedeuten Verweise auf verschiedene Merkmale (z.B., Elemente, Strukturen, Module, Komponenten, Schritte, Vorgänge, Eigenschaften usw.) in „einem Aspekt“, „Beispielaspekt“, „einem Aspekt“, „einem anderer Aspekt“, „irgendeinem Aspekt“, „verschiedenen Aspekten“, „anderen Aspekten“, „einem alternativen Aspekt“ und dergleichen, dass jedes beliebige Merkmal, in ein oder mehr Aspekten der vorliegenden Offenbarung enthalten ist, aber nicht notwendigerweise im gleichen Aspekt kombiniert ist.
  • In dieser Beschreibung können Verweise auf eine „Anzahl von“ eins oder mehr bedeuten. Beispielsweise kann eine Anzahl von Gegenständen ein Gegenstand, zehn Gegenstände, fünfzig Gegenstände oder jede beliebige Anzahl von Gegenständen sein. Anzumerken ist auch, dass in dieser Beschreibung Verweise auf „zumindest eines (einer) von“ jede beliebige Kombination bedeuten kann. Beispielsweise kann zumindest einer von Gegenstand A und Gegenstand B Gegenstand A, Gegenstand B oder beide Gegenstände A und B sein.
  • Obwohl die Beschreibung hierin mit Bezug auf bestimmte Aspekte veranschaulicht und beschrieben ist, soll die Beschreibung nicht auf die gezeigten Details beschränkt werden. Änderungen der Details sind innerhalb des Umfangs und der Schutzbereichsäquivalente der Ansprüche möglich.
  • Wafer können üblicherweise bei der Herstellung von integrierten Schaltkreisen (ICs) oder Chips verwendet werden. Ein Wafer kann eine Mehrzahl von Chipbereichen oder einstückig geformten Chips aufweisen. Die Chipbereiche oder Chips können durch ein Vereinzelungsverfahren, wie beispielsweise Sägen, getrennt werden. Die Vereinzelung oder Zerteilung der Chips kann auch als Dicing bezeichnet werden.
  • Normalerweise erfolgt der Sägevorgang an sogenannten Zerteilungsstraßen (die manchmal auch Sägestraßen oder Ritzlinien genannt werden), die zwischen den Chips verlaufen, und resultiert in der Entfernung des Wafermaterials und in der Zerstörung von Strukturen, die sich in diesen Zerteilungsstraßen befinden. Der Bereich eines Wafers, der von dem Zerteilungsvorgang beeinflusst (z.B. zerstört) wird, kann auch als Kerbbereich des Wafers bezeichnet werden.
  • 1 zeigt eine schematische Draufsicht auf einen Wafer nach einem Aspekt dieser Offenbarung. Der Wafer 100 kann eine Mehrzahl von Chipbereichen 101 aufweisen, die durch einen zwischen den Chipbereichen 101 angeordneten Kerbbereich 103 voneinander getrennt sind. Die Anzahl der Chipbereichen 101 kann willkürlich gewählt werden. Wie in 1 gezeigt, können die Chipbereiche 101 eine quadratische Gestalt aufweisen, aber die Chipbereiche 101 können auch eine rechteckige Gestalt oder allgemein jede andere Gestalt aufweisen. Wie in 1 gezeigt können die Chipbereiche 101 in einer rechteckigen Reihe angeordnet sein, aber die Chipbereiche 101 können auch anders angeordnet sein. Wie in 1 gezeigt kann der Wafer 100 eine kreisförmige Gestalt aufweisen, aber der Wafer 100 kann auch eine rechteckige oder quadratische Gestalt oder allgemein jede andere beliebige Gestalt aufweisen.
  • Der Begriff „Kerbbereich“ wie hierin verwendet, kann als Verweis auf einen Bereich eines Wafers verstanden werden, der in einem Chipvereinzelungs- oder Zerteilungsprozess zumindest teilweise entfernt oder zerstört werden kann. Gemäß verschiedenen Aspekten kann der in 1 gezeigt Kerbbereich 103 beispielsweise zur Veranschaulichung eine oder mehr Zerteilungsstraßen oder Ritzlinien des Wafers 100 aufweisen oder solchen entsprechen (mit anderen Worten eine Linie oder Linien, entlang welcher der Wafer 300 zerteilt werden kann (z.B. geschnitten, z.B. mit einer Säge, durch Laserschneiden oder Plasmaätzen)). Gemäß einigen Aspekten kann der Kerbbereich 103 zumindest teilweise zwischen den Chipbereichen 101 des Wafers 100 angeordnet sein. Die Anzahl der Chipbereiche des Wafers 100 kann nach verschiedenen Aspekten willkürlich gewählt werden.
  • Der Chipbereich 101 oder die Mehrzahl von Chipbereiche des Wafers 100 kann jede beliebige Gestalt aufweisen, beispielsweise eine quadratische oder rechteckige Gestalt nach einigen Aspekten, aber gemäß einigen Aspekten kann auch jede andere Gestalt möglich sein.
  • Gemäß einigen Aspekten können die Chipbereiche in einer rechteckigen Reihe, z.B. ähnlich wie die in 1 gezeigte Reihe angeordnet sein. Gemäß anderen Aspekten können die Chipbereiche aber auch anders angeordnet sein.
  • 2 zeigt ein Blockdiagramm eines an einem Träger befestigten Wafers nach einem Aspekt dieser Offenbarung. Der Wafer 202 kann am Träger 201 befestigt sein. Der Träger 201 kann dem Wafer 202 während des Zerteilungsverfahrens Stabilität verleihen. Der Wafer 202 kann beispielsweise gemäß einigen Aspekten ein Halbleiterwafer sein, wie beispielsweise ein Siliziumwafer (alternativ oder zusätzlich kann auch jedes andere geeignete Halbleitermaterial oder -materialien, einschließlich Halbleiterverbundwerkstoffe, verwendet werden).
  • Gemäß verschiedenen Aspekten kann der Wafer 202 einen Chipbereich 203 aufweisen. Gemäß verschiedenen Aspekten kann der Chipbereich 203 dem Bereich eines Chips entsprechen, der in einem Chipvereinzelungs- oder Zerteilungsverfahren von dem Wafer 202 erhalten wurde.
  • Gemäß einigen Aspekten kann der Wafer 202 zumindest einen zusätzlichen Chipbereich 203a wie gezeigt aufweisen. Gemäß einigen Aspekten kann der zumindest eine zusätzliche Chipbereich 203a dem Bereich des zumindest einen zusätzlichen Chips entsprechen, der mit dem Chipvereinzelungs- oder Zerteilungsverfahren aus dem Wafer 202 erhalten wurde. Gemäß einigen Aspekten kann der zumindest eine zusätzliche Chipbereich 203a die gleiche oder eine ähnliche Konfiguration aufweisen wie der Chipbereich 203.
  • Gemäß einigen Aspekten kann der Wafer 202 natürlich auch eine Mehrzahl von Chipbereichen (z.B. die Chipbereiche 203, 203a und möglicherweise weitere Chipbereiche (nicht gezeigt)) oder einstückig geformte Chips aufweisen. So kann der Wafer 202 beispielsweise eine ähnliche Struktur wie der in 1 gezeigte Wafer 100 aufweisen (beispielsweise können die Chipbereiche 202, 203a den beiden benachbarten Chipbereichen 101 des Wafers 100 aus 1 entsprechen) und der Wafer 202 kann später zerteilt werden (z.B. durch Sägen), um einzelne Chips zu erhalten.
  • Gemäß verschiedenen Aspekten kann der Chipbereich 203 wie gezeigt einen Metallisierungsbereich 204 aufweisen. Mit anderen Worten kann ein Metallisierungsbereich 204 in dem Chipbereich 203 angeordnet sein. Gemäß einigen Aspekten kann der Metallisierungsbereich 204 beispielsweise in einem peripheren Bereich des Chipbereichs 203 angeordnet sein, z.B. in der Nähe eines Randes des Chipbereichs 203. Gemäß einigen Aspekten kann der Metallisierungsbereich 204 ein Pad aufweisen oder ein Pad sein. Gemäß einigen Aspekten kann das Pad ein Metall oder eine Metalllegierung wie z.B. Kupfer (Cu) Aluminium (Al) oder eine Cu und/oder Al enthaltende Legierung enthalten oder daraus bestehen. Alternativ oder zusätzlich kann das Pad andere Metalle oder Metalllegierungen enthalten oder daraus bestehen.
  • Gemäß einigen Aspekten kann der Metallisierungsbereich 204 auf oder über einer Oberfläche des Wafer 202 in dem Chipbereich 203 angeordnet sein.
  • Gemäß einigen Aspekten kann der Chipbereich 203a zumindest einen zusätzlichen Metallisierungsbereich 204a aufweisen (ein erster zusätzlicher Metallisierungsbereich 204a ist als Beispiel gezeigt; gemäß einigen Aspekten kann aber auch nur ein zusätzlicher Metallisierungsbereich oder mehr als zwei zusätzliche Metallisierungsbereiche vorliegen). Die zusätzlichen Metallisierungsbereiche können dieselbe oder eine ähnliche Konfiguration aufweisen wie der Metallisierungsbereich 204, beispielsweise als Pads.
  • Gemäß verschiedenen Aspekten kann der Wafer 202 einen Kerbbereich 205 aufweisen. Der Kerbbereich 205 kann neben dem Chipbereich 203 angeordnet sein.
  • Der Begriff „Kerbbereich“ wie hierin verwendet, kann als Verweis auf einen Bereich eines Wafers verstanden werden, der in einem Chipvereinzelungs- oder Zerteilungsverfahren zumindest teilweise entfernt oder zerstört werden kann. Gemäß verschiedenen Aspekten kann der Kerbbereich 205 beispielsweise zur Veranschaulichung ein oder mehr Zerteilungsstraßen oder Ritzlinien des Wafers 202 aufweisen oder solchen entsprechen (mit anderen Worten eine Linie oder Linien, entlang welcher der Wafer 300 zerteilt werden kann (z.B. geschnitten, z.B. mit einer Säge)). Gemäß einigen Aspekten kann der Kerbbereich 205 zumindest teilweise zwischen dem Chipbereich 203 und dem zumindest einen zusätzlichen Chipbereich (z.B. dem zusätzlichen Chipbereich 203a und möglicherweise anderen zusätzlichen Chipbereichen (nicht gezeigt)) des Wafers 202 angeordnet sein. Gemäß einigen Aspekten kann der Wafer 202 beispielsweise eine Mehrzahl von Chipbereichen 203, 203a aufweisen, die durch den Kerbbereich 205 getrennt werden können, die zwischen den Chipbereichen 203, 203a gebildet sein kann, z.B. ähnlich wie der Wafer 100 aus 1. Die Anzahl der Chipbereiche des Wafers 202 kann nach verschiedenen Aspekten willkürlich gewählt werden.
  • Der Chipbereich 203 oder die Mehrzahl von Chipbereichen des Wafers 202 kann jede beliebige Gestalt aufweisen, beispielsweise eine quadratische oder rechteckige Gestalt nach einigen Aspekten, aber gemäß einigen Aspekten kann auch jede andere Gestalt möglich sein.
  • Gemäß einigen Aspekten können die Bereiche in einer rechteckigen Reihe, z.B. ähnlich wie die in 1 gezeigte Reihe angeordnet sein. Gemäß anderen Aspekten können die Chipbereiche aber auch anders angeordnet sein.
  • Gemäß einigen Aspekten kann die Passivierungsschicht 206 auf oder über einer Oberfläche des Metallisierungsbereichs 204 angeordnet sein.
  • Gemäß einigen Aspekten kann der Metallisierungsbereich 204a zumindest eine zusätzliche Passivierungsschicht 206a aufweisen (eine erste zusätzliche Passivierungsschicht 206a wird als Beispiel gezeigt; es kann gemäß einigen Aspekten aber auch nur eine zusätzliche Passivierungsschicht oder mehr als zwei zusätzliche Passivierungsschichten geben). Die zusätzlichen Passivierungsschichten können dieselbe oder eine ähnliche Konfiguration aufweisen wie die Passivierungsschicht 206.
  • Gemäß einigen Aspekten dieser Offenbarung kann die Passivierungsschicht 206 ein „passives“ Material sein und sie ist eine abschirmende äußere Korrosionsschicht, die mit einer Mikrobeschichtung erzeugt werden kann. Passivierung ist zur Festigkeit und Konservierung des Erscheinungsbilds von Metall nützlich.
  • Gemäß einigen Aspekten dieser Offenbarung kann die Passivierungsschicht 206 aus dem gleichen Metall oder der gleichen Metalllegierung bestehen wie der Metallisierungsbereich 204. Die Passivierungsschicht 206 kann ein Metall oder eine Metalllegierung wie z.B. Kupfer (Cu), Aluminium (Al) oder eine Cu und/oder Al enthaltende Legierung enthalten oder daraus bestehen. Alternativ oder zusätzlich kann Passivierungsschicht 206 andere Metalle oder Metalllegierungen enthalten oder daraus bestehen.
  • Gemäß einigen Aspekten kann die Passivierungsschicht 206 aus demselben Metall oder derselben Metalllegierung bestehen wie der Metallisierungsbereich 204, bis die Passivierungsschicht 206 mit der Gaszusammensetzung 207 in Berührung kommt. Der Metallisierungsbereich 204 kann zur Erzeugung der Passivierungsschicht 206 mit der Gaszusammensetzung 207 reagieren.
  • Die Gaszusammensetzung 207 kann Fluor oder eine Fluorverbindung sein. In anderen Aspekten dieser Offenbarung ist die Gaszusammensetzung 207 eine andere Gaskombination.
  • 3 zeigt eine Darstellung einer Seitenansicht eines an einem Träger befestigten Wafers mit einem Fotoresist nach einem Aspekt dieser Offenbarung. Der Wafer 302 kann an dem Träger 301 befestigt sein. Der Träger 301 kann dem Wafer 302 während des Zerteilungsverfahrens Stabilität verleihen. Der Wafer 302 kann beispielsweise gemäß einigen Aspekten ein Halbleiterwafer sein, wie beispielsweise ein Siliziumwafer (alternativ oder zusätzlich kann auch jedes andere geeignete Halbleitermaterial oder -materialien, einschließlich Halbleiterverbundwerkstoffe, verwendet werden).
  • Gemäß verschiedenen Aspekten sind Schichten 303-305 auf dem Wafer 302 angeordnet. Die Schichten 303-305 können TiW/W/TiW-Schichten sein. In verschiedenen Aspekten dieser Offenbarung können auch andere Metallkombinationen für die Schichten 303-305 verwendet werden. In einem Aspekt können die Schichten 303-305 eine Breite von 300 nm/300 nm/50 nm aufweisen. In verschiedenen Aspekten dieser Offenbarung können die Schichten 303-305 andere Breiten aufweisen.
  • Gemäß verschiedenen Aspekten ist der Metallisierungsbereich 306 auf der Schicht 305 angeordnet. Gemäß einigen Aspekten kann das Pad ein Metall oder eine Metalllegierung wie z.B. Kupfer (Cu) Aluminium (Al) oder eine Cu und/oder Al enthaltende Legierung enthalten oder daraus bestehen. Alternativ oder zusätzlich kann der Metallisierungsbereich 306 andere Metalle oder Metalllegierungen enthalten oder daraus bestehen.
  • Gemäß verschiedenen Aspekten kann die Fotoresistschicht 307 zwischen Bereichen des Metallisierungsbereichs 306 angeordnet sein. Die Fotoresistschicht 307 kann in einem Fotolithographieverfahren verwendet werden. In einem Aspekt dieser Offenbarung kann die Fotoresistschicht 307 ca. 15 Mikrometer Breite eines negative Fotoresistharzes sein. In verschiedenen Aspekten dieser Offenbarung kann ein positives Fotoresistharz verwendet werden.
  • Gemäß verschiedenen Aspekten kann die Fotoresistschicht 307 während eines elektrochemischen Abscheidungsverfahrens zur Erzeugung eines Musters (anders ausgedrückt einer Strukturierung) für den Metallisierungsbereich 306 verwendet werden. In verschiedenen Aspekten dieser Offenbarung kann die Metallisierungsschicht 306 auf die Schicht 305 gesputtert werden.
  • 4 zeigt eine Darstellung einer Seitenansicht eines an einem Träger befestigten Wafers nach dem Ätzen des Wafers gemäß einem Aspekt dieser Offenbarung. Der Wafer 402 kann an dem Träger 401 befestigt sein. Der Träger 401 kann dem Wafer 402 während des Zerteilungsverfahrens Stabilität verleihen. Der Wafer 402 kann beispielsweise gemäß einigen Aspekten ein Halbleiterwafer sein, wie beispielsweise ein Siliziumwafer (alternativ oder zusätzlich kann auch jedes andere geeignete Halbleitermaterial oder -materialien, einschließlich Halbleiterverbundwerkstoffe, verwendet werden).
  • Gemäß verschiedenen Aspekten sind Schichten 403-405 auf dem Wafer 402 angeordnet. Die Schichten 403-405 können TiW/W/TiW-Schichten sein. In verschiedenen Aspekten dieser Offenbarung können auch andere Metallkombinationen für die Schichten 403-405 verwendet werden. In einem Aspekt können die Schichten 403-405 eine Breite von 300 nm/300 nm/50 nm aufweisen. In verschiedenen Aspekten dieser Offenbarung können die Schichten 403-405 andere Breiten aufweisen.
  • Gemäß verschiedenen Aspekten ist der Metallisierungsbereich 406 auf der Schicht 405 angeordnet. Gemäß einigen Aspekten kann der Metallisierungsbereich 406 ein Metall oder eine Metalllegierung wie z.B. Kupfer (Cu), Aluminium (Al) oder eine Cu und/oder Al enthaltende Legierung enthalten oder daraus bestehen. Alternativ oder zusätzlich kann der Metallisierungsbereich 406 andere Metalle oder Metalllegierungen enthalten oder daraus bestehen.
  • Gemäß einem Aspekt dieser Offenbarung wurde der Wafer 402 während eines Zerteilungsverfahrens geätzt. Beispielsweise kann der Wafer 402 in Bereichen 407 mit einem BOSCH-Ätzverfahren geätzt worden sein. Das BOSCH-Verfahren ist eine Art von reaktivem Ionentiefenätzen (DRIE). DRIE ist ein hoch anisotropes Ätzverfahren zur Erzeugung von tief penetrierenden Löchern und Gräben mit steilen Seiten in Wafern/Substraten, in der Regel mit hohen Aspektverhältnissen. Das BOSCH-Verfahren wird auch als gepulstes oder zeit-gemultiplextes Ätzen bezeichnet.
  • Während des BOSCH Verfahrens wechselt das System wiederholt zwischen zwei Modi, um fast vertikale Strukturen zu erzielen. Der erste Modus ist fast isotropes Standard-Plasmaätzen. Das Plasma enthält einige Ionen, die den Wafer aus einer fast vertikalen Richtung angreifen. Schwefelhexafluorid kann für einen Siliziumwafer verwendet werden. In verschiedenen Aspekten kann Schwefelhexafluorid eine Gaszusammensetzung 207 wie in 2 gezeigt sein. In verschiedenen Aspekten können andere Gaszusammensetzungen verwendet werden, die zur Erzeugung einer Passivierungsschicht mit einem Metallisierungsbereich 406 geeignet sind.
  • Der zweite Modus ist die Abscheidung einer chemisch inerten Passivierungsschicht. Die Passivierungsschicht schützt das gesamte Substrat vor weiterem chemischem Angriff und verhindert weiteres Anätzen. Während der Ätzphase greifen die gerichteten Ionen, die das Substrat bombardieren, jedoch die Passivierungsschicht am Boden des Grabens (aber nicht entlang der Seiten) in den Bereichen 407 an. Die gerichteten Ionen kollidieren mit dem Boden des Grabens und sputtern ihn ab, wodurch das Substrat dem chemischen Ätzmittel ausgesetzt wird. Diese Ätz/Abscheidungsschritte werden viele Male wiederholt und ergeben eine große Anzahl von sehr kleinen isotropen Ätzschritten, die nur am Boden der geätzten Gräben stattfinden.
  • In Aspekten dieser Offenbarung ist der zweite Modus der Abscheidung der Passivierungsschicht nicht notwendig, weil der Metallisierungsbereich 406 mit der Gaszusammensetzung reagiert. Der zweite Modus ist möglicherweise unnötig, weil die Passivierungsschicht geformt wird, wenn der Metallisierungsbereich 406 mit der Gaszusammensetzung reagiert.
  • 5 zeigt eine Darstellung einer Seitenansicht eines an einem Laminat befestigten Wafers nach einem Aspekt dieser Offenbarung. Der Wafer 502 kann gemäß einigen Aspekten beispielsweise ein Halbleiterwafer sein, wie etwa ein Siliziumwafer (alternativ oder zusätzlich kann auch jedes andere geeignete Halbleitermaterial oder -materialien, einschließlich Halbleiter-Verbundwerkstoffe, verwendet werden).
  • Gemäß verschiedenen Aspekten sind Schichten 503-505 auf dem Wafer 502 angeordnet. Die Schichten 503-505 können TiW/W/TiW-Schichten sein. In verschiedenen Aspekten dieser Offenbarung können auch andere Metallkombinationen für die Schichten 503-505 verwendet werden. In einem Aspekt können die Schichten 503-505 eine Breite von 300 nm/300 nm/50 nm aufweisen. In verschiedenen Aspekten dieser Offenbarung können die Schichten 503-505 andere Breiten aufweisen.
  • Gemäß verschiedenen Aspekten ist der Metallisierungsbereich 506 auf der Schicht 505 angeordnet. Gemäß einigen Aspekten kann das Pad ein Metall oder eine Metalllegierung wie z.B. Kupfer (Cu) Aluminium (Al) oder eine Cu und/oder Al enthaltende Legierung enthalten oder daraus bestehen. Alternativ oder zusätzlich kann der Metallisierungsbereich 506 andere Metalle oder Metalllegierungen enthalten oder daraus bestehen.
  • Gemäß verschiedenen Aspekten wurden die Träger aus 3 und 4 entfernt. Darüber hinaus wurde das Laminat 507 auf die Metallisierungsbereiche 506 aufgelegt.
  • 6 ist ein Flussdiagramm zur Bearbeitung eines Wafers nach einem Aspekt dieser Offenbarung. Das Verfahren 600 kann mit einem zerteilbereiten Wafer verwendet werden, beispielsweise mit dem in 1 gezeigten Wafer 100.
  • In einem Aspekt beginnt das Verfahren mit der Bereitstellung eines Wafers mit einem Chipbereich und einem Kerbbereich (Schritt 602).
  • Anschließend bildet das Verfahren einen Metallisierungsbereich in dem Chipbereich (Schritt 804). Der Metallisierungsbereich kann ein Metall oder eine Metalllegierung wie z.B. Kupfer (Cu), Aluminium (Al) oder eine Cu und/oder Al enthaltende Legierung enthalten oder daraus bestehen. Alternativ oder zusätzlich kann der Metallisierungsbereich aus anderen Metallen oder Metalllegierungen bestehen.
  • Danach legt das Verfahren eine Gaszusammensetzung an den Wafer an, wobei die Gaszusammensetzung die Kerbe wegätzt (Schritt 806). Gemäß einigen Aspekten reagiert die Gaszusammensetzung mit dem Metallisierungsbereich unter Bildung einer Passivierungsschicht. Es ist auch möglich, dass die Gaszusammensetzung die Passivierungsschicht nicht wegätzt. Die Gaszusammensetzung kann aber die Passivierungsschicht am Boden der Kerbbereichen wegätzen. Gemäß einigen Aspekten kann die Gaszusammensetzung Fluor, eine Kombination aus Fluor und anderen Gasen wie z.B. Sauerstoff, Fluorid oder jeder anderen geeigneten Verbindung sein.
  • Gemäß einigen Aspekten führt das Verfahren ein BOSCH-Ätzverfahren durch, wenn das Verfahren die Gaszusammensetzung aufbringt.
  • Zusätzlich kann das Verfahren nach Schritt 806 ferner erkennen, ob der Wafer in getrennte Chips unterteilt wurde (das Ätzverfahren ist fertig), den Wafer laminieren und den Träger von den abgetrennten Chips entfernen.
  • Anschließend endet dieses Verfahren.
  • 7 ist ein Flussdiagramm für das Zerteilungsverfahren nach einem Aspekt dieser Offenbarung. Das Verfahren 700 kann mit einem zerteilbereiten Wafer verwendet werden, beispielsweise mit dem in 1 gezeigten Wafer 100.
  • In einem Aspekt beginnt das Verfahren mit der Bereitstellung eines Wafers mit einem Chipbereich und einem Kerbbereich (Schritt 702).
  • Danach scheidet das Verfahren eine Reihe von Verbindungen auf dem Wafer ab (Schritt 704). Beispielsweise während der Bildung der Verbindung kann das Verfahren Schichten von TiW (Titanwolfram), W (Wolfram) und dann eine weitere TiW-Schicht auf dem Wafer abscheiden. In verschiedenen Aspekten dieser Offenbarung können auch andere Materialarten zur Bildung der Verbindungen verwendet werden. Dies ist nur ein Beispiel eines Aspekts von Verbindungsmaterialien und des Verfahrens.
  • Danach bringt das Verfahren eine Keimschicht auf (Schritt 706). Die Keimschicht kann aus demselben Material bestehen wie der Metallisierungsbereich. In verschiedenen Ausführungsformen kann die Metallisierungsschicht ein Metall oder eine Metalllegierung wie z.B. Kupfer (Cu), Aluminium (Al) oder eine Cu und/oder Al enthaltende Legierung enthalten oder daraus bestehen.
  • Anschließend bildet das Verfahren einen Metallisierungsbereich in dem Chipbereich (Schritt 708). Der Metallisierungsbereich kann ein Metall oder eine Metalllegierung wie z.B. Kupfer (Cu), Aluminium (Al) oder eine Cu und/oder Al enthaltende Legierung enthalten oder daraus bestehen. Alternativ oder zusätzlich kann der Metallisierungsbereich aus anderen Metalle oder Metalllegierungen bestehen. Der Metallisierungsbereich kann durch elektrochemische Abscheidung (ECD) abgeschieden werden. Alternativ oder zusätzlich kann der Metallisierungsbereich auf den Wafer gesputtert werden. Das Verfahren kann eine ECD CM Resistbeschichtung von ca. 15 Mikrometer THB Negativresist verwenden. In verschiedenen Aspekten dieser Offenbarung können auch andere Arten von Negativresist verwendet werden, oder für ECD können sogar Positivresists verwendet werden.
  • Anschließend kann das Verfahren den Resiststreifen entfernen (Schritt 710). Dann kann das Verfahren eine Keimschichtätzung durchführen (Schritt 712). Danach kann das Verfahren durch die Verbindungsschichten in dem Kerbbereich ätzen (Schritt 714). Das Verfahren kann ein reaktives Ionenätzverfahren zum Ätzen durch die Verbindungsschichten verwenden. In den verschiedenen Aspekten dieser Offenbarung kann das Verfahren andere Arten von Ätzverfahren anwenden. Dann kann das Verfahren ein Temperverfahren durchführen (Schritt 716).
  • Zunächst führt das Verfahren ein BOSCH-Ätzverfahren durch (Schritt 718). In einem Aspekt der Offenbarung kann das BOSCH-Ätzverfahren ein modifiziertes BOSCH-Ätzverfahren mit einem einzelnen Modus sein. Während dieses Verfahrens kann beispielsweise nur eine Gaszusammensetzung aufgebracht werden, die mit dem Metallisierungsbereich unter Bildung einer Passivierungsschicht reagiert. Die Gaszusammensetzung kann eine Kombination aus Sauerstoff und einer Fluoridverbindung sein. In einigen anderen Aspekten können andere Gaszusammensetzungen verwendet werden, die andere Gase im Gemisch mit einer auf Fluor bestehenden Verbindung aufweisen.
  • In ein oder mehr nicht zur Erfindung gehörenden Aspekten kann das Verfahren anstelle eines BOSCH-Ätzverfahrens eine elektrochemische Ätzung durchführen. Bei dieser elektrochemischen Ätzung kann Fluorwasserstoffsäure und nicht nur Gas verwendet werden. Das Verfahren kann zur Bildung von porösem Silizium und anderen foto-elektrochemischen Wirkungen an Siliziumelektroden, die in Fluorwasserstoffsäure anodisiert wurden, führen.
  • Dann laminiert das Verfahren die Chips und entfernt den Träger (Schritt 720). Während der Laminierung wird ein Laminat auf der dem Träger gegenüberliegende Seite der Chips gesetzt. Das Laminat hält die Chips fest, während der Träger entfernt wird.
  • Anschließend endet dieses Verfahren.
  • Die Flussdiagramme und Blockdiagramme in den unterschiedlichen abgebildeten Aspekten veranschaulichen die Architektur, die Funktionalität und den Vorgang einiger möglicher Implementierungen der Geräte, Methoden, Systeme und Computerprogrammprodukte. In dieser Hinsicht kann jeder Block im Flussdiagramm oder in den Blockdiagrammen ein Modul, Segment oder Teil eines computer-verwendbaren oder -lesbaren Programmcodes darstellen, der ein oder ausführbare Anweisungen zur Umsetzung der vorgegebenen Funktion oder Funktionen umfasst. In einigen alternativen Implementierungen können die Funktion oder die Funktionen, die im Block notiert wurden, außerhalb der in den Abbildungen gezeigten Reihenfolge auftreten. In einigen Fällen können beispielsweise zwei nacheinander gezeigte Blöcke gleichzeitig ausgeführt werden oder die Blöcke können manchmal in der umgekehrten Reihenfolge ausgeführt werden, je nach Funktionalität.
  • Ein Aspekt dieser Offenbarung stellt ein Verfahren zur Bearbeitung eines Wafers bereit. Das Verfahren weist auf: die Bereitstellung eines Wafers mit einer Mehrzahl von Chipbereichen und einer Mehrzahl von Kerbbereichen; die Bildung eines Metallisierungsbereichs in der Mehrzahl von Chipbereichen; das Aufbringen einer Gaszusammensetzung auf den Wafer, wobei die Gaszusammensetzung die Mehrzahl von Kerbbereichen wegätzt, und wobei die Gaszusammensetzung mit dem Metallisierungsbereich unter Bildung einer Passivierungsschicht reagiert.
  • In einem Aspekt dieser Offenbarung ist der Metallisierungsbereich eine selbstausrichtende Maske zur Chiptrennung.
  • In einem Aspekt dieser Offenbarung ätzt die Gaszusammensetzung die Passivierungsschicht nicht weg.
  • In einem Aspekt dieser Offenbarung besteht die Metallisierungsschicht aus Kupfer oder weist Kupfer auf.
  • In einem Aspekt dieser Offenbarung weist die Gaszusammensetzung Fluor auf.
  • In einem Aspekt dieser Offenbarung weist das Aufbringen der Gaszusammensetzung die Durchführung eines BOSCH-Ätzverfahrens auf.
  • In einem Aspekt dieser Offenbarung weist das Verfahren ferner die Bildung von Verbindungen auf dem Wafer vor der Bildung des Metallisierungsbereichs auf.
  • In einem Aspekt dieser Offenbarung weist das Verfahren ferner die Bildung einer Seedschicht auf den Verbindungen auf.
  • In einem Aspekt dieser Offenbarung weist das Verfahren ferner auf: den Nachweis, dass der Wafer in getrennte Chips aufgeteilt wurde; Laminieren des Wafers; und Entfernung des Trägers von den abgetrennten Chips.
  • Ein Aspekt dieser Offenbarung stellt einen Wafer bereit, aufweisend: eine Mehrzahl von Chipbereichen; eine Mehrzahl von Kerbbereichen zwischen der Mehrzahl von Chipbereichen; und einen Metallisierungsbereich auf der Mehrzahl von Chipbereichen, wobei der Metallisierungsbereich zur Reaktion mit einer Gaszusammensetzung zur Bildung einer Passivierungsschicht ausgelegt ist.
  • In einem Aspekt dieser Offenbarung ist der Metallisierungsbereich eine selbstausrichtende Maske zur Chiptrennung.
  • In einem Aspekt dieser Offenbarung wird die Passivierungsschicht nicht weggeätzt, wenn sie der Gaszusammensetzung ausgesetzt wird.
  • In einem Aspekt dieser Offenbarung besteht die Metallisierungsschicht aus Kupfer oder weist Kupfer auf.
  • In einem Aspekt dieser Offenbarung weist die Gaszusammensetzung Fluor auf.
  • Ein Aspekt dieser Offenbarung stellt ein Verfahren zur Herstellung einer Halbleitervorrichtung bereit. Das Verfahren weist auf die Bereitstellung eines Halbleiterchips mit einer Mehrzahl von Chipbereichen und einer Mehrzahl von Kerbbereichen; die Bildung eines Metallisierungsbereichs in der Mehrzahl von Chipbereichen; das Aufbringen einer Gaszusammensetzung auf den Wafer, wobei die Gaszusammensetzung die Mehrzahl von Kerbbereichen wegätzt, und wobei die Gaszusammensetzung mit dem Metallisierungsbereich unter Bildung einer Passivierungsschicht reagiert.
  • In einem Aspekt dieser Offenbarung ist der Metallisierungsbereich eine selbstausrichtende Maske zur Chiptrennung.

Claims (16)

  1. Verfahren zur Bearbeitung eines Wafers, wobei das Verfahren Folgendes aufweist: • Bereitstellen eines Wafers mit einer Mehrzahl von Chipbereichen und einer Mehrzahl von Kerbbereichen; • Bilden eines Metallisierungsbereichs in der Mehrzahl von Chipbereichen; • Aufbringen einer Gaszusammensetzung auf den Wafer, wobei die Gaszusammensetzung die Mehrzahl von Kerbbereichen wegätzt, und • wobei die Gaszusammensetzung mit dem Metallisierungsbereich unter Bildung einer Passivierungsschicht reagiert.
  2. Verfahren gemäß Anspruch 1, wobei der Metallisierungsbereich eine selbstausrichtende Maske für die Chiptrennung ist.
  3. Verfahren gemäß Anspruch 1, wobei die Gaszusammensetzung die Passivierungsschicht nicht wegätzt.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, wobei der Metallisierungsbereich aus Kupfer ist.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei die Gaszusammensetzung Fluor aufweist.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, wobei das Aufbringen der Gaszusammensetzung Folgendes aufweist: Durchführen eines BOSCH-Ätzverfahrens.
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, ferner aufweisend: Bilden von Verbindungen auf dem Wafer vor der Bildung des Metallisierungsbereichs.
  8. Verfahren gemäß Anspruch 7, ferner aufweisend: Bilden einer Keimschicht auf den Verbindungen.
  9. Verfahren gemäß einem der Ansprüche 1 bis 8, ferner aufweisend: • Nachweisen, dass der Wafer in getrennte Chips unterteilt wurde; • Laminieren des Wafers; und • Entfernen eines Trägers von den abgetrennten Chips.
  10. Wafer, aufweisend: • eine Mehrzahl von Chipbereichen; • eine Mehrzahl von Kerbbereichen zwischen der Mehrzahl von Chipbereichen; und • einen Metallisierungsbereich auf der Mehrzahl von Chipbereichen, • wobei der Metallisierungsbereich zur Reaktion mit einer Gaszusammensetzung zur Bildung einer Passivierungsschicht ausgelegt ist.
  11. Wafer gemäß Anspruch 10, wobei der Metallisierungsbereich eine selbstausrichtende Maske für die Chiptrennung ist.
  12. Wafer gemäß Anspruch 10 oder 11, wobei die Passivierungsschicht nicht weggeätzt wird, wenn sie der Gaszusammensetzung ausgesetzt ist.
  13. Wafer gemäß einem der Ansprüche 10 bis 12, wobei der Metallisierungsbereich aus Kupfer ist.
  14. Wafer gemäß einem der Ansprüche 10 bis 13, wobei die Gaszusammensetzung Fluor aufweist.
  15. Verfahren zur Herstellung eines Halbleiterelements, das Verfahren aufweisend: • Bereitstellen eines Halbleiterchips mit einer Mehrzahl von Chipbereichen und einer Mehrzahl von Kerbbereichen; • Bilden eines Metallisierungsbereichs in der Mehrzahl von Chipbereichen; und • Aufbringen einer Gaszusammensetzung auf den Wafer, wobei die Gaszusammensetzung die Mehrzahl von Kerbbereichen wegätzt, • wobei die Gaszusammensetzung mit dem Metallisierungsbereich unter Bildung einer Passivierungsschicht reagiert.
  16. Verfahren gemäß Anspruch 15, wobei der Metallisierungsbereich eine selbstausrichtende Maske für die Chiptrennung ist.
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