DE102014102112A1

DE102014102112A1 - Bauelement und Verfahren zur Herstellung eines Bauelements

Info

Publication number: DE102014102112A1
Application number: DE102014102112.6A
Authority: DE
Inventors: Martin Henning Vielemeyer
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2013-02-21
Filing date: 2014-02-19
Publication date: 2014-08-21
Also published as: US20140232006A1; US8946902B2; CN104009069A; CN104009069B

Abstract

Ein Bauelement umfasst einen Halbleiterchip mit einer Vorderseite, einer Rückseite und einer Seitenfläche, die sich von der Rückseite zur Vorderseite erstreckt. Die Seitenfläche umfasst eine erste Region und eine zweite Region, wobei ein Niveau der ersten Region von einem Niveau der zweiten Region verschieden ist. Das Bauelement umfasst ferner ein elektrisch leitendes Material, das auf der Rückseite des Halbleiterchips und auf der ersten Region der Seitenfläche angeordnet ist, wobei die zweite Region nicht vom elektrisch leitenden Material bedeckt ist.

Description

Diese Erfindung betrifft Bauelemente, die einen Halbleiterchip umfassen. Die Erfindung betrifft ferner Verfahren zur Herstellung solcher Bauelemente.
Bauelemente können einen oder mehrere Halbleiterchips umfassen. Ein elektrisch leitendes Material kann auf einer Rückseite eines enthaltenen Halbeiterchips angeordnet sein. Bauelemente, die Halbleiterchips umfassen, und Verfahren zur Herstellung solcher Bauelemente müssen ständig verbessert werden. Insbesondere kann es wünschenswert sein, einen Betrieb der Bauelemente zu verbessern und/oder eine Fehlfunktion der Bauelemente zu vermeiden. Außerdem kann es wünschenswert sein, wirksame Verfahren zur Herstellung der Bauelemente bereitzustellen.
Die beiliegenden Zeichnungen sind zum Vermitteln eines besseren Verständnisses von Aspekten vorgesehen und bilden einen Teil dieser Beschreibung. Die Zeichnungen veranschaulichen Aspekte und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien von Aspekten. Andere Aspekte und viele der beabsichtigten Vorteile von Aspekten sind leicht zu erkennen, da sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser zu verstehen sind. Die Elemente der Zeichnungen sind nicht unbedingt maßstäblich in Bezug aufeinander. Gleiche Bezugszeichen können entsprechende ähnliche Teile bezeichnen.
1 stellt eine Querschnittansicht eines Bauelements 100 gemäß der Offenbarung schematisch dar;
2A bis 2D stellen eine Querschnittansicht eines Verfahrens zur Herstellung eines Bauelements gemäß der Offenbarung schematisch dar;
3A bis 3G stellen eine Querschnittansicht eines Verfahrens zur Herstellung eines Bauelements gemäß der Offenbarung schematisch dar; und
4A bis 4D stellen eine Querschnittansicht eines Verfahrens zur Herstellung eines Bauelements gemäß der Offenbarung schematisch dar.
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, welche einen Teil davon bilden und in welchen zu Veranschaulichungszwecken spezifische Aspekte dargestellt werden, in welchen die Erfindung in die Praxis umgesetzt werden kann. In dieser Hinsicht können Richtungsbezeichnungen, wie beispielsweise „oben“, „unten“, „vorne“, „hinten“ usw. unter Bezugnahme auf die Ausrichtung der beschriebenen Figuren verwendet werden. Da Komponenten von beschriebenen Bauelementen in einer Anzahl von verschiedenen Ausrichtungen positioniert werden können, können die Richtungsbezeichnungen zu Veranschaulichungszwecken verwendet werden und sind in keiner Weise einschränkend. Es versteht sich von selbst, dass andere Aspekte verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Konzept der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist daher nicht in einem einschränkenden Sinne aufzufassen, und das Konzept der vorliegenden Erfindung wird durch die angehängten Ansprüche definiert.
Es versteht sich von selbst, dass die Merkmale der verschiedenen beispielhaften Aspekte, die hierin beschrieben werden, miteinander kombiniert werden können, sofern nicht eigens anders angeben.
Wie in dieser Beschreibung verwendet, sollen die Begriffe „gekoppelt“ und/oder „elektrisch gekoppelt“ nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen. Es können zwischengeschaltete Elemente zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen vorgesehen sein.
Die hierin beschriebenen Bauelemente und Verfahren können einen oder mehrere Halbleiterchips umfassen oder einsetzen. Die Halbleiterchips können von einem beliebigen Typ sein, sie können durch verschiedene Technologien hergestellt sein, und sie können z.B. integrierte, elektrooptische oder elektromechanische Schaltungen und/oder passive Komponenten umfassen. Zum Beispiel können die Halbleiterchips als Leistungshalbleiterchips ausgelegt sein. Die Halbleiterchips können Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten umfassen. Außerdem können die hierin beschriebenen Bauelemente integrierte Logikschaltungen umfassen, um die integrierten Schaltungen von anderen Halbleiterchips, zum Beispiel die integrierten Schaltungen von Leistungshalbleiterchips, zu steuern. Die Halbleiterchips brauchen nicht aus einem bestimmten Halbleitermaterial, zum Beispiel Si, SiC, SiGe, GaAs, GaN, irgendeinem anderen III–V Halbleiter, hergestellt zu sein, sondern können anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie beispielsweise Isolatoren, Kunststoffe oder Metalle. Ein Halbleiterwafer und daraus hergestellte Halbleiterchips können daher eine Dicke aufweisen, die kleiner als 750 μm (Mikrometer), vorzugsweise kleiner als 200 μm (Mikrometer) und insbesondere kleiner oder gleich 100 μm (Mikrometer) ist.
In einem Beispiel können die Halbleiterchips eine vertikale Struktur aufweisen, d.h. die Halbleiterchips können derart hergestellt sein, dass elektrische Ströme in einer Richtung senkrecht zu den Hauptflächen der Halbleiterchips fließen können. Ein Halbleiterchip mit einer vertikalen Struktur kann Elektroden auf seinen beiden Hauptflächen, d.h. der Oberseite und der Unterseite (wobei die Unterseite hierin auch als Rückseite bezeichnet werden kann), aufweisen. Insbesondere können die hierin beschriebenen Bauelemente einen Leistungshalbleiterchip umfassen, der solch eine vertikale Struktur aufweisen kann. Die vertikalen Leistungshalbleiterchips können als Leistungs-MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren), IGBTs (Bipolartransistoren mit isolierter Gate-Elektrode), JFETs (Sperrschicht-Feldeffekttransistoren), bipolare Leistungstransistoren, Leistungsdioden usw. ausgelegt sein. Zum Beispiel können sich die Source-Elektrode und die Gate-Elektrode eines Leistungs-MOSFETs auf einer Hauptfläche befinden, während die Drain-Elektrode des Leistungs-MOSFETs auf der anderen Hauptfläche angeordnet sein kann.
Es können die Begriffe „Vorderseite“ und „Rückseite“ eines Halbleiterchips oder eines Halbleiterwafers hierin verwendet werden. Der Begriff „Vorderseite“ kann sich insbesondere auf eine Hauptfläche des Halbleiterchips beziehen, die mindestens eines von einer dotierten Region, einer elektrischen Komponente, einer mikroelektronischen Komponente, einer integrierten Schaltung, usw. umfassen kann. Halbleiterchips können aus Halbleiterwafern hergestellt sein, die als ein Substrat für mikroelektronische Bauelemente dienen können, die in den Halbleiterwafer eingebaut oder darauf ausgebildet werden sollen. Die integrierten Schaltungen können durch Dotieren, Ionenimplantation, Aufbringen von Materialien, photolithographisches Mustern, usw. hergestellt sein. Die Herstellungsprozesse können üblicherweise auf einer spezifischen Hauptfläche des Halbleiterwafers durchgeführt werden, die als die „Vorderseite“ des Halbleiterwafers bezeichnet wird. Nach dem Trennen der einzelnen Halbleiterchips von dem Halbleiterwafer kann die „Vorderseite“ des Halbleiterwafers folglich die „Vorderseite“ der getrennten Halbleiterchips werden. Dagegen kann sich der Begriff „Rückseite“ eines Halbleiterchips auf eine Hauptfläche des Halbleiterchips beziehen, die gegenüber der Vorderseite des Halbleiterchips angeordnet ist. Die Rückseite des Halbleiterchips kann frei von elektronischen Komponenten sein, d.h. sie kann aus dem Halbleitermaterial bestehen.
Die hierin beschriebenen Bauelemente und Verfahren können ein elektrisch leitendes Material umfassen oder einsetzen, das auf dem Halbleiterchip angeordnet ist. Das elektrisch leitende Material kann insbesondere die Funktion eines Kontaktelements (oder einer Kontaktelektrode) haben. Das heißt, die elektrisch leitende Schicht kann die Herstellung eines elektrischen Kontakts mit integrierten Schaltungen ermöglichen, die in den Halbleiterchip eingebaut sind. Insbesondere kann das elektrisch leitende Material einer Rückseitenmetallisierung (oder Rückseitenelektrode) eines Leistungshalbleiters entsprechen.
Das elektrisch leitende Material kann eine oder mehrere elektrisch leitende Schichten umfassen. Die elektrisch leitenden Schichten können mit jeder gewünschten geometrischen Form und/oder jeder gewünschten Materialzusammensetzung hergestellt sein. Die elektrisch leitenden Schichten können zum Beispiel die Form einer Schicht aufweisen, die eine Fläche bedeckt. Als das Material kann jedes gewünschte Metall, zum Beispiel Cu, Ni, Sn, Au, Ag, Pt, Pd, Al, V, Ti und eine Legierung eines oder mehrerer dieser Metalle, verwendet werden. Die elektrisch leitenden Schichten brauchen nicht homogen oder nur aus einem Material hergestellt zu sein. Es können verschiedene Zusammensetzungen und Konzentrationen der Materialien, die in den elektrisch leitenden Schichten enthalten sind, möglich sein.
Die elektrisch leitenden Schichten können auf dem Halbleiterchip oder dem Halbleiterwafer zum Beispiel auf die Rückseite aufgetragen sein. Es versteht sich von selbst, dass solche Begriffe wie „ausgebildet“ oder „aufgetragen“ buchstäblich alle Arten und Techniken des Auftragens von Schichten umfassen sollen. Insbesondere sollen sie mindestens eines von einer Laminiertechnik, Sputtern, Plattieren, Aufspritzen, CVD (chemische Dampfabscheidung), PVD (physikalische Dampfabscheidung), Aufdampfung, PECVD (plasmagestützte CVD), physikalisch-chemische Hybrid-Dampfabscheidung (HPCVD), Aufpressen, Drucken, Verteilen, Aufschleudern usw. umfassen.
Zur Herstellung der hierin beschriebenen Bauelemente kann ein Vereinzelungsprozess (engl. dicing) verwendet werden. Insbesondere kann der Vereinzelungsprozess verwendet werden, um einen Halbleiterwafer in mehrere Halbleiterchips zu trennen oder zu teilen. Der Vereinzelungsprozess kann einen Schritt des Bereitstellens eines Grabens (oder Trenngrabens), der sich an einer oder mehreren vorbestimmten Positionen, an welchen der Halbleiterwafer in mehrere Halbleiterbauelemente geteilt werden soll, zumindest teilweise in den Halbleiterwafer erstreckt. Solch ein Graben kann eine beliebige Form und beliebige Abmessungen aufweisen, die von der angewendeten Vereinzelungstechnik abhängen können. In diesem Zusammenhang kann der Begriff „Breite“ eines Grabens verwendet werden. Die Breite eines Grabens oder eines Teiles davon kann z.B. als eine maximale Abmessung des Grabens, zum Beispiel in einer Richtung parallel zur Vorderseite des Halbleiterwafers, definiert sein. Alternativ kann die Breite eines Grabens auch als eine mittlere Abmessung des Grabens definiert sein. Es versteht sich von selbst, dass ein Graben mehrere Teile (oder Abschnitte) umfassen kann, die sich in ihrer jeweiligen Breite unterscheiden können. Zum Bereitstellen eines Grabens (oder Vereinzeln eines Halbleiterwafers) kann eine geeignete Vereinzelungstechnik, z.B. Klingenvereinzelung (engl. blade dicing) (Sägen), Laservereinzelung, Ätzen, Sputterätzen, Dampfphasenätzen usw., verwendet werden. Insbesondere kann mindestens einer von einem Plasmaätzprozess und einem Nassätzprozess angewendet werden. Es ist zu erwähnen, dass solch ein Ätzprozess vor oder nach einem Dünnen des Halbleiterwafers durchgeführt werden kann. Im letzteren Fall kann sich der geätzte Graben von der Vorderseite des Halbleiterwafers zur Rückseite des Halbleiterwafers erstrecken. Im ersteren Fall kann ein Graben auf der Vorderseite des Halbleiterwafers geätzt werden, wobei sich der Graben nicht unbedingt vollständig zur Rückseite des Halbleiterwafers erstrecken muss. Der Halbleiterwafer kann dann durch Entfernen von Halbleitermaterial von der Rückseite des Halbleiterwafers gedünnt werden, bis der Halbleiterwafer an der Position des zuvor gebildeten Grabens getrennt wird. Um den Halbleiterwafer während des Dünnungsprozesses zu stabilisieren und die getrennten Teile nach dem Trennen des Halbleiterwafers in Position zu halten, kann der Halbleiterwafer während des Dünnungsprozesses auf oder an einem Träger montiert werden.
Beim Plasmaätzen kann ein Substrat oder ein Halbleiterwafer mit einem Maskenmaterial maskiert werden, um dadurch Flächen zwischen den einzelnen Halbleiterchips (oder Dies) frei zu lassen. Der maskierte Halbleiterwafer kann dann unter Verwendung eines Reaktionsgasplasmas bearbeitet werden, welches das zwischen den Halbleiterchips freiliegende Halbleiterwafermaterial ätzen kann. Plasmaätzen kann durch Ionisieren eines Gasgemisches innerhalb einer Kammer durchgeführt werden, um Ionen zu erhalten, die mit dem Zielmaterial reagieren können. Eine Ionisierung von eingesetzten Gasen kann unter Verwendung von Hochfrequenzanregungsenergie, die durch eine Elektrode emittiert wird, durchgeführt werden. Eine verwendete Plasmaquelle (oder Ätzspezies) kann geladen (Ionen) und/oder neutral (Atome und Radikale) sein. Während eines Plasmaätzprozesses kann das Plasma flüchtige Ätzprodukte aus chemischen Reaktionen zwischen den Elementen des zu ätzenden Materials und den durch das Plasma erzeugten Reaktionsspezies erzeugen. Atome des behandelten Elements können sich selbst auf oder unter der Oberfläche des Zielmaterials einbetten, derart dass die physikalischen Eigenschaften des Zielmaterials modifiziert werden können. Ein Plasmaätzen eines Halbleiterwafers (oder eines Substrats) kann teilweise oder ganz durch den Halbleiterwafer erfolgen. Im Falle einer teilweisen Plasmaätzung können die Dies durch einen anschließenden Spaltschritt getrennt werden. Der Begriff „Plasmaätzen“ kann sich auf jeden geeigneten Ätz- oder Vereinzelungsprozess beziehen, der ein Plasma einsetzt, zum Beispiel reaktives Ionenätzen, tiefes reaktives Ionenätzen, Ionenstrahlätzen, usw.
Die chemischen Eigenschaften von Gasen, die in einem Plasmaätzprozess verwendet werden, können insbesondere von dem zu ätzenden Material abhängen. Zum Beispiel kann ein Halogen (Fluor-, Chlor-, Brom- oder Iod)-Gas oder halogenhaltiges Gas verwendet werden, wobei ein oder mehrere zusätzliche Gase hinzugefügt werden können, um eine Qualität einer Ätzung (z.B. Ätzanisotropie, Maskenselektivität, Ätzgleichmäßigkeit usw.) zu verbessern. Zum Beispiel können Gase, die Fluor umfassen, wie beispielsweise SF₆, F₂ oder NF₃, zum Ätzen von Silizium verwendet werden. Gase, die Chlor und/oder Brom umfassen, können zum Ätzen von III–V Materialien verwendet werden. Es versteht sich von selbst, dass Plasmaätzen nicht auf eine Anwendung bei der Herstellung von Halbleiterbauelementen beschränkt ist. Vielmehr kann eine Plasmaätztechnik außerdem auf einen beliebigen Substrattyp angewendet werden, solange eine geeignete chemische Gaseigenschaft zum Ätzen des Substrats verfügbar ist. Zum Beispiel können weitere Substrattypen kohlenstoffhaltige Substrate (einschließlich Polymersubstrate), Keramiksubstrate, Metallsubstrate, Glassubstrate usw. umfassen.
Beim Nassätzen kann ein Ätzmittel verwendet werden, um einen Graben im Halbleitermaterial bereitzustellen. Eine Maske kann zum selektiven Entfernen von Material vom Zielmaterial verwendet werden. Ein Nassätzprozess kann isotrop sein, derart dass eine Ätzrate sowohl in horizontaler als auch vertikaler Richtung identisch sein kann, oder anisotrop sein, derart dass eine Ätzrate in einer horizontalen und einer vertikalen Richtung verschieden sein kann. In einem Beispiel kann ein Nassätzprozess Fluorwasserstoffsäure verwenden.
Die hierin beschriebenen Bauelemente und Verfahren können ein Opfermaterial umfassen oder verwenden, das insbesondere als eine Abstandsschicht oder eine Maske wahrend eines Ätzprozesses fungieren kann. Die Opferschicht kann mindestens eines von einem Nitrid, einem Oxid und Kohlenstoff umfassen. Insbesondere kann das Opfermaterial aus mindestens einem von Siliziumnitrid und Siliziumoxid hergestellt sein oder mindestens eines davon umfassen. Zum Beispiel kann das Opfermaterial in Form einer Schicht mit einer Dicke von etwa 100 Nanometern bis etwa 10 μm (Mikrometern), insbesondere von etwa 100 Nanometern bis etwa 3 μm (Mikrometern) aufgebracht sein. Ein Aufbringen des Opfermaterials kann einem Aufbringen des zuvor beschriebenen elektrisch leitenden Materials ähneln.
1 stellt eine Querschnittansicht eines Bauelements 100 gemäß der Offenbarung schematisch dar. Das Bauelement 100 kann einen Halbleiterchip 1 mit einer Vorderseite 2, einer Rückseite 3 und einer Seitenfläche 4 umfassen, die sich von der Rückseite 3 zur Vorderseite 2 erstreckt. Die Seitenfläche 4 kann eine erste Region 5 und eine zweite Region 6 umfassen, wobei ein Niveau (oder eine Höhe oder eine Ebene, engl. level) der ersten Region 5 von einem Niveau der zweiten Region 6 verschieden sein kann. Das Bauelement 100 kann ferner ein elektrisch leitendes Material 7 umfassen, das auf der Rückseite 3 des Halbleiterchips 1 und auf der ersten Region 5 der Seitenfläche 4 angeordnet sein kann. Es ist zu erwähnen, dass das elektrisch leitende Material 7, das auf der Rückseite 3 des Halbleiterchips 1 angeordnet ist, strukturiert sein kann oder nicht. Die zweite Region 6 der Seitenfläche 4 kann durch das elektrisch leitende Material 7 unbedeckt sein. Es ist zu erwähnen, dass detailliertere Bauelemente ähnlich dem Bauelement 100 sowie Verfahren zur Herstellung solcher Bauelemente im Folgenden beschrieben werden.
Der Halbleiterchip 1 kann eine beliebige Dicke h₁aufweisen, die insbesondere kleiner oder gleich 100 μm (Mikrometer) sein kann. In 1 weist ein Übergang zwischen den Niveaus der ersten Region 5 und der zweiten Region 6 die Form einer Stufe mit einer Breite b auf. Es versteht sich jedoch von selbst, dass der Übergang auch eine beliebige andere Form aufweisen kann, wie aus der folgenden Beschreibung deutlicher wird. Eine Differenz zwischen dem Niveau der ersten Region 5 und dem Niveau der zweiten Region 6 kann in einem Bereich von etwa 100 Nanometern bis etwa 10 μm (Mikrometer) liegen.
Die erste Region 5 kann eine Randregion der Seitenfläche 4 sein oder eine solche umfassen, wobei die Randregion benachbart zur Rückseite 3 des Halbleiterchips 1 angeordnet sein kann. Außerdem können ein Teil des elektrisch leitenden Materials 7, das auf der Rückseite 3 des Halbleiterchips 1 angeordnet ist, und ein Teil des elektrisch leitenden Materials 7, das auf der ersten Region 5 angeordnet ist, durchgehend sein. Eine Höhe h₃ der ersten Region 5 kann in einem Bereich von etwa 1 μm (Mikrometern) bis etwa 50 μm (Mikrometern) und insbesondere in einem Bereich von etwa 4 μm (Mikrometern) bis etwa 15 μm (Mikrometern) liegen. Mögliche Werte einer Höhe h₂ der zweiten Region 6 können durch die erwähnten möglichen Werte von h₁ und h₃ impliziert sein.
2A bis 2D stellen eine Querschnittansicht eines Verfahrens zur Herstellung eines Bauelements gemäß der Offenbarung schematisch dar. In einem ersten Schritt (siehe 2A) kann ein Halbleiterwafer 8 mit einer Vorderseite 2 und einer Rückseite 3 bereitgestellt werden. In einem zweiten Schritt (siehe 2B) kann Halbleitermaterial entfernt werden, um einen ersten Teil 9 eines Grabens zu bilden, wobei der erste Teil 9 des Grabens eine erste Breite w₁ aufweisen kann. In 2B ist der erste Teil 9 des Grabens so veranschaulicht, dass er eine rechteckige Form aufweist. Es versteht sich jedoch von selbst, dass der erste Teil 9 des Grabens auch eine beliebige andere Form aufweisen kann, wie aus der folgenden Beschreibung deutlicher hervorgeht. In einem dritten Schritt (siehe 2C) kann Halbleitermaterial entfernt werden, um einen zweiten Teil 10 des Grabens zu bilden, wobei der zweite Teil 10 des Grabens eine zweite Breite w₂ aufweisen kann, die kleiner als die Breite w₁ ist. Insbesondere kann das Halbleitermaterial in einer Richtung zur Rückseite 3 des Halbleiterwafers 8 entfernt werden. In 2C ist der zweite Teil 10 des Grabens so veranschaulicht, dass er eine rechteckige Form aufweist. Es versteht sich jedoch von selbst, dass der zweite Teil 10 des Grabens auch eine beliebige andere Form aufweisen kann, wie aus der folgenden Beschreibung deutlicher hervorgeht. Der Graben mit dem ersten Teil 9 und dem zweiten Teil 10 kann sich von der Vorderseite 2 des Halbleiterwafers 8 zur Rückseite 3 des Halbleiterwafers 8 erstrecken. In einem vierten Schritt (siehe 2D) kann ein elektrisch leitendes Material 7 auf die Rückseite 3 des Halbleiterwafers 8 aufgebracht werden. Es versteht sich von selbst, dass das veranschaulichte Verfahren weitere Schritte umfassen kann. Zum Beispiel kann der Halbleiterwafer 8 an der Position des Grabens in mehrere Bauelemente getrennt werden. Die erhaltenen Bauelemente können dem Bauelement 100 von 1 ähneln. Ein detaillierteres Verfahren ähnlich dem Verfahren von 2A bis 2D wird im Folgenden beschrieben.
3A bis 3G stellen eine Querschnittansicht eines Verfahrens zur Herstellung eines Bauelements gemäß der Offenbarung schematisch dar. Das hergestellte Bauelement kann als eine Implementierung des Bauelements 100 von 1 und ein Element, das gemäß dem Verfahren von 2A bis 2D hergestellt ist, angesehen werden. Einzelheiten des Bauelements können daher auf alle weiteren Bauelemente gemäß dieser Offenbarung gleichermaßen angewendet werden. Außerdem kann das in 3A bis 3G veranschaulichte Verfahren als eine Implementierung des in 2A bis 2D veranschaulichten Verfahrens angesehen werden. Einzelheiten des Herstellungsverfahrens, die im Folgenden beschrieben werden können daher gleichermaßen auf das Verfahren von 2A bis 2D angewendet werden. Es ist zu erwähnen, dass einige Komponenten, die in Verbindung mit dem Verfahren von 3A bis 3G verwendet werden, der Einfachheit halber nicht explizit dargestellt sind. Zum Beispiel kann eine Darstellung eines Trägers, auf welchem ein zu bearbeitender Halbleiterwafer montiert werden kann, weggelassen sein.
In 3A kann ein Halbleiterwafer 8 mit einer Vorderseite 2 und einer Rückseite 3 bereitgestellt werden. Es ist zu erwähnen, dass zusätzliche Verfahrensschritte vor der Bereitstellung des Halbleiterwafers 8 ausgeführt worden sein können. Zum Beispiel können verschiedene Verfahrensschritte ausgeführt worden sein, um einen ersten Halbleiterchip (oder ein erstes Die) 11A bzw. einen zweiten Halbleiterchip (oder ein zweites Die) 11B herzustellen. Es versteht sich von selbst, dass der Halbleiterwafer 8 eine beliebige Anzahl von weiteren Halbleiterchips (nicht dargestellt) benachbart zu den Halbleiterchips 11A, 11B umfassen kann. Die Halbleiterchips 11A, 11B und mögliche weitere Halbleiterchips können in einer beliebigen geometrischen Formation oder Array angeordnet sein. Es ist jedoch zu erwähnen, dass mindestens einer der nachstehend beschriebenen Verfahrensschritte auch vor einer Fertigung der Halbleiterchips 11A, 11B ausgeführt werden kann. Insbesondere können die hierin beschriebenen Verfahrensschritte vor einer vollständigen Trennung des Halbleiterwafers 8 in mehrere Halbleiterchips ausgeführt werden.
Jeder der Halbleiterchips 11A, 11B kann durch vorhergehende Verfahrensschritte hergestellt worden sein. Zum Beispiel können einzelne Bauelemente (Transistoren, Kondensatoren, Widerstände usw.) in dem Halbleiterwafer 8 gebildet worden sein, und die gebildeten Bauelemente können mit einer Verdrahtung in dem Halbleiterwafer 8 miteinander verbunden worden sein. Die Vorderseite des jeweiligen Halbleiterchips 11A, 11B kann daher mindestens eine von einer dotierten Region, einer elektrischen Komponente und einer integrierten Schaltung umfassen. Es kann eine Herstellung von inneren elektronischen Strukturen der Halbleiterchips 11A, 11B durchgeführt worden sein, derart dass eine Passivierungsschicht (nicht dargestellt) auf der Vorderseite 2 des Halbleiterwafers 8 ausgebildet sein kann. Die Passivierungsschicht kann zum Beispiel mindestens eines von Siliziumnitrid, Siliziumoxid, Polyimid, Epoxid, usw. umfassen. Elektrische Kontakte können auf der Vorderseite 2 der Halbleiterchips 11A, 11B ausgebildet sein, wobei die elektrischen Kontakte so ausgelegt sein können, dass sie eine elektrische Verbindung zu elektronischen Strukturen bereitstellen, die im jeweiligen der Halbleiterchips 11A, 11B enthalten sind.
Ritzlinien (engl. scribe lines) (nicht dargestellt) können zwischen den Halbleiterchips 11A, 11B sowie zwischen möglichen weiteren Halbleiterchips angeordnet sein. Die Ritzlinien können Stellen anzeigen, an welchen der Halbleiterwafer 8 später in einzelne Teile getrennt werden soll. Insbesondere können die Ritzlinien frei von Metall sein, das während der Herstellung von elektronischen Strukturen der Halbleiterchips 11A, 11B verwendet wurde. Die Ritzlinien können eine Breite von etwa 5 μm (Mikrometern) bis etwa 100 μm (Mikrometern) und insbesondere von etwa 15 μm (Mikrometern) bis etwa 50 μm (Mikrometern) aufweisen. Die Breite der Ritzlinien kann insbesondere von Ausrichtungseigenschaften und/oder einer Empfindlichkeit der Halbleiterchips 11A, 11B und/oder Ausrichtungseigenschaften von eingesetzten Lithographieniveaus abhängen. Die Halbleiterchips 11A, 11B können entlang der Ritzlinien voneinander getrennt werden, wie im Folgenden genauer beschrieben wird.
In 3B kann eine Vertiefung 9 (oder ein erster Teil 8 eines Grabens) von einer Dicke h₁ durch Anwenden einer geeigneten Technik in dem Halbleiterwafer 8 gebildet werden. Es ist zu erwähnen, dass die Vertiefung 9 gebildet werden kann, wenn die Halbleiterchips 11A, 11B bereits hergestellt wurden. In einem anderen Beispiel kann die Vertiefung 9 jedoch auch gebildet werden, bevor der Halbleiterwafer 8 zur Herstellung der Halbleiterchips 11A, 11B bearbeitet wird. Insbesondere kann ein Plasmaätzprozess eingesetzt werden, wobei eine strukturierte Maske, die aus einem ätzfesten Material hergestellt ist und die Flächen freilegt, die geätzt werden sollen, auf der Vorderseite 2 des Halbleiterwafers 8 angeordnet werden kann. Zum Beispiel kann die Maske unter Verwendung einer Photolithographietechnik strukturiert werden. Die Vertiefung 9 kann eine Höhe h₂ aufweisen und sich von der Vorderseite 2 des Halbleiterwafers 8 in einer Richtung zur Rückseite 3 des Halbleiterwafers 8 erstrecken. Außerdem kann die Vertiefung 9 eine Breite w₁ aufweisen, die in einem Bereich von etwa 1 μm (Mikrometern) bis etwa 100 μm (Mikrometern) und insbesondere von etwa 3 μm (Mikrometern) bis etwa 20 μm (Mikrometern) liegt. Es ist zu erwähnen, dass die Breite w₁ der Vertiefung 9 insbesondere von der Breite einer Ritzlinie abhängen kann, auf welcher die Vertiefung 9 gebildet werden kann. Ein Abstand h₃ zwischen dem Boden der Vertiefung 9 und der Rückseite 3 des Halbleiterwafers 8 kann in einem Bereich von etwa 1 μm (Mikrometern) bis etwa 50 μm (Mikrometern) und insbesondere in einem Bereich von etwa 4 μm (Mikrometern) bis etwa 15 μm (Mikrometern) liegen. Es ist zu erwähnen, dass die Vertiefung 9 auch durch mehrere Prozessschritte, zum Beispiel mehrere aufeinander folgende Plasmaätzschritte, gebildet werden kann. In diesem Fall kann der erste Teil 9 des Grabens mehrere Teile oder Abschnitte umfassen, die verschiedene Breiten aufweisen können.
In 3B ist der Querschnitt der Vertiefung 9 so veranschaulicht, dass er eine rechteckige Form aufweist. Es versteht sich jedoch von selbst, dass sie Vertiefung 9 auch eine andere Form, zum Beispiel halbkreisförmig, U-förmig, V-förmig, usw. aufweisen kann. Außerdem können die Seitenwände der Vertiefung 9 wellenförmig zum Beispiel mit einer Amplitude von etwa 100 nm bis etwa 5 μm (Mikrometern) und insbesondere von etwa 100 nm bis etwa 500 nm sein. Insbesondere können die Seitenwände wellenförmig sein, wenn die Vertiefung 9 möglicherweise auf der Basis eines zeitmodulierten Zwei-Phasen-Ätzprozesses gebildet wurde, der eine erste Phase, in welcher ein isotroper Plasmaätzschritt ausgeführt werden kann, und eine zweite Phase umfasst, in welcher eine Passivierungsschicht aufgebracht werden kann, die zum Schützen der Seitenwände der Vertiefung 9 während des Ätzschritts ausgelegt sein kann. Der Ätzschritt der ersten Phase und der Aufbringschritt der zweiten Phase können mehrmals wiederholt werden, was dazu führt, dass mehrere Ätzschritte am Boden der Vertiefung 9 stattfinden, die zu der erwähnten Welligkeit (oder Wellenform oder Wellengestalt) der Seitenwände führt. Zum Beispiel können die Verfahrensschritte der ersten und zweiten Phase 10-mal bis 100-mal wiederholt werden. Es ist zu erwähnen, dass die Amplitude der Welligkeit sowie die Tiefe der geätzten Vertiefung 9 insbesondere von der Anzahl von Wiederholungen der Verfahrensschritte der ersten und zweiten Phase abhängen können. Insbesondere kann die Amplitude der Welligkeit bei einer erhöhten Anzahl von Wiederholungen (für eine bestimmte Dicke des Halbleiterwafers 8) abnehmen. Es ist zu erwähnen, dass das Einsetzen eines Ätzprozesses zum Bilden der Vertiefung 9 eine Beschädigung des Halbleitermaterials an den Seitenwänden der Vertiefung 9 vermeiden kann (im Gegensatz zu Prozessen wie Sägen oder Laservereinzelung, welche zu einer Beschädigung des Halbleitermaterials führen können). In einem Beispiel können die Seitenwände der Vertiefung 9 frei von Defekten bleiben, die sich von den Seitenwänden in das Halbleitermaterial erstrecken. In einem anderen Beispiel können Defekte auftreten, die sich von den Seitenwänden in das Halbleitermaterial erstrecken, wobei eine Abmessung der Defekte kleiner als 20 μm (Mikrometer), vorzugsweise kleiner 10 μm (Mikrometer) und insbesondere kleiner als 5 μm (Mikrometer) sein kann. Dagegen kann ein Anwenden z.B. eines Vereinzelungsverfahrens zum Bilden der Vertiefung 9 zu Defekten des Halbleitermaterials führen, die sich von den Seitenwänden in den Halbleiterwafer 8 erstrecken, wobei die Defekte eine Abmessung von etwa 20 μm (Mikrometern) für den Fall einer mechanischen Vereinzelung und eine Abmessung von etwa 100 μm (Mikrometern) für den Fall einer Laservereinzelung aufweisen können. Es versteht sich ferner von selbst, dass die Vertiefung 9 sich auch in einer Richtung senkrecht zur Zeichenebene von 3B, insbesondere in einer Richtung entlang der Ritzlinien, erstrecken kann. Ecken 12A und 12B am Boden der Vertiefung 9 müssen nicht unbedingt eine scharfe Kante aufweisen, sondern können abgerundet sein. Außerdem kann bei Einsetzen einer Plasmaätztechnik zum Bilden der Vertiefung 9 die Breite w₁ der Vertiefung 9 in einer Richtung von der Vorderseite 2 des Halbleiterwafers 8 zum Boden der Vertiefung 9 zunehmen, d.h. die Vertiefung 9 kann eine kegelstumpfartige Form aufweisen, die durch gestrichelte Linien angezeigt ist.
In 3C kann ein Opfermaterial 13 auf die Vorderseite 2 des Halbleiterwafers 8, auf die Seitenwände der Vertiefung 9 und auf den Boden der Vertiefung 9 aufgebracht werden. Zum Beispiel kann das Opfermaterial 13 in Form einer Schicht mit einer Dicke von etwa 100 Nanometern bis etwa 10 μm (Mikrometern), insbesondere von etwa 100 Nanometern bis etwa 3 μm (Mikrometern) aufgebracht werden. In einem Beispiel kann solch eine Opferschicht die erwähnten Oberflächen vollständig bedecken. Insbesondere kann die Dicke der Opferschicht 13 derart gewählt werden, dass wenigstens ein Teil der Vertiefung 9 frei von Füllung durch das Opfermaterial 13 bleibt. Das Opfermaterial 13 kann aus mindestens einem von einem Nitrid, einem Oxid und Kohlenstoff hergestellt sein oder mindestens eines davon umfassen.
Das Aufbringen des Opfermaterials 13 kann einen Niedertemperaturprozess umfassen, der ein Niedertemperaturmaterial einsetzt. Insbesondere kann die Opferschicht 13 derart gewählt werden, dass eine Kompatibilität mit anderen Schritten des beschriebenen Herstellungsverfahrens bereitgestellt werden kann. Zum Beispiel kann eine Metallisierung auf der Vorderseite 2 des Halbleiterwafers 8 nur bis zu einer kritischen Temperatur, aber nicht darüber beständig sein. Die Eigenschaften des Opfermaterials 13 können dann insbesondere derart gewählt werden, dass das Aufbringen des Opfermaterials 13 bei Temperaturen ausgeführt werden kann, die niedriger als die kritische Temperatur sind. Auf diese Weise kann eine Beschädigung der weiteren Komponenten, zum Beispiel einer auf der Vorderseite 2 des Halbleiterwafers 8 angeordneten Metallisierung, vermieden werden.
In 3D kann das Opfermaterial 13, das auf der Vorderseite 2 des Halbleiterwafers 8 und auf einem Teil des Bodens der Vertiefung 9 angeordnet ist, derart entfernt werden, dass Teile 14A, 14B des Opfermaterials 13, die auf den Seitenwänden der Vertiefung 9 angeordnet sind, bleiben können. Es versteht sich von selbst, dass das Opfermaterial 13 auch wenigstens teilweise auf der Vorderseite 2 des Halbleiterwafers 8 bleiben kann, zum Beispiel wenn eine Dicke des Opfermaterials 13, das auf der Vorderseite 2 des Halbleiterwafers 8 angeordnet ist, größer als eine Dicke des Opfermaterials 13 ist, das auf dem Teil des Bodens der Vertiefung 9 angeordnet ist. Zum Entfernen des Opfermaterials 13, wie in Verbindung mit 3D beschrieben, kann ein Plasmaätzprozess eingesetzt werden. Es ist zu erwähnen, dass sich Parameter des in Verbindung mit 3D durchgeführten Plasmaätzprozesses von Parametern eines in Verbindung mit 3B durchgeführten Plasmaätzprozesses unterscheiden können.
Teile (oder Teilchen) eines in Verbindung mit 3D verwendeten Plasmas können das Opfermaterial 13 in einer Richtung senkrecht auf die Vorderseite 2 des Halbleiterwafers 8 bearbeiten (oder darauf aufprallen oder aufschlagen). Zum Beispiel können Teile des Plasmas geladen sein und in der senkrechten Richtung durch ein entsprechendes elektrisches Feld beschleunigt werden. Das heißt, die Menge von Plasma, welches das Opfermaterial 13 bearbeitet, das auf den Seitenwänden der Vertiefung 9 angeordnet ist, kann kleiner als die Menge von Plasma sein, welches das Opfermaterial 13 bearbeitet, das auf der Vorderseite 2 des Halbleiterwafers 8 und/oder auf dem Boden der Vertiefung 9 angeordnet ist. Infolgedessen kann der Plasmaätzprozess, der in Verbindung mit 3D durchgeführt wird, als anisotrop bezeichnet werden. Infolge dieser anisotropen Beschaffenheit des Plasmaätzprozesses kann eine Anwendung einer strukturierten Ätzmaske vermieden werden.
Es ist zu erwähnen, dass die Teile 14A, 14B des Opfermaterials 13 auch durch einen anderen Prozess gebildet werden können. Zum Beispiel kann ein polymeres Material während eines Plasmaätzprozesses erzeugt werden, der in Verbindung mit 3B durchgeführt wird. Die erzeugten Polymere können aus einer chemischen Reaktion zwischen Teilen des Plasmas und Material des bearbeiteten Halbleiterwafers 8 resultieren. Während des Plasmaätzprozesses von 3B können die Polymere (eine beliebige Anzahl von Malen) alternativ am Boden und an den Seitenwänden der Vertiefung 9 erzeugt und (wenigstens teilweise) entfernt werden. Durch Steuern des Anteils von erzeugtem Polymermaterial und des Anteils von entferntem Polymermaterial ist es möglich, Polymerschichten auf den Seitenwänden der Vertiefung 9 zu bilden. Solche gebildeten Polymerschichten können ähnlich wie die Teile 14A, 14B des Opfermaterials 13 verwendet werden, wie zuvor beschrieben.
In 3E kann ein zweiter Teil 10 eines Grabens durch Entfernen von Halbleitermaterial vom Boden der Vertiefung 9 gebildet werden. Es ist zu erwähnen, dass die in Verbindung mit dem Bilden der Vertiefung 9 von 3B gemachten Kommentare auch für das Bilden des zweiten Teils 10 des Grabens gelten. Insbesondere kann in diesem Zusammenhang eine Plasmaätztechnik eingesetzt werden, wobei eine strukturierte Maske, die aus einem ätzfesten Material hergestellt ist und die Flächen freilegt, die geätzt werden sollen, auf der Vorderseite 2 des Halbleiterwafers 8 angeordnet werden kann. Zum Beispiel kann solch eine Maske auf der Basis einer Photolithographietechnik gefertigt werden. Es ist zu erwähnen, dass eine Form einer in Verbindung mit 3E verwendeten Maske von einer Form einer Maske, die in Verbindung mit 3B verwendet worden sein kann, verschieden sein kann. Außerdem kann ein Verwenden einer Maske vermieden werden, wenn das Opfermaterial 13 möglicherweise auf der Vorderseite 2 des Halbleiterwafers 8 gelassen wurde. Ein Plasmaätzprozess, der in Verbindung mit 3E durchgeführt wird, kann in situ mit einer Plasmaätzung durchgeführt werden, die in Verbindung mit 3D erfolgte. Das heißt, es kann die gleiche Ausstattung (oder das gleiche Equipment) für beide Prozesse verwendet werden. Zum Beispiel können beide Verfahrensschritte in einem gleichen Plasmaätzer ausgeführt werden. Es ist zu erwähnen, dass der zweite Teil 10 des Grabens auch auf der Basis einer Nassätzätztechnik gebildet werden kann.
Die Parameter des Plasmaätzprozesses, der in Verbindung mit 3E durchgeführt wird, können derart gewählt werden, dass eine Ätzrate des Opfermaterials 13 kleiner als eine Ätzrate des Materials des Halbleiterwafers 8 sein kann. Eine Ätzrate kann als die Differenz zwischen einer Dicke vor dem Ätzprozess und einer Dicke nach dem Ätzprozess geteilt durch eine Ätzzeit definiert werden. Die Teile 14A, 14B des Opfermaterials 13 können daher die Funktionalität einer strukturierten Maske aufweisen, derart dass es außerdem möglich ist, eine zusätzliche Fertigung einer strukturierten Maske, wie zuvor beschrieben, zu vermeiden. Die Verwendung einer Maske kann jedoch auch nötig bleiben, um ein ungewünschtes Ätzen der Halbleiterchips 11A, 11B zu vermeiden.
In 3E ist ein Querschnitt des zweiten Teils 10 des Grabens so veranschaulicht, dass er eine rechteckige Form aufweist. Es versteht sich jedoch von selbst, dass der zweite Teil 10 des Grabens anders geformt sein kann. Insbesondere beim Einsetzen einer Plasmaätztechnik zum Bilden des zweiten Teils 10 des Grabens kann die Breite w₂ des zweiten Teils 10 des Grabens in einer Richtung vom Boden des ersten Teils 9 des Grabens zur Rückseite 3 des Halbleiterwafers 8 zunehmen, d.h. der zweite Teil 10 des Grabens kann eine kegelstumpfartige Form aufweisen, die durch gestrichelte Linien angezeigt ist.
In 3F können die Teile 14A, 14B des Opfermaterials 13 (gegebenenfalls) entfernt werden.
In 3G kann ein elektrisch leitendes Material 7 auf die Rückseite 3 des Halbleiterwafers 8 aufgebracht werden. Eine geometrische Form und Abmessung des elektrisch leitenden Materials 7 können z.B. von seiner Funktionalität abhängen. Zum Beispiel kann das elektrisch leitende Material 7 die Funktionalität einer Kontaktelektrode z.B. eines Leistungshalbleiters haben oder eine elektrische Kopplung mit solch einer Kontaktelektrode bereitstellen. In einem anderen Beispiel kann das elektrisch leitende Material 7 als ein Lötkontakt fungieren. In noch einem anderen Beispiel kann das elektrisch leitende Material 7 zur Stabilisierung des Halbleitermaterials dienen, um durch auftretende Spannung verursachte Risse zu vermeiden. Das elektrisch leitende Material 7 kann zum Beispiel in Form einer Schicht mit einer Dicke von z.B. etwa 500 Nanometern bis etwa 5 μm (Mikrometern) aufgebracht sein. Es ist zu erwähnen, dass mögliche Materialien zur Herstellung des elektrisch leitenden Materials 7 bereits in vorhergehenden Absätzen beschrieben wurden.
Da die Breite w₂ des zweiten Teils 10 des Grabens insbesondere kleiner als die Breite w₁ des ersten Teils 9 des Grabens sein kann, kann ein Aufbringen des elektrisch leitenden Materials 7 auf die Seitenflächen des ersten Teils 9 des Grabens vermieden werden. Wie aus 3G zu ersehen ist, können die Seitenflächen des zweiten Teils 10 des Grabens zumindest teilweise durch das elektrisch leitende Material 7 bedeckt sein, während die Seitenflächen des ersten Teils 9 des Grabens unbedeckt bleiben können. Auf diese Weise können Kurzschlüsse zwischen dem elektrisch leitenden Material 7 und Komponenten, die auf der Vorderseite 2 des Halbleiterwafers 8 angeordnet sind, vermieden werden. In einem anderen Beispiel können die Seitenflächen des ersten Teils 9 bzw. des zweiten Teils 10 zumindest teilweise durch das elektrisch leitende Material 7 bedeckt sein. Zumindest die Stufe oder der Übergang zwischen dem ersten Teil 9 und dem zweiten Teil 10 kann jedoch frei von Bedeckung durch das elektrisch leitende Material 7 bleiben, derart dass die erwähnten Kurzschlüsse vermieden werden können.
Es versteht sich von selbst, dass das beschriebene Verfahren weitere Verfahrensschritte umfassen kann, die der Einfachheit halber nicht dargestellt sind. Zum Beispiel können der Halbleiterwafer 8 und die darin eingebauten Halbleiterchips an den Positionen des Grabens vollständig voneinander getrennt werden. In diesem Zusammenhang kann zum Beispiel ein Dünnen des Halbleiterwafers 8 durchgeführt werden. Es können mehrere Bauelemente erhalten werden, welche jeweils allen weiteren Bauelementen gemäß der hierin beschriebenen Offenbarung ähneln.
4A bis 4D stellen eine Querschnittansicht eines Verfahrens zur Herstellung eines Bauelements gemäß der Offenbarung schematisch dar. In einem ersten Schritt (siehe 4A) kann ein Halbleiterwafer 8 mit einer Vorderseite 2 und einer Rückseite 3 bereitgestellt werden. In einem zweiten Schritt (siehe 4B) kann Halbleitermaterial von der Vorderseite 2 des Halbleiterwafers 8 entfernt werden, um einen ersten Teil 9 eines Grabens zu bilden, wobei der erste Teil 9 des Grabens eine erste Breite w₁ aufweisen kann. In einem dritten Schritt (siehe 4C) kann ein erstes Material 13 zumindest auf einen ersten Teil 15 eines Bodens des ersten Teils 9 des Grabens aufgebracht werden. Ein zweiter Teil 16 des Bodens des ersten Teils 9 des Grabens kann frei von Bedeckung durch das erste Material 13 bleiben. Zum Beispiel kann das erste Material 13 auf den gesamten Boden des ersten Teils 9 des Grabens aufgebracht werden, und es kann danach wenigstens auf dem zweiten Teil 16 des Bodens des ersten Teils 9 des Grabens entfernt werden. In einem vierten Schritt (siehe 4D) kann Halbleitermaterial vom zweiten Teil 16 des Bodens des ersten Teils 9 des Grabens entfernt werden, um einen zweiten Teil 10 des Grabens zu bilden. Der zweite Teil 10 des Grabens kann eine zweite Breite w₂ (insbesondere am oberen Ende des zweiten Teils 10 des Grabens) aufweisen, die kleiner als die erste Breite w₁ (insbesondere am unteren Ende des ersten Teils 9 des Grabens) ist. Der Graben kann sich von der Vorderseite 2 des Halbleiterwafers 8 zur Rückseite 3 des Halbleiterwafers 8 erstrecken. Es ist zu erwähnen, dass das beschriebene Verfahren weitere Schritte umfassen kann. Kommentare, die in Verbindung mit den vorherigen Figuren gemacht wurden, gelten auch für das Verfahren von 4A bis 4D. Zum Beispiel kann das Verfahren einen oder mehrere Schritte umfassen, die in Verbindung mit 3A bis 3G beschrieben wurden.
In einem Beispiel können der erste Teil 9 bzw. der zweite Teil 10 des Grabens auf der Basis eines Plasmaätzprozesses ausgebildet sein. Es ist jedoch zu erwähnen, dass es auch möglich ist, mindestens einen von dem ersten Teil 9 und dem zweiten Teil 10 des Grabens auf der Basis eines anderen Prozesses, z.B. eines Sägeprozesses, zu bilden. Zum Beispiel kann der erste Teil 9 des Grabens auf der Basis eines Sägeprozesses ausgebildet sein, während der zweite Teil 10 des Grabens auf der Basis eines Plasmaätzprozesses ausgebildet sein kann.
Obwohl ein bestimmtes Merkmal oder ein bestimmter Aspekt der Erfindung möglicherweise nur in Bezug auf eine von mehreren Implementierungen offenbart wurde, kann solch ein Merkmal oder Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wenn es für eine beliebige oder bestimmte Anwendung erwünscht und vorteilhaft ist. Ferner sollen, insofern als die Begriffe „aufweisen“, „haben“, „mit“ oder andere Varianten davon in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, diese Begriffe in einer ähnlichen Weise einschließend sein wie der Begriff „umfassend“. Außerdem bezieht sich der Begriff „beispielhaft“ eher nur auf ein Beispiel als auf das Beste oder Optimale. Es versteht sich außerdem von selbst, dass hierin veranschaulichte Merkmale und/oder Elemente zum Zwecke der Einfachheit und des besseren Verständnisses mit bestimmten Abmessungen in Bezug aufeinander dargestellt sind, und dass sich tatsächliche Abmessungen von den hierin dargestellten wesentlich unterscheiden können.
Obwohl hierin spezifische Ausführungsformen veranschaulicht und beschrieben wurden, ist für Fachleute zu erkennen, dass die dargestellten und beschriebenen spezifischen Aspekte durch eine Vielfalt von alternativen und/oder gleichwertigen Implementierungen ersetzt werden können, ohne vom Konzept der vorliegenden Erfindung abzuweichen. Diese Anmeldung beabsichtigt, jegliche Anpassungen oder Änderungen der hierin erörterten spezifischen Aspekte zu erfassen. Es ist daher beabsichtigt, dass diese Erfindung nur durch die Ansprüche und die Äquivalente davon beschränkt wird.

Claims

Bauelement, umfassend: einen Halbleiterchip, der eine Vorderseite, eine Rückseite und eine Seitenfläche umfasst, die sich von der Rückseite zur Vorderseite erstreckt, wobei die Seitenfläche eine erste Region und eine zweite Region umfasst, wobei ein Niveau der ersten Region von einem Niveau der zweiten Region verschieden ist; und ein elektrisch leitendes Material, das über der Rückseite des Halbleiterchips und über der ersten Region der Seitenfläche angeordnet ist, wobei die zweite Region der Seitenfläche nicht von dem elektrisch leitenden Material bedeckt ist.
Bauelement nach Anspruch 1, wobei die erste Region eine Randregion der Seitenfläche umfasst, wobei die Randregion angrenzend zur Rückseite des Halbleiterchips ist.
Bauelement nach Anspruch 1 oder 2, wobei eine Differenz zwischen dem Niveau der ersten Region und dem Niveau der zweiten Region zwischen 100 Nanometern und 10 Mikrometer liegt.
Bauelement nach einem der vorhergehenden Ansprüche, wobei eine Abmessung der ersten Region der Seitenfläche in einer Richtung von der Rückseite des Halbleiterchips zur Vorderseite des Halbleiterchips zwischen 1 Mikrometer und 50 Mikrometer liegt.
Bauelement nach einem der vorhergehenden Ansprüche, wobei die erste Region oder die zweite Region frei von Defekten ist, die sich von der Seitenfläche in den Halbleiterchip erstrecken.
Bauelement nach einem der Ansprüche 1 bis 4, wobei die erste Region oder die zweite Region frei von Defekten ist, die sich von der Seitenfläche in den Halbleiterchip erstrecken und eine Abmessung größer als 20 Mikrometer aufweisen.
Bauelement nach einem der vorhergehenden Ansprüche, wobei die erste Region oder die zweite Region eine Wellenform der Seitenfläche umfasst, wobei die Wellenform eine Amplitude von 100 Nanometer bis 5 Mikrometer umfasst.
Bauelement nach einem der vorhergehenden Ansprüche, wobei die Vorderseite des Halbleiterchips eine dotierte Region, eine elektrische Komponente oder eine integrierte Schaltung umfasst.
Bauelement nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip einen Leistungshalbleiterchip umfasst und das elektrisch leitende Material elektrisch mit einer Elektrode des Leistungshalbleiterchips gekoppelt ist.
Bauelement nach einem der vorhergehenden Ansprüche, wobei eine Dicke des Halbleiterchips kleiner oder gleich 100 Mikrometer ist.
Verfahren, umfassend: Bereitstellen eines Halbleiterwafers, der eine Vorderseite und eine Rückseite umfasst; Entfernen von Halbleitermaterial, um einen ersten Teil eines Grabens zu bilden, wobei der erste Teil des Grabens eine erste Breite umfasst; Entfernen von Halbleitermaterial, um einen zweiten Teil des Grabens zu bilden, wobei der zweite Teil des Grabens eine zweite Breite umfasst, die kleiner als die erste Breite ist, wobei sich der Graben von der Vorderseite des Halbleiterwafers zur Rückseite des Halbleiterwafers erstreckt; und Aufbringen eines elektrisch leitenden Materials auf die Rückseite des Halbleiterwafers.
Verfahren nach Anspruch 11, wobei sich der erste Teil des Grabens von der Vorderseite des Halbleiterwafers in einer Richtung zur Rückseite des Halbleiterwafers erstreckt.
Verfahren nach Anspruch 11 oder 12, wobei sich der zweite Teil des Grabens vom Boden des ersten Teils des Grabens in einer Richtung zur Rückseite des Halbleiterwafers erstreckt.
Verfahren nach einem der Ansprüche 11 bis 13, wobei das Entfernen des Halbleitermaterials zum Bilden des ersten Teils des Grabens einen ersten Plasmaätzprozess umfasst.
Verfahren nach einem der Ansprüche 11 bis 14, wobei das Entfernen des Halbleitermaterials zum Bilden des zweiten Teils des Grabens einen zweiten Plasmaätzprozess oder einen Nassätzprozess umfasst.
Verfahren nach einem der Ansprüche 11 bis 15, ferner umfassend: vor dem Entfernen des Halbleitermaterials zum Bilden des zweiten Teils des Grabens, Aufbringen eines ersten Materials auf einen ersten Teil eines Bodens des ersten Teils des Grabens.
Verfahren nach Anspruch 16, wobei das Aufbringen des ersten Materials ein Aufbringen einer Schicht umfasst, die das erste Material umfasst, wobei die Schicht eine Dicke zwischen 100 Nanometer und 10 Mikrometer umfasst.
Verfahren nach Anspruch 16 oder 17, wobei das erste Material ein Material umfasst, das aus der Gruppe bestehend aus einen Nitrid, einem Oxid und Kohlenstoff ausgewählt ist.
Verfahren nach einem der Ansprüche 16 bis 18, wobei das erste Material derart aufgebracht wird, dass ein Teil des ersten Teils des Grabens durch das erste Material ungefüllt bleibt.
Verfahren nach einem der Ansprüche 16 bis 19, wobei das Aufbringen des ersten Materials umfasst: Aufbringen des ersten Materials über der Vorderseite des Halbleiterwafers, über einer Seitenwand des ersten Teils des Grabens und über dem Boden des ersten Teils des Grabens; und Entfernen des ersten Materials über der Vorderseite des Halbleiterwafers und über einem zweiten Teil des Bodens des ersten Teils des Grabens.
Verfahren nach Anspruch 20, wobei das Entfernen des ersten Materials einen dritten Plasmaätzprozess umfasst.
Verfahren nach einem der Ansprüche 11 bis 21, ferner umfassend: vor dem Entfernen des Halbleitermaterials zum Bilden des zweiten Teils des Grabens, Aufbringen eines ersten Materials über einem ersten Teil eines Bodens des ersten Teils des Grabens, wobei das Entfernen des Halbleitermaterials zum Bilden des zweiten Teils des Grabens einen zweiten Plasmaätzprozess umfasst, und wobei eine Ätzrate des ersten Materials während des zweiten Plasmaätzprozesses kleiner als eine Ätzrate des Halbleitermaterials während des zweiten Plasmaätzprozesses ist.
Verfahren, umfassend: Bereitstellen eines Halbleiterwafers, der eine Vorderseite und eine Rückseite umfasst; Entfernen von Halbleitermaterial von der Vorderseite des Halbleiterwafers, um einen ersten Teil eines Grabens zu bilden, wobei der erste Teil des Grabens eine erste Breite umfasst; Aufbringen eines ersten Materials über einem ersten Teil eines Bodens des ersten Teils des Grabens; und Entfernen von Halbleitermaterial von einem zweiten Teil des Bodens des ersten Teils des Grabens, wobei der zweite Teil des Bodens nicht vom ersten Material bedeckt ist, um einen zweiten Teil des Grabens zu bilden, wobei der zweite Teil des Grabens eine zweite Breite umfasst, die kleiner als die erste Breite ist, wobei sich der Graben von der Vorderseite des Halbleiterwafers zur Rückseite des Halbleiterwafers erstreckt.