CN104009069A - 器件和用于制造器件的方法 - Google Patents

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Abstract

本发明公开了一种器件和用于制造器件的方法。器件包括半导体芯片，该半导体芯片包括正面、背面以及从背面延伸至正面的侧表面。侧表面包括第一区域和第二区域，其中第一区域的层面不同于第二区域的层面。器件进一步包括被布置于半导体芯片的背面之上和侧表面的第一区域之上的导电材料，其中侧表面的第二区域未被导电材料覆盖。

Description

器件和用于制造器件的方法
技术领域
本发明涉及一种包括半导体芯片的器件。本发明进一步涉及一种用于制造这种器件的方法。
背景技术
器件可以包括一个或多个半导体芯片。导电材料可以被布置于所包括的半导体芯片的背面之上。包括半导体芯片的器件和用于制造这种器件的方法需要不断地改进。特别地，可能需要改进器件的操作和/或避免器件的故障。此外，可能需要提供用于制造器件的有效方法。
发明内容
根据本发明的一个方面，提供了一种器件，包括：
半导体芯片，包括正面、背面、以及从所述背面延伸至所述正面的侧表面，其中所述侧表面包括第一区域和第二区域，其中所述第一区域的层面不同于所述第二区域的层面；以及
导电材料，被布置于所述半导体芯片的所述背面之上以及所述侧表面的所述第一区域之上，其中所述侧表面的所述第二区域未被所述导电材料覆盖。
根据一种实施方式，所述第一区域包括所述侧表面的外围区域，其中所述外围区域与所述半导体芯片的所述背面相邻。
根据一种实施方式，所述第一区域的层面与所述第二区域的层面之间的差值在100纳米与10微米之间。
根据一种实施方式，所述侧表面的所述第一区域在从所述半导体芯片的所述背面至所述半导体芯片的所述正面的方向上的尺寸在1微米与50微米之间。
根据一种实施方式，所述第一区域或所述第二区域不具有从所述侧表面延伸到所述半导体芯片中的缺陷。
根据一种实施方式，所述第一区域或所述第二区域不具有从所述侧表面延伸到所述半导体芯片中并且具有大于20微米的尺寸的缺陷。
根据一种实施方式，所述第一区域或所述第二区域包括所述侧表面的波动，其中所述波动包括从100纳米至5微米的幅度。
根据一种实施方式，所述半导体芯片的所述正面包括掺杂区域、电气部件或集成电路。
根据一种实施方式，所述半导体芯片包括功率半导体芯片，并且所述导电材料被电耦合至所述功率半导体芯片的电极。
根据一种实施方式，所述半导体芯片的厚度小于或等于100微米。
根据本发明的另一方面，提供了一种方法，包括：
提供包括正面和背面的半导体晶片；
去除半导体材料以形成沟槽的第一部分，其中所述沟槽的第一部分包括第一宽度；
去除半导体材料以形成所述沟槽的第二部分，其中所述沟槽的第二部分包括小于所述第一宽度的第二宽度，其中所述沟槽从所述半导体晶片的所述正面延伸至所述半导体晶片的所述背面；以及
在所述半导体晶片的所述背面之上沉积导电材料。
根据一种实施方式，所述沟槽的第一部分从所述半导体晶片的所述正面在朝向所述半导体晶片的所述背面的方向上延伸。
根据一种实施方式，所述沟槽的第二部分从所述沟槽的第一部分的底部在朝向所述半导体晶片的所述背面的方向上延伸。
根据一种实施方式，去除所述半导体材料以形成所述沟槽的第一部分包括第一等离子体蚀刻工艺。
根据一种实施方式，去除所述半导体材料以形成所述沟槽的第二部分包括第二等离子体蚀刻工艺或湿法蚀刻工艺。
根据一种实施方式，进一步包括：在去除所述半导体材料以形成所述沟槽的第二部分之前，在所述沟槽的第一部分的底部的第一部分之上沉积第一材料。
根据一种实施方式，沉积所述第一材料包括沉积包括所述第一材料的层，其中所述层包括在100纳米至10微米之间的厚度。
根据一种实施方式，所述第一材料包括选自由氮化物、氧化物和碳构成的组的材料。
根据一种实施方式，沉积所述第一材料以使得所述沟槽的第一部分的一部分保持未被所述第一材料填充。
根据一种实施方式，沉积所述第一材料包括：在所述半导体晶片的所述正面之上、在所述沟槽的第一部分的侧壁之上以及在所述沟槽的第一部分的底部之上沉积所述第一材料；以及去除在所述半导体晶片的所述正面之上以及在所述沟槽的第一部分的底部的第二部分之上的所述第一材料。
根据一种实施方式，去除所述第一材料包括第三等离子体蚀刻工艺。
根据一种实施方式，进一步包括：在去除所述半导体材料以形成所述沟槽的第二部分之前，在所述沟槽的第一部分的底部的第一部分之上沉积第一材料，其中去除所述半导体材料以形成所述沟槽的第二部分包括第二等离子体蚀刻工艺，并且其中在所述第二等离子体蚀刻工艺期间所述第一材料的蚀刻速率小于在所述第二等离子体蚀刻工艺期间所述半导体材料的蚀刻速率。
根据本发明的又一方面，提供了一种方法，包括：
提供包括正面和背面的半导体晶片；
从所述半导体晶片的所述正面去除半导体材料以形成沟槽的第一部分，其中所述沟槽的第一部分包括第一宽度；
在所述沟槽的第一部分的底部的第一部分之上沉积第一材料；以及
从所述沟槽的第一部分的底部的第二部分去除半导体材料，其中所述底部的第二部分未被所述第一材料覆盖，以形成所述沟槽的第二部分，其中所述沟槽的第二部分包括小于所述第一宽度的第二宽度，其中所述沟槽从所述半导体晶片的所述正面延伸至所述半导体晶片的所述背面。
附图说明
附图被包括以提供对于各方面的进一步理解，并且被包含在本说明书中以及构成本说明书的一部分。附图示出了各方面并且与说明书一起用于解释各方面的原理。其它方面以及各方面的许多预期优点将更容易理解，因为通过参考以下详细描述它们变得更好理解。附图的元件未必相对于彼此按照比例绘制。相同的附图标记可以表示对应的相似部件。
图1示意性地示出根据本公开的器件100的截面图；
图2A至图2D示意性地示出根据本公开的用于制造器件的方法的截面图；
图3A至图3G示意性地示出根据本公开的用于制造器件的方法的截面图；以及
图4A至图4D示意性地示出根据本公开的用于制造器件的方法的截面图。
具体实施方式
在以下详细描述中，对附图进行参考，附图形成说明书一部分并且借由图示示出在其中可以实施本发明的特定方面。在这点上，方向性术语（诸如“顶部”、“底部”、“正面”、“背面”等）可以参考所描述的附图的定向进行使用。因为所描述的器件的部件可以按多个不同定向进行定位，所以方向性术语可以用于示意的目的并且并非是限定性的。应该理解的是可以利用其它方面，并且可以在不脱离本发明的范围的情况下做出结构上或者逻辑上的改变。以下具体描述因此并非视作限定性的，并且本发明的范围由所附权利要求限定。
应该理解的是在本文中所描述的各个示例性方面的特征可以相互组合，除非上下文明确给出相反指示。
如在该说明书中所使用的，术语“耦合”和/或“电耦合”并非仅仅意味着元件必需直接耦合在一起。可以在“耦合”或“电耦合”元件之间提供居间元件。
在本文中所描述的器件和方法可以包括或者采用一个或多个半导体芯片。半导体芯片可以是任意类型，可以由不同技术制造，并且例如可以包括集成的电气、光电或机电电路和/或无源器件。例如，半导体芯片可以被配置为功率半导体芯片。半导体芯片可以包括控制电路、微处理器或微机电部件。此外，在本文中所描述的器件可以包括逻辑集成电路以控制其它半导体芯片的集成电路，例如功率半导体芯片的集成电路。半导体芯片无需由特定半导体材料制造，例如Si、SiC、SiGe、GaAs、GaN以及任何其它III-V半导体，并且可以包含并非半导体的无机和/或有机材料，诸如例如绝缘体、塑料或金属。半导体晶片和由其制造的半导体芯片可以具有小于约750μm（微米）的厚度，具体地小于200μm（微米）的厚度，以及甚至更具体地小于或等于100μm（微米）。
在一个示例中，半导体芯片可以具有竖直结构，也即半导体芯片可以被制造为使得电流可以在垂直于半导体芯片的主面的方向上流动。具有竖直结构的半导体芯片可以在其两个主面上具有电极，也即在其顶部侧和底部侧上（底部侧在此也称作背面）。特别地，在本文中所描述的器件可以包括可以具有这种竖直结构的功率半导体芯片。竖直功率半导体芯片可以被配置为功率MOSFET（金属氧化物半导体场效应晶体管）、IGBT（绝缘栅双极型晶体管）、JFET（结型栅极场效应晶体管）、功率双极晶体管、功率二极管等。例如，功率MOSFET的源极电极和栅极电极可以位于一个主面上，而功率MOSFET的漏极电极可以被布置于另一主面上。
在本文中可以使用半导体芯片或半导体晶片的术语“正面”和“背面”。术语“正面”可以特别地涉及可以包括掺杂区域、电气部件、微电子部件、集成电路等中的至少一个的半导体芯片的主面。可以从半导体晶片来制造半导体芯片，半导体晶片可以用作将要在半导体晶片中和之上构建的微电子器件的衬底。可以通过掺杂、离子注入、材料的沉积、光刻图案化等来制造集成电路。通常可以在也可以称作半导体晶片的“正面”的半导体晶片的特定主表面上执行制造工艺。在将单个半导体芯片从半导体晶片分离之后，半导体晶片的“正面”可以因此变成分离的半导体芯片的“正面”。相反地，半导体芯片的术语“背面”可以涉及可以与半导体芯片的正面相对布置的半导体芯片的主表面。半导体芯片的背面可以不具有电子部件，也即其可以由半导体材料构成。
在本文中所描述的器件和方法可以包括或者采用被布置于半导体芯片之上的导电材料。导电材料可以特别地具有接触元件（或接触电极）的功能。也即，导电层可以允许与包括在半导体芯片中的集成电路形成电接触。特别地，导电材料可以对应于功率半导体的背面金属（或背面电极）。
导电材料可以包括一个或多个导电层。可以制造导电层以具有任何所需的几何形状和/或任何所需的材料组成。导电层例如可以具有覆盖了区域的层的形式。任何所需的金属（例如Cu、Ni、Sn、Au、Ag、Pt、Pd、Al、V、Ti以及这些金属的一个或多个的合金）可以用作该材料。导电层无需是均匀的或仅由一种材料制造。包含在导电层中材料的各种成分和浓度都是可能的。
可以在半导体芯片或半导体晶片之上施加导电层，例如在其背面上。应该理解的是如“形成”或“施加”的任何这样的术语意味着按照字面意思覆盖施加层的所有种类和技术。特别地，意在覆盖层叠技术、溅射、电镀、模塑、CVD（化学气相沉积）、PVD（物理气相沉积）、蒸发、PECVD（等离子体增强CVD）、混合物理-化学气相沉积（HPCVD）、挤压成形、印刷、点胶、旋涂等的至少一个。
划片工艺可以用于制造在本文中所描述的器件。特别地，划片工艺可以用于将半导体晶片划分或者分离为多个半导体芯片。划片工艺可以包括在半导体晶片将要划分为多个半导体器件的一个或多个预定位置处提供至少部分地延伸到半导体晶片中的沟槽（或分离沟槽）的步骤。这些沟槽可以具有任意形状和尺寸，其可以取决于所应用的划片技术。关于这一点，可以使用术语沟槽的“宽度”。沟槽或其一部分的宽度例如可以限定为沟槽的最大尺寸，例如在与半导体晶片的正面平行的方向上。备选地，沟槽的宽度也可以限定为沟槽的平均尺寸。应该理解的是沟槽可以包括相应宽度可以不同的多个部分（或区段）。为了提供沟槽（或划片半导体晶片），可以应用合适的划片技术，例如刀片划片（锯切）、激光划片、蚀刻、溅射蚀刻、气相蚀刻等。特别地，可以应用等离子体蚀刻工艺和湿法蚀刻工艺的至少一个。应该注意的是可以在减薄半导体晶片之前或者之后执行这种蚀刻工艺。在后者情形中，蚀刻的沟槽可以从半导体晶片的正面延伸至半导体晶片的背面。在前者情形中，沟槽可以被蚀刻在半导体晶片的正面上，其中沟槽可以不必完全延伸至半导体晶片的背面。随后可以通过从半导体晶片的背面去除半导体材料而减薄半导体晶片，直至半导体晶片在之前形成的沟槽的位置处分离。为了在减薄工艺期间稳定半导体晶片以及为了在半导体晶片已经分离之后将分离的部分保持就位，可以在减薄工艺期间将半导体晶片安装在载体上或安装至载体。
在等离子体蚀刻中，可以采用掩模材料来掩蔽衬底或者半导体晶片，由此在单个半导体芯片（或裸片）之间留下开口区域。随后可以使用可以蚀刻暴露在半导体芯片之间的半导体晶片材料的反应气体等离子体来处理掩蔽的半导体晶片。可以通过在腔室内离子化气体混合物以获得可以与目标材料反应的离子来执行等离子体蚀刻。可以使用由电极发射的射频激励来执行对所采用气体的离子化。所使用的等离子体源（或蚀刻粒子）可以是带电的（离子）和/或电中性的（原子和原子团）。在等离子体蚀刻工艺期间，等离子体可以由将要蚀刻的材料的元素与等离子体所产生的反应粒子之间的化学反应来产生挥发性蚀刻产物。被处理的元素的原子自身可以嵌入在目标材料的表面上或之下，以使得可以修改目标材料的物理特性。可以部分地或者完全穿过半导体晶片进行半导体晶片（或衬底）的等离子体蚀刻。在部分等离子体蚀刻的情形中，可以通过后续分割步骤（cleaving step）分离裸片。术语等离子体蚀刻可以涉及采用等离子体的任何合适的蚀刻或划片工艺，例如反应离子蚀刻、深反应离子蚀刻、离子束蚀刻等。
用于等离子体蚀刻工艺的气体化学物可以特别地取决于将要蚀刻的材料。例如，可以使用卤素（氟、氯、溴或碘）气体或含卤素气体，其中可以添加一种或多种额外气体以便于改进蚀刻的质量（例如蚀刻各向异性、掩模选择性、蚀刻均匀性等）。例如，包括氟的气体（诸如SF6、F2或NF3）可以用于硅的蚀刻。包含氯和/或溴的气体可以用于蚀刻III-V族材料。应该理解的是等离子体蚀刻可以不限于在半导体器件的制作中的应用。相反，等离子体蚀刻技术也可以应用于任意衬底类型，只要用于蚀刻衬底的合适的气体化学物是可用的。例如，其它衬底类型可以包括含碳衬底（包括聚合物衬底）、陶瓷衬底、金属衬底、玻璃衬底等。
在湿法蚀刻中，蚀刻剂可以用于在半导体材料中提供沟槽。掩模可以用于从目标材料选择性地去除材料。湿法蚀刻工艺可以是各向同性的，以使得在水平和竖直方向上的蚀刻速率可以相等，或者是各向异性的，以使得在水平和竖直方向上的蚀刻速率可以不同。在一个示例中，湿法蚀刻工艺可以使用氢氟酸。
在本文中所描述的器件和方法可以包括或者采用在蚀刻工艺期间可以特别地用作间隔物或者掩模的牺牲材料。牺牲层可以包括氮化物、氧化物、和碳中的至少一种。特别地，牺牲材料可以由氮化硅和氧化硅的至少一种制成或者可以包括至少一种。例如，牺牲材料可以以具有从约100纳米至约10μm（微米）的厚度的层的形式沉积，更特别地从约100纳米至约3μm（微米）。牺牲材料的沉积可以类似于如上所述导电材料的沉积。
图1示意性地示出了根据本公开的器件100的截面图。器件100可以包括半导体芯片1，半导体芯片1具有正面2、背面3和从背面3延伸至正面2的侧表面4。侧表面4可以包括第一区域5和第二区域6，其中第一区域5的层面（level）可以不同于第二区域6的层面。器件100可以进一步包括导电材料7，导电材料7可以被布置于半导体芯片1的背面3之上以及侧表面4的第一区域5之上。应该注意的是被布置于半导体芯片1的背面3之上的导电材料7可以被构造或者不被构造。侧表面4的第二区域6可以不由导电材料7所覆盖。应该注意的是以下描述了类似于器件100的更详细器件以及用于制造这种器件的方法。
半导体芯片1可以具有任意厚度h1，厚度h1可以特别地小于或者等于100μm（微米）。在图1中，在第一区域5与第二区域6的层面之间的转变具有宽度b的台阶形式。然而，应该理解的是转变也可以是任意不同形状，从以下说明书将更明晰。第一区域5的层面与第二区域6的层面之间的差值可以在从约100纳米至约10μm（微米）的范围内。
第一区域5可以是或者可以包括侧表面4的外围区域，其中外围区域可以被布置为与半导体芯片1的背面3相邻。此外，导电材料7的被布置于半导体芯片1的背面3之上的部分、和导电材料7的被布置于第一区域5之上的部分可以是连续的。第一区域5的高度h3可以在从约1μm（微米）至约50μm（微米）的范围内，并且更特别地在从约4μm（微米）至约15μm（微米）的范围内。第二区域6的高度h2的可能数值可以由所提到的h1和h3的可能数值暗含。
图2A至图2D示意性地示出了根据本公开的用于制造器件的方法的截面图。在第一步骤中（参见图2A），可以提供包括正面2和背面3的半导体晶片8。在第二步骤中（参见图2B），可以去除半导体材料以形成沟槽的第一部分9，其中沟槽的第一部分9可以具有第一宽度w1。在图2B中，沟槽的第一部分9示出为具有矩形形状。然而，应该理解的是沟槽的第一部分9也可以具有任意不同的形状，这从以下说明书可以更加明晰。在第三步骤中（参见图2C），可以去除半导体材料以形成沟槽的第二部分10，其中沟槽的第二部分10可以具有小于第一宽度w1的第二宽度w2。特别地，可以在朝向半导体晶片8的背面3的方向上去除半导体材料。在图2C中，沟槽的第二部分10示出为具有矩形形状。应该注意的是沟槽的第二部分10也可以具有任意不同形状，从以下说明书中可以更加明晰。包括第一部分9和第二部分10的沟槽可以从半导体晶片8的正面2延伸至半导体晶片8的背面3。在第四步骤中（参见图2D），可以在半导体晶片8的背面3之上沉积导电材料7。应该理解的是所示的方法可以包括其它步骤。例如，半导体晶片8可以在沟槽的位置处分离为多个器件。所获得的器件可以类似于图1的器件100。以下描述类似于图2A至图2D的方法的更详细方法。
图3A至图3G示意性地示出了根据本公开的用于制造器件的方法的截面图。所制造的器件可以视作图1的器件100以及根据图2A至图2D的方法制造的器件的实施方式。器件的细节可以因此同样地适用于根据本公开的所有其它器件。此外，图3A至图3G中所示的方法可以视作图2A至图2D中所示方法的实施方式。以下所述的制造方法的细节因此可以同样地适用于图2A至图2D的方法。应该注意的是为了简明起见并未明确示出与图3A至图3G的方法有关的一些部件。例如，可以省略对于将要处理的半导体晶片可以安装在其上的载体的说明描述。
在图3A中，可以提供具有正面2和背面3的半导体晶片8。应该注意的是在提供半导体晶片8之前可以已经执行额外的方法步骤。例如，可以已经执行各种方法步骤以便于分别制造第一半导体芯片（或裸片）11A和第二半导体芯片（或裸片）11B。应该理解的是半导体晶片8可以包括与半导体芯片11A、11B相邻的任意数目的其它半导体芯片（未示出）。半导体芯片11A、11B以及可能的其它半导体芯片可以以任意几何形式或阵列进行布置。然而，应该注意的是在半导体芯片11A、11B的制作之前也可以执行至少一个后续描述的方法步骤。特别地，在将半导体晶片8完全分离成多个半导体器件之前可以执行在本文中所描述的方法步骤。
可以通过前述方法步骤已经制造了每个半导体芯片11A、11B。例如，单个器件（晶体管、电容器、电阻器等）可以已经形成在半导体晶片8中，并且所形成的器件可以已经与半导体晶片8中的布线互连。相应半导体芯片11A、11B的正面因此可以包括掺杂区域、电气部件和集成电路的至少一个。半导体芯片11A、11B的内部电子结构的制造可以已经完全，以使得钝化层（未示出）可以形成在半导体晶片8的正面2之上。例如，钝化层可以包括氮化硅、氧化硅、聚酰亚胺、环氧树脂等的至少一个。电接触可以形成在半导体芯片11A、11B的正面2上，其中电接触可以被配置为提供与包括在半导体芯片11A、11B的相应半导体芯片中的电子结构的电连接。
划切线（未示出）可以被布置于半导体芯片11A、11B之间，以及可能的其它半导体芯片之间。划切线可以指示其中半导体晶片8稍后将要分离为单个部分的位置。特别地，划切线可以不具有在制造半导体芯片11A、11B的电子结构期间已经使用过的金属。划切线可以具有从约5μm（微米）至约100μm（微米）的宽度，并且更特别地从约15μm（微米）至约50μm（微米）。划切线的宽度可以特别地取决于对准特性和/或半导体芯片11A、11B的灵敏度和/或所采用光刻水平的对准特性。半导体芯片11A、11B可以沿着划切线相互分离开，如以下将具体说明的那样。
在图3B中，凹槽9（或沟槽的第一部分9）可以通过采用任何合适的技术形成在厚度h1的半导体晶片8中。应该注意的是可以当半导体芯片11A、11B已经制造时形成凹槽9。然而，在其它示例中，也可以在处理半导体芯片8之前形成凹槽9以便于制造半导体芯片11A、11B。特别地，可以采用等离子体蚀刻工艺，其中由抗蚀剂材料制成并且暴露了将要蚀刻区域的结构掩模可以被布置于半导体晶片8的正面2之上。例如，可以使用光刻技术图案化掩模。凹槽9可以具有高度h2并且可以从半导体晶片8的正面2在朝向半导体晶片8的背面3的方向上延伸。此外，凹槽9可以具有宽度w1，在从约1μm（微米）至约100μm（微米）的范围内，更特别地从约3μm（微米）至约20μm（微米）的范围内。应该注意的是凹槽9的宽度w1可以特别地取决于其上可以形成凹槽9的划切线的宽度。凹槽9的底部与半导体晶片8的背面3之间的距离h3可以位于从约1μm（微米）至约50μm（微米）的范围内，更特别地从约4μm（微米）至约15μm（微米）的范围内。应该注意的是凹槽9也可以通过多个工艺步骤形成，例如多个连续等离子体蚀刻步骤。在该情形下，沟槽的第一部分9可以包括可以具有不同宽度的多个部分或区段。
在图3B中，凹槽9的截面示出为具有矩形形状。应该理解的是凹槽9也可以具有不同形状，例如半圆形、U形、V形等。此外，凹槽9的侧壁可以波动，例如具有从约100nm至约5μm（微米）的幅度，并且更特别地从约100nm至约500nm。特别地，当可能已经基于包括第一阶段和第二阶段的时间调制双阶段蚀刻工艺而形成凹槽9时，侧壁可以波动，其中在第一阶段可以执行各向同性等离子体蚀刻步骤，在第二阶段中可以沉积在蚀刻步骤期间被配置为保护凹槽9的侧壁的钝化层。第一阶段的蚀刻步骤和第二阶段的沉积步骤可以重复多次，导致在凹槽9的底部发生多个蚀刻步骤，导致侧壁的所提及的波动（或波浪形式或波浪形状）。例如，第一和第二阶段的方法步骤可以重复10次至100次。应该注意的是波动的幅度以及所蚀刻的凹槽9的深度可以特别地取决于第一和第二阶段的方法步骤的重复次数。特别地，波动的幅度可以随着重复次数的增加而减小（对于半导体晶片8的给定厚度）。应该注意的是采用蚀刻工艺用于形成凹槽9可以避免在凹槽9的侧壁处半导体材料的损伤（与可以导致损伤半导体材料的例如锯切或激光划片的工艺相比）。在一个示例中，凹槽9的侧壁可以保持不具有从侧壁延伸到半导体材料中的缺陷。在其它示例中，从侧壁延伸到半导体材料中的缺陷可以发生，其中缺陷的尺寸可以小于20μm（微米），更特别地小于10μm（微米），并且甚至更特别地小于5μm（微米）。相反地，采用例如划片方法用于形成凹槽9可以导致从侧壁延伸到半导体晶片8中的半导体材料的缺陷，其中缺陷可以具有对于机械划片的情形而言约20μm（微米）的尺寸以及对于激光划片的情形而言约100μm（微米）的尺寸。应该进一步理解的是凹槽9也可以在垂直于图3B绘制平面的方向上延伸，特别地在沿着划切线的方向上。凹槽9的底部处的角部12A和12B可以无需具有尖锐边缘，而可以是圆形的。此外，当采用等离子体蚀刻技术用于形成凹槽9时，凹槽9的宽度w1可以在从半导体晶片8的正面2至凹槽9的底部的方向上增大，也即凹槽9可以具有如虚线所示的锥形形状。
在图3C中，牺牲材料13可以沉积在半导体晶片8的正面2之上、凹槽9的侧壁之上以及凹槽9的底部之上。例如，牺牲材料13可以以具有从约100纳米至约10μm（微米）的厚度的层的形式沉积，更特别地从约100纳米至约3μm（微米）。在一个示例中，这种牺牲层可以完全覆盖所提及的表面。特别地，可以选择牺牲材料13的厚度以使得至少一部分凹槽9保持未被牺牲材料13填充。牺牲材料13可以由氮化物、氧化物和碳的至少一个构成或者可以包括至少一个。
沉积牺牲材料13可以涉及采用低温材料的低温工艺。特别地，可以选择牺牲层13使得可以提供对于所描述的制造方法的其它步骤的兼容性。例如，半导体晶片8的正面2上的金属可以仅对于临界温度是耐久的，而在此温度之上则不耐久。随后可以特别地选择牺牲材料13的特性以使得可以在低于临界温度的温度之下执行沉积牺牲材料13。因此可以避免其它部件的损伤，例如被布置于半导体晶片8的正面2之上的金属。
在图3D中，可以去除被布置于半导体晶片8的正面2之上以及凹槽9的底部一部分之上的牺牲材料13，以使得可以保留牺牲材料13的被布置于凹槽9的侧壁之上的部分14A、14B。应该理解的是牺牲材料13也可以至少部分地保留在半导体晶片8的正面2之上，例如当被布置于半导体晶片8的正面2之上的牺牲材料13的厚度大于被布置于凹槽9的底部的一部分之上的牺牲材料13的厚度时。为了如图3D所示去除牺牲材料13，可以采用等离子体蚀刻工艺。应该注意的是根据图3D执行的等离子体蚀刻工艺的参数可以不同于根据图3B执行的等离子体蚀刻工艺的参数。
根据图3D使用的等离子体的部分（或粒子）可以在垂直于半导体晶片8的正面2的方向上处理（或冲击或撞击）牺牲材料13。例如，等离子体的部分可以由对应的电场充电并且在垂直方向上加速。也即，处理被布置于凹槽9的侧壁之上的牺牲材料13的等离子体的量可以小于处理被布置于半导体晶片8的正面2之上和/或凹槽9的底部之上的牺牲材料13的等离子体的量。因此，根据图3D执行的等离子体蚀刻工艺可以称作各向异性。由于等离子体蚀刻工艺的这种各向异性特性，可以避免采用图案化的蚀刻掩模。
应该注意的是牺牲材料13的部分14A、14B也可以由不同工艺形成。例如，在根据图3B执行的等离子体蚀刻工艺期间可以形成聚合物材料。所产生的聚合物可以来自于等离子体的部分与所处理的半导体晶片8的材料之间的化学反应。在图3B的等离子体蚀刻工艺期间，聚合物可以（任意次数）交替地在凹槽9的底部和侧壁处产生以及（至少部分地）去除。通过控制所产生的聚合物材料的速率以及去除的聚合物材料的速率，能够在凹槽9的侧壁上形成聚合物层。这种形成的聚合物层可以类似的用于如前所述的牺牲材料13的部分14A、14B。
在图3E中，可以通过从凹槽9的底部去除半导体材料来形成沟槽的第二部分10。应该注意的是根据图3B的形成凹槽9的论述也适用于形成沟槽的第二部分10。特别地，等离子体蚀刻技术可以用于此处，其中由抗蚀剂材料制成并且暴露了将要蚀刻区域的结构掩模可以被布置于半导体晶片8的正面2之上。例如，可以基于光刻技术制造这种掩模。应该注意的是根据图3E使用的掩模的形状可以不同于根据图3B中所使用的掩模的形状。此外，当牺牲材料13可以已经留在半导体晶片8的正面2之上时，可以避免使用掩模。根据图3E执行的等离子体蚀刻工艺可以采用根据图3D执行的等离子体蚀刻原位地执行。也即，相同的设备可以用于两个工艺。例如，两个方法步骤可以在相同的等离子体蚀刻机内执行。注意到的是沟槽的第二部分10也可以基于湿法蚀刻技术而形成。
可以选择根据图3E执行的等离子体蚀刻工艺的参数，以使得牺牲材料13的蚀刻速率可以小于半导体晶片8材料的蚀刻速率。蚀刻速率可以限定为蚀刻工艺之前的厚度与蚀刻工艺之后的厚度之间的差值除以蚀刻时间。牺牲材料13的部分14A、14B因此可以具有图案化掩模的功能，以使其也可以避免制作如上所述额外的图案化掩模。然而，掩模的使用也可以保留，以便于避免对半导体芯片11A、11B不期望的蚀刻。
在图3E中，沟槽的第二部分10的截面示出为具有矩形形状。应该理解的是沟槽的第二部分10可以具有不同形状。特别地，当采用等离子体蚀刻技术以用于形成沟槽的第二部分10时，沟槽的第二部分10的宽度w2可以在从沟槽的第一部分9的底部至半导体晶片的背面3的方向上增大，也即沟槽的第二部分10可以具有如虚线所示的锥形形状。
在图3F中，可以（可选地）去除牺牲材料13的部分14A、14B。
在图3G中，导电材料7可以沉积在半导体晶片8的背面3上。导电材料7的几何形状和尺寸可以例如取决于其功能。例如，导电材料7可以具有例如功率半导体的接触电极的功能，或者可以提供与这种接触电极的电耦合。在其它示例中，导电材料7可以用作焊料接触。在另一示例中，导电材料7可以用于稳定半导体材料以避免由发生应力导致的破裂。例如，导电材料7可以以具有例如从约500纳米至约5μm（微米）的厚度的层的形式沉积。应该注意的是前述段落中已经描述了用于制造导电材料7的可能的材料。
因为沟槽的第二部分10的宽度w2可以特别地小于沟槽的第一部分9的宽度w1，可以避免在沟槽的第一部分9的侧表面上沉积导电材料7。如图3G所示，沟槽的第二部分10的侧表面可以至少部分地由导电材料7覆盖，而沟槽的第一部分9的侧表面可以保持未覆盖。因此可以避免在导电材料7与半导体晶片8的正面2之上设置的部件之间的短路。在其它示例中，第一部分9和第二部分10的侧表面可以分别至少部分地由导电材料7覆盖。然而，至少第一部分9与第二部分10之间的台阶或转变部分可以保持未被导电材料7覆盖以使得可以避免上述短路。
应该理解的是所描述的方法可以进一步包括为了简明起见并未示出的其它方法步骤。例如，半导体晶片8和包括在其中的半导体芯片可以在沟槽的位置处相互完全分离。在这点上，例如可以执行对半导体晶片8的减薄。可以获得多个器件，每个器件可以类似于根据在本文中所描述本公开的所有其它器件。
图4A至图4D示意性示出了根据本公开的用于制造器件的方法的截面图。在第一步骤中（参见图4A），可以提供包括正面2和背面3的半导体晶片8。在第二步骤中（参见图4B），可以从半导体晶片8的正面2去除半导体材料以形成沟槽的第一部分9，其中沟槽的第一部分9可以具有第一宽度w1。在第三步骤中（参见图4C），可以在沟槽的第一部分9的底部的至少第一部分15之上沉积第一材料13。第一材料13可以未覆盖沟槽的第一部分9的底部的第二部分16。例如，第一材料13可以沉积在沟槽的第一部分9的整个底部之上，并且此后至少可以在沟槽的第一部分9的底部的第二部分16之上去除。在第四步骤中（参见图4D），可以从沟槽的第一部分9的底部的第二部分16去除半导体材料以形成沟槽的第二部分10。沟槽的第二部分10可以具有比第一宽度w1（特别地在沟槽的第一部分9的底部处）小的第二宽度w2（特别地在沟槽的第二部分10的上端部处）。沟槽可以从半导体晶片8的正面2延伸至半导体晶片8的背面3。应该注意的是所述方法可以包括其它步骤。根据之前附图进行的论述也可以适用于图4A至图4D的方法。例如，方法可以包括如图3A至图3G所述的一个或多个步骤。
在一个示例中，沟槽的第一部分9和第二部分10可以分别基于等离子体蚀刻工艺而形成。然而，应该注意的是也可以基于不同的工艺例如锯切工艺形成沟槽的第一部分9和第二部分10的至少一个。例如，可以基于锯切工艺形成沟槽的第一部分9，而可以基于等离子体蚀刻工艺形成沟槽的第二部分10。
虽然可能已经参照数个实施方式的仅一个公开了本发明的特别特征或方面，但是这些特征或方面可以与可能需要并且对于任何给定或特定应用有利的其它实施方式的一个或多个其它特征或方面组合。此外，对于在详细描述或权利要求中使用的术语“包含”、“具有”、“有”或其它变形的范围而言，这些术语以类似于术语“包括”的方式意在为包含性的。此外，术语“示例性”仅仅意味着作为示例，而不是最佳或者最优。也应该知晓的是在本文中所描述的特征和/或元件为了简明和易于理解的目的而示出为相对具有特定尺寸，并且真实尺寸可以基本上不同于在本文中所示的尺寸。
尽管在此已经示出并且描述了特定实施例，但是本领域技术人员应该知晓的是不脱离本发明的范围可以对所示和所述特定特征方面做出各种替换和/或等价实施方式。本申请意在包括在本文中所描述的特定特征方面的任何改编或改变。因此，意在仅由权利要求及其等价形式限定本申请。

Claims (23)

1.一种器件，包括：
半导体芯片，包括正面、背面、以及从所述背面延伸至所述正面的侧表面，其中所述侧表面包括第一区域和第二区域，其中所述第一区域的层面不同于所述第二区域的层面；以及
导电材料，被布置于所述半导体芯片的所述背面之上以及所述侧表面的所述第一区域之上，其中所述侧表面的所述第二区域未被所述导电材料覆盖。
2.根据权利要求1所述的器件，其中，所述第一区域包括所述侧表面的外围区域，其中所述外围区域与所述半导体芯片的所述背面相邻。
3.根据权利要求1所述的器件，其中，所述第一区域的层面与所述第二区域的层面之间的差值在100纳米与10微米之间。
4.根据权利要求1所述的器件，其中，所述侧表面的所述第一区域在从所述半导体芯片的所述背面至所述半导体芯片的所述正面的方向上的尺寸在1微米与50微米之间。
5.根据权利要求1所述的器件，其中，所述第一区域或所述第二区域不具有从所述侧表面延伸到所述半导体芯片中的缺陷。
6.根据权利要求1所述的器件，其中，所述第一区域或所述第二区域不具有从所述侧表面延伸到所述半导体芯片中并且具有大于20微米的尺寸的缺陷。
7.根据权利要求1所述的器件，其中，所述第一区域或所述第二区域包括所述侧表面的波动，其中所述波动包括从100纳米至5微米的幅度。
8.根据权利要求1所述的器件，其中，所述半导体芯片的所述正面包括掺杂区域、电气部件或集成电路。
9.根据权利要求1所述的器件，其中，所述半导体芯片包括功率半导体芯片，并且所述导电材料被电耦合至所述功率半导体芯片的电极。
10.根据权利要求1所述的器件，其中，所述半导体芯片的厚度小于或等于100微米。
11.一种方法，包括：
提供包括正面和背面的半导体晶片；
去除半导体材料以形成沟槽的第一部分，其中所述沟槽的第一部分包括第一宽度；
去除半导体材料以形成所述沟槽的第二部分，其中所述沟槽的第二部分包括小于所述第一宽度的第二宽度，其中所述沟槽从所述半导体晶片的所述正面延伸至所述半导体晶片的所述背面；以及
在所述半导体晶片的所述背面之上沉积导电材料。
12.根据权利要求11所述的方法，其中，所述沟槽的第一部分从所述半导体晶片的所述正面在朝向所述半导体晶片的所述背面的方向上延伸。
13.根据权利要求11所述的方法，其中，所述沟槽的第二部分从所述沟槽的第一部分的底部在朝向所述半导体晶片的所述背面的方向上延伸。
14.根据权利要求11所述的方法，其中，去除所述半导体材料以形成所述沟槽的第一部分包括第一等离子体蚀刻工艺。
15.根据权利要求11所述的方法，其中，去除所述半导体材料以形成所述沟槽的第二部分包括第二等离子体蚀刻工艺或湿法蚀刻工艺。
16.根据权利要求11所述的方法，进一步包括：
在去除所述半导体材料以形成所述沟槽的第二部分之前，在所述沟槽的第一部分的底部的第一部分之上沉积第一材料。
17.根据权利要求16所述的方法，其中，沉积所述第一材料包括沉积包括所述第一材料的层，其中所述层包括在100纳米至10微米之间的厚度。
18.根据权利要求16所述的方法，其中，所述第一材料包括选自由氮化物、氧化物和碳构成的组的材料。
19.根据权利要求16所述的方法，其中，沉积所述第一材料以使得所述沟槽的第一部分的一部分保持未被所述第一材料填充。
20.根据权利要求16所述的方法，其中，沉积所述第一材料包括：
在所述半导体晶片的所述正面之上、在所述沟槽的第一部分的侧壁之上以及在所述沟槽的第一部分的底部之上沉积所述第一材料；以及
去除在所述半导体晶片的所述正面之上以及在所述沟槽的第一部分的底部的第二部分之上的所述第一材料。
21.根据权利要求20所述的方法，其中去除所述第一材料包括第三等离子体蚀刻工艺。
22.根据权利要求11所述的方法，进一步包括：
在去除所述半导体材料以形成所述沟槽的第二部分之前，在所述沟槽的第一部分的底部的第一部分之上沉积第一材料，其中去除所述半导体材料以形成所述沟槽的第二部分包括第二等离子体蚀刻工艺，并且其中在所述第二等离子体蚀刻工艺期间所述第一材料的蚀刻速率小于在所述第二等离子体蚀刻工艺期间所述半导体材料的蚀刻速率。
23.一种方法，包括：
提供包括正面和背面的半导体晶片；
从所述半导体晶片的所述正面去除半导体材料以形成沟槽的第一部分，其中所述沟槽的第一部分包括第一宽度；
在所述沟槽的第一部分的底部的第一部分之上沉积第一材料；以及
从所述沟槽的第一部分的底部的第二部分去除半导体材料，其中所述底部的第二部分未被所述第一材料覆盖，以形成所述沟槽的第二部分，其中所述沟槽的第二部分包括小于所述第一宽度的第二宽度，其中所述沟槽从所述半导体晶片的所述正面延伸至所述半导体晶片的所述背面。
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