CN106601673B - 形成深沟槽的方法和深沟槽隔离结构 - Google Patents

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Abstract

一种在半导体衬底中形成深沟槽的方法包括：在半导体衬底上方形成第一掩模图案，其中，第一掩模图案具有暴露半导体衬底的部分的第一开口；在第一掩模图案上方形成第二掩模图案，其中，第二掩模图案具有与第一开口基本对准的第二开口以暴露半导体衬底的部分，并且第二开口的宽度大于第一开口的宽度以进一步暴露第一掩模图案的部分；以及去除半导体衬底的部分、第一掩模图案的部分和半导体衬底的位于第一掩模图案的部分下方的另一部分以形成深沟槽。本发明实施例涉及形成深沟槽的方法和深沟槽隔离结构。

Description

形成深沟槽的方法和深沟槽隔离结构
技术领域
本发明实施例涉及形成深沟槽的方法和深沟槽隔离结构。
背景技术
在过去，半导体行业使用各种方法和设备从半导体晶圆分离单独的半导体芯片，其中，在半导体晶圆上制造芯片。通常情况下，称为划切或切割的技术用于沿着划线利用金刚石切割轮部分或全部地切割穿晶圆，其中，划线形成在单独的芯片之间的晶圆上。
不幸的是，具有更大宽度的划线不适于分离具有较小尺寸的半导体芯片。不断改进以寻求用于分离具有较小尺寸的半导体芯片。
发明内容
根据本发明的一些实施例，提供了一种在半导体衬底中形成深沟槽的方法，所述方法包括：在所述半导体衬底上方形成第一掩模图案，其中，所述第一掩模图案具有暴露所述半导体衬底的部分的第一开口；在所述第一掩模图案上方形成第二掩模图案，其中，所述第二掩模图案具有与所述第一开口基本对准的第二开口以暴露所述半导体衬底的所述部分，并且所述第二开口的宽度大于所述第一开口的宽度以进一步暴露所述第一掩模图案的部分；以及去除所述半导体衬底的所述部分、所述第一掩模图案的所述部分和所述半导体衬底的位于所述第一掩模图案的所述部分下方的另一部分以形成深沟槽。
根据本发明的另一些实施例，还提供了一种在半导体衬底中形成深沟槽的方法，所述方法包括：在所述半导体衬底上方形成掩模图案，以暴露所述半导体衬底的部分，其中，所述掩模图案具有邻近所述半导体衬底的部分的第一部分和横向邻近所述第一部分的第二部分，并且所述第二部分的厚度大于所述第一部分的厚度；根据所述掩模图案去除所述半导体衬底的部分以形成沟槽；去除所述掩模图案的第一部分以暴露所述半导体衬底的另一部分；以及根据所述第二部分去除所述半导体衬底的其他部分和蚀刻所述沟槽以形成所述深沟槽。
根据本发明的又一些实施例，还提供了一种深沟槽隔离结构，包括：半导体衬底，具有深沟槽，其中，所述深沟槽包括第一部分和第二部分，所述第二部分与所述第一部分基本上对准并且位于所述第一部分上方，并且所述第二部分的宽度和深度大于所述第一部分的宽度；以及填充材料，位于所述深沟槽中。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增大或减小。
图1A是深沟槽隔离结构的截面图。
图1B是在图1A的后续阶段的截面图。
图2A至图2E是根据本发明的一些实施例的在半导体衬底中形成深沟槽的各个阶段的截面图。
图2F至图2I是根据本发明的一些实施例的在图2E的阶段之后的各个阶段的截面图。
图3A至图3D是根据本发明的一些实施例的在半导体衬底中形成深沟槽的各个阶段的截面图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。例如，如果将附图中的器件翻过来，则描述为在其他元件或部件“下部”或“之下”的元件将被定位于在其他元件或部件“上方”。因此，示例性术语“在…下方”可包括在…上方和在…下方的方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
如上所述，持续改进以寻求分离具有更小体积的半导体芯片。例如，深沟槽隔离结构可用于分离具有较小尺寸的半导体芯片。然而，在深沟槽中形成隔离材料的工艺过程中，深沟槽隔离结构可能在深沟槽中具有空隙。该空隙可能影响半导体芯片的工艺产量。例如，如图1A所示，首先在衬底10中形成深沟槽10a。接下来，在深沟槽10a中形成隔离材料50，并且在隔离材料50中形成空隙50a。空隙50a可以具有高于衬底10的上表面的部分，这不利于后续工艺。例如，如图1A和1B所示，在对隔离材料50实施平坦化工艺之后，形成狭缝50b。诸如粘合剂(例如，用于粘合印刷电路板(PCB))或光刻胶的随后形成的材料(未显示)不仅形成在隔离材料50的平坦上表面上还形成在狭缝50b中。狭缝50b中的材料将引起工艺问题。例如，狭缝50b中的粘合剂会导致半导体芯片的分离失败。同时还发现，即使图1A的深沟槽10a变得更窄，具有高于衬底的上表面的部分的空隙也将会形成在隔离材料中。
因此，本发明提供了一种形成具有更宽上部的深沟槽以防止在高于衬底的上表面的填充材料中形成空隙的方法。图2A至图2E是根据本发明的一些实施例的在半导体衬底10中形成深沟槽10c的各个阶段的截面图。
参考图2A，提供半导体衬底10。在一些实施例中，半导体衬底10包括半导体芯片。在一些实施例中，半导体衬底10包括互补金属氧化物半导体(CMOS)集成电路(IC)、微机电系统(MEMS)、任何其他合适的电子组件或它们的组合。在一些实施例中，半导体衬底10是CMOS衬底。在一些实施例中，半导体衬底10包括其中的外延层(未显示)。在一些实施例中，电子组件设置在外延层上方。在一些实施例中，半导体衬底10包括在半导体衬底10上的传递层(pass layer)(未显示)。在一些实施例中，传递层包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，半导体衬底10包括元素半导体，包括晶体、多晶体和/或非晶结构中的硅或锗；化合物半导体，包括碳化硅，砷化镓，磷化镓，磷化铟，砷化铟，和/或锑化铟；合金半导体，包括SiGe,GaAsP,AlInAs,AlGaAs,GaInAs,GaInP,和/或GaInAsP；任何其他合适的材料；和/或它们的组合。在一些实施例中，半导体衬底10是块状硅衬底。
如图2A所示，在半导体衬底10上方形成第一掩模图案20。第一掩模图案20具有暴露出半导体衬底10的部分的第一开口20a。在一些实施例中，使用光刻工艺形成第一掩模图案20。在一些实施例中，通过沉积掩模材料(未显示)，在掩模材料上方形成光刻胶(未显示)和根据光刻胶图案化(或蚀刻)掩模材料形成第一掩模图案20。在一些实施例中，利用化学汽相沉积(CVD)(例如，等离子体增强CVD(PECVD))、离子束沉积(IBD)、溅射方法或任何其他合适的沉积方法来沉积掩模材料。在一些实施例中，第一掩模图案20包括硬掩模材料。在一些实施例中，第一掩模图案20包括无机材料。在一些实施例中，第一掩模图案20包括氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，第一掩模图案20包括含硅有机材料。
参考图2B，在第一掩模图案20上方形成第二掩模图案30。第二掩模图案30具有与第一开口20a基本上对准的第二开口30a，以暴露半导体衬底10的部分。术语“基本上对准”是指第二开口30a在半导体衬底10上的垂直投影与第一开口20a在半导体衬底10上的垂直投影重叠。在一些实施例中，第一开口20a在半导体衬底10上的垂直投影位于第二开口30a在半导体衬底10上的垂直投影中。
第二开口30a的宽度W2大于第一开口20a的宽度W1以进一步暴露第一掩模图案10的部分。第二开口30a的较宽的宽度W2配置为形成深沟槽的更宽的上部。在一些实施例中，第二开口30a的宽度W2大于或等于第一开口20a的宽度W1的两倍。
在一些实施例中，使用光刻工艺形成第二掩模图案30。在一些实施例中，通过形成掩模材料(未显示)和对掩模材料实施光刻工艺来形成第二掩模图案30。在一些实施例中，第二掩模图案30包含有机材料。在一些实施例中，通过沉积掩模材料(未显示)，在掩模材料上方形成光刻胶(未显示)和根据光刻胶图案化(或蚀刻)掩模材料形成第二掩模图案30。在一些实施例中，第二掩模图案30包括无机材料。在一些实施例中，第二掩模图案30的厚度T2大于第一掩模图案20的厚度T1。
参考图2B至图2E，随后去除图2B的半导体衬底10的暴露部分、图2C的第一掩模图案20的暴露部分和半导体衬底10的位于图2D的第一掩模图案20的暴露部分下方的另一部分，以形成图2E的深沟槽10c。
具体来说，在一些实施例中，如图2B和2C所示，根据第一掩模图案20去除半导体衬底10的暴露部分以形成沟槽10a。在一些实施例中，在去除半导体衬底10的该部分期间，减薄第二掩模图案30。在一些实施例中，使用干蚀刻方法去除半导体衬底10的暴露部分。在一些实施例中，干蚀刻方法的蚀刻气体包括CxFyHz。在一些实施例中，干蚀刻方法的蚀刻气体包括C4F6、C4F8、C5F8、C2F4H2、CF3H、CF2H2、任何其他合适的CxFyHz或它们的组合。
在一些实施例中，如图2C和2D所示，根据第二掩模图案30去除图2C的第一掩模图案20的暴露部分以暴露半导体衬底10的其他部分和保留第一掩模图案20的另一部分。在一些实施例中，当去除了第一掩模图案20的该部分时，蚀刻图2C的沟槽10a，并且由此形成沟槽10b，沟槽10b的深度大于沟槽10a的深度。在一些实施例中，使用干蚀刻方法去除第一掩模图案20的暴露部分或蚀刻沟槽10a。在一些实施例中，干蚀刻方法的蚀刻气体包括CxFyHz。在一些实施例中，干蚀刻方法的蚀刻气体包括C4F6、C4F8、C5F8、C2F4H2、CF3H、CF2H2、任何其他合适的CxFyHz或它们的组合。
在一些实施例中，如图2D和2E所示，去除图2D的半导体衬底10的其他部分和根据第一掩模图案20的其他部分蚀刻沟槽10b以形成深沟槽10c。在一些实施例中，深沟槽10c的深度大于深沟槽10b的深度。在一些实施例中，使用干蚀刻方法去除半导体衬底10的其他部分或蚀刻沟槽10b。在一些实施例中，干蚀刻方法的蚀刻气体包括CxFyHz。在一些实施例中，干蚀刻方法的蚀刻气体包括C4F6、C4F8、C5F8、C2F4H2、CF3H、CF2H2、任何其他合适的CxFyHz或它们的组合。
图2F至图2I是根据本发明的一些实施例的图2E的阶段之后的各个阶段的截面图。
参考图2E和2F，去除第一掩模图案20。在一些实施例中，使用湿蚀刻、干蚀刻或任何其他合适的去除方法去除第一掩模图案20。在一些实施例中，利用诸如氨、过氧化氢、氢氟酸、磷酸或其组合的合适的试剂使用湿蚀刻去除第一掩模图案20。在一些实施例中，使用诸如反应离子蚀刻(RIE)的干蚀刻、任何其他合适的干蚀刻方法或其组合来去除第一掩模图案20。
在去除第一掩模图案20之后，在深沟槽10c中形成填充材料50。在一些实施例中，填充材料50包括隔离材料。在一些实施例中，填充材料50包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。在一些实施例中，填充材料50具有位于填充材料50中的空隙50a，空隙50a低于半导体衬底10的上表面。
在一些实施例中，在深沟槽10c中形成填充材料50之前，在深沟槽10c中共形地形成保护层40。在一些实施例中，保护层40配置为当实施随后的工艺(例如，湿蚀刻工艺)时，保护诸如CMOS或MEMS的电子组件。在一些实施例中，保护层40包括氧化物，诸如氟硅酸盐玻璃(FSG)、未掺杂的硅玻璃(USG)、低-K SiOx、通过高纵横比工艺(HARP)或者硬击穿(HBD)工艺制造的氧化物、TEOS、超级未掺杂硅玻璃(SUSG)或它们的组合。
参考图2F和图2G，对填充材料50实施平坦化工艺以减薄填充材料50。在一些实施例中，平坦化工艺包括化学机械抛光(CMP)工艺，研磨工艺，蚀刻工艺，任何其他合适的材料去除工艺或它们的组合。由于空隙50a低于半导体衬底10的上表面，所以在实施平坦化工艺之后，没有狭缝形成。因此将不会发生由图1B的狭缝50b引起的问题。
在一些实施例中，具有填充材料50的深沟槽10c配置为分离半导体衬底10的半导体芯片。在一些实施例中，如图2G和图2H所示，对半导体衬底10的底部实施减薄工艺以降低半导体衬底10在深沟槽10c之下的厚度。
在一些实施例中，如图2H和2I所示，去除填充材料50。在一些实施例中，使用诸如干蚀刻工艺、湿蚀刻工艺或其组合的蚀刻工艺去除填充材料50。在一些实施例中，使用诸如氢氟酸、硫酸、磷酸、任何其他合适的酸或它们的组合的酸去除填充材料50。
在一些实施例中，在去除填充材料50之后，如图2H和2I所示，沿着深沟槽10c分离(分裂)半导体衬底10的半导体芯片。由于半导体衬底10的靠近深沟槽10c的底部的较薄的厚度，很容易分离半导体衬底10的半导体芯片。
本发明还提供了形成具有更宽上部的深沟槽以防止在高于衬底的上表面的填充材料中形成空隙的方法。图3A至图3D是根据本发明的一些实施例的在半导体衬底10中形成深沟槽10c的各个阶段的截面图。
参考图3A，提供半导体衬底10。在一些实施例中，半导体衬底10包括半导体芯片。在一些实施例中，半导体衬底10包括互补金属氧化物半导体(CMOS)集成电路(IC)、微机电系统(MEMS)、任何其他合适的电子组件或它们的组合。在一些实施例中，半导体衬底10是CMOS衬底。在一些实施例中，半导体衬底10包括其中的外延层(未显示)。在一些实施例中，电子组件设置在外延层上方。在一些实施例中，半导体衬底10包括在半导体衬底10上的传递层(pass layer)(未显示)。在一些实施例中，传递层包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，半导体衬底10包括元素半导体，包括晶体、多晶体和/或非晶结构中的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；任何其他合适的材料；和/或它们的组合。在一些实施例中，半导体衬底10是块状硅衬底。
接下来如图3A所示，在半导体衬底10上方形成掩模图案25以暴露半导体衬底10的一部分。掩模图案25具有邻近半导体衬底10的部分的第一部分25a以及横向邻近第一部分25a的第二部分25b。第二部分25b的厚度t2大于第一部分25a的厚度t1。在一些实施例中，采用灰色调掩模形成掩模图案25。在一些实施例中，掩模图案25包括硬掩模材料。在一些实施例中，掩模图案25包括无机材料。在一些实施例中，掩模图案25包括氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，掩模图案25包括含硅有机材料。在一些实施例中，掩模图案25包含有机材料。
参考图3A和3B，根据掩模图案25去除半导体衬底10的暴露部分以形成沟槽10a。在一些实施例中，使用干蚀刻方法去除半导体衬底10的暴露部分。在一些实施例中，干蚀刻方法的蚀刻气体包括CxFyHz。在一些实施例中，干蚀刻方法的蚀刻气体包括C4F6、C4F8、C5F8、C2F4H2、CF3H、CF2H2、任何其他合适的CxFyHz或它们的组合。
参考图3B和3C，去除掩模图案25的第一部分25a以暴露半导体衬底10的另一部分。在一些实施例中，减薄掩模图案25以完全去除第一部分25a。在一些实施例中，使用干蚀刻方法减薄掩模图案25。在一些实施例中，干蚀刻方法的蚀刻气体包括CxFyHz。在一些实施例中，干蚀刻方法的蚀刻气体包括C4F6、C4F8、C5F8、C2F4H2、CF3H、CF2H2、任何其他合适的CxFyHz或它们的组合。在一些实施例中，当掩模图案25被减薄时，蚀刻图3B的沟槽10a，并且由此形成沟槽10b，沟槽10b的深度大于沟槽10a的深度。
参考图3C和图3D，去除半导体衬底10的其他部分和根据掩模图案25的第二部分25b蚀刻沟槽10b以形成深沟槽10c。在一些实施例中，深沟槽10c的深度大于沟槽10b的深度。在一些实施例中，使用干蚀刻方法去除半导体衬底10的其他部分或蚀刻沟槽10b。在一些实施例中，干蚀刻方法的蚀刻气体包括CxFyHz。在一些实施例中，干蚀刻方法的蚀刻气体包括C4F6、C4F8、C5F8、C2F4H2、CF3H、CF2H2、任何其他合适的CxFyHz或它们的组合。
如图3D和2F中所示，在一些实施例中，在形成深沟槽10c之后，去除掩模图案25的第二部分25b，并且然后在深沟槽10c中形成填充材料50。如图3D和2F中所示，在一些实施例中，在深沟槽10c中形成填充材料50之前，在深沟槽10c中共形地形成保护层40。在一些实施例中，保护层40配置为在实施随后的工艺(例如，湿蚀刻工艺)期间，保护诸如CMOS或MEMS的电子组件。在一些实施例中，保护层40包括氧化物，诸如氟硅酸盐玻璃(FSG)、未掺杂的硅玻璃(USG)、低-K SiOx、通过高纵横比工艺(HARP)或硬击穿(HBD)工艺制造的氧化物、TEOS、超级未掺杂硅玻璃(SUSG)或它们的组合。
本发明进一步提供了包括半导体衬底和填充材料的深沟槽隔离结构。如图2F所示，深沟槽隔离结构包括半导体衬底10和填充材料50。
在一些实施例中，半导体衬底10包括半导体芯片。在一些实施例中，半导体衬底10包括互补金属氧化物半导体(CMOS)集成电路(IC)、微机电系统(MEMS)、任何其他合适的电子组件或它们的组合。在一些实施例中，半导体衬底10是CMOS衬底。在一些实施例中，半导体衬底10包括其中的外延层(未显示)。在一些实施例中，电子组件设置在外延层上方。在一些实施例中，半导体衬底10包括在半导体衬底10上方的传递层(pass layer)(未显示)。在一些实施例中，传递层包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，半导体衬底10包括元素半导体，包括晶体、多晶体和/或非晶结构中的硅或锗；化合物半导体，包括碳化硅，砷化镓，磷化镓，磷化铟，砷化铟，和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；任何其他合适的材料；和/或它们的组合。在一些实施例中，半导体衬底10是块状硅衬底。
在一些实施例中，半导体衬底10具有深沟槽10c。深沟槽10c包括第一部分P1和第二部分P2，第二部分P2与第一部分P1基本上对准并且位于第一部分P1上方。术语“基本上对准”是指第二部分P2在半导体衬底10上的垂直投影与第一部分P1在半导体衬底10上的垂直投影重叠。在一些实施例中，第一部分P1在半导体衬底10上的垂直投影位于第二部分P2在半导体衬底10上的垂直投影中。
第二部分P2的宽度W2大于第一部分P1的宽度w1。在一些实施例中，第二部分P2的宽度w2大于或等于第一部分P1的宽度w1的两倍。第二部分P2的深度d2大于第一部分P1的宽度w1。在一些实施例中，第一部分P1的深度d1与第一部分P1的宽度w1的比率在4至10的范围内。在一些实施例中，第二部分P2的深度d2与第二部分P2的宽度w2的比率大于或等于0.5，或者甚至大于或等于1.0。
在一些实施例中，填充材料50具有位于填料填充材料50中的空隙50a。在一些实施例中，空隙50a低于半导体衬底10的上表面。在一些实施例中，空隙50a位于深沟槽10c的第一部分P1中。在一些实施例中，空隙50a从深沟槽10c的第一部分P1延伸至深沟槽10c的第二部分P2。
在一些实施例中，图2F的深沟槽隔离结构是芯片集(chiplet)深沟槽隔离结构。在一些实施例中，如图2F-2I所示，进行平坦化工艺，和减薄半导体衬底10的底部，并且去除填充材料50以分离半导体管芯10的两个邻近的半导体芯片。由于空隙50a低于半导体衬底10的上表面，在实施平坦化工艺之后，没有形成狭缝。因此，将不会发生由图1B的狭缝50b引起的工艺问题。
根据一些实施例中，一种在半导体衬底中形成深沟槽的方法包括：在半导体衬底上方形成第一掩模图案，其中，第一掩模图案具有暴露半导体衬底的部分的第一开口；在第一掩模图案上方形成第二掩模图案，其中，第二掩模图案具有与第一开口基本对准的第二开口以暴露半导体衬底的部分，并且第二开口的宽度大于第一开口的宽度以进一步暴露第一掩模图案的部分；以及去除半导体衬底的部分、第一掩模图案的部分和半导体衬底的位于第一掩模图案的部分下方的另一部分以形成深沟槽。
根据一些实施例，一种在半导体衬底中形成深沟槽的方法包括：在半导体衬底上方形成掩模图案，以暴露半导体衬底的部分，其中，掩模图案具有邻近半导体衬底的部分的第一部分和横向邻近第一部分的第二部分，并且第二部分的厚度大于第一部分的厚度；根据掩模图案去除半导体衬底的部分以形成沟槽；去除掩模图案的第一部分以暴露半导体衬底的另一部分；以及根据第二部分去除半导体衬底的其他部分和蚀刻沟槽以形成深沟槽。
根据一些实施例，一种深沟槽隔离结构，包括：半导体衬底和填充材料。半导体衬底具有深沟槽，其中，深沟槽包括第一部分和与第一部分基本上对准并且位于第一部分上方的第二部分，并且第二部分的宽度和深度大于第一部分的宽度。填充材料位于深沟槽中。
根据本发明的一些实施例，提供了一种在半导体衬底中形成深沟槽的方法，所述方法包括：在所述半导体衬底上方形成第一掩模图案，其中，所述第一掩模图案具有暴露所述半导体衬底的部分的第一开口；在所述第一掩模图案上方形成第二掩模图案，其中，所述第二掩模图案具有与所述第一开口基本对准的第二开口以暴露所述半导体衬底的所述部分，并且所述第二开口的宽度大于所述第一开口的宽度以进一步暴露所述第一掩模图案的部分；以及去除所述半导体衬底的所述部分、所述第一掩模图案的所述部分和所述半导体衬底的位于所述第一掩模图案的所述部分下方的另一部分以形成深沟槽。
在上述方法中，所述第二开口的宽度大于或等于所述第一开口的宽度的两倍。
在上述方法中，去除所述半导体衬底的所述部分、所述第一掩模图案的所述部分和所述半导体衬底的位于所述第一掩模图案的所述部分下方的其他部分以形成所述深沟槽包括：根据所述第一掩模去除所述半导体衬底的所述部分以形成沟槽；根据所述第二掩模图案去除所述第一掩模图案的所述部分以暴露所述半导体衬底的其他部分和保留所述第一掩模图案的另一部分；以及根据所述第一掩模图案的其他部分，去除所述半导体衬底的其他部分和蚀刻所述沟槽以形成所述深沟槽。
在上述方法中，还包括：在去除所述半导体衬底的所述部分期间，减薄所述第二掩模图案。
在上述方法中，所述第一掩模图案包括氧化硅、氮化硅、氮氧化硅或它们的组合。
在上述方法中，所述第二掩模图案的厚度大于所述第一掩模图案的厚度。
在上述方法中，还包括：在所述深沟槽中形成填充材料。
在上述方法中，所述填充材料中具有空隙，所述空隙低于所述半导体衬底的上表面。
在上述方法中，还包括：在所述深沟槽中形成所述填充材料之前，在所述深沟槽中共形地形成保护层。
在上述方法中，还包括：对所述填充材料实施平坦化工艺。
根据本发明的另一些实施例，还提供了一种在半导体衬底中形成深沟槽的方法，所述方法包括：在所述半导体衬底上方形成掩模图案，以暴露所述半导体衬底的部分，其中，所述掩模图案具有邻近所述半导体衬底的部分的第一部分和横向邻近所述第一部分的第二部分，并且所述第二部分的厚度大于所述第一部分的厚度；根据所述掩模图案去除所述半导体衬底的部分以形成沟槽；去除所述掩模图案的第一部分以暴露所述半导体衬底的另一部分；以及根据所述第二部分去除所述半导体衬底的其他部分和蚀刻所述沟槽以形成所述深沟槽。
在上述方法中，还包括：在所述深沟槽中形成填充材料。
根据本发明的又一些实施例，还提供了一种深沟槽隔离结构，包括：半导体衬底，具有深沟槽，其中，所述深沟槽包括第一部分和第二部分，所述第二部分与所述第一部分基本上对准并且位于所述第一部分上方，并且所述第二部分的宽度和深度大于所述第一部分的宽度；以及填充材料，位于所述深沟槽中。
在上述深沟槽隔离结构中，所述第二部分的宽度大于或等于所述第一部分的宽度的两倍。
在上述深沟槽隔离结构中，所述第一部分的深度与所述第一部分的宽度的比率在4至10的范围内。
在上述深沟槽隔离结构中，所述第二部分的深度与所述第二部分的宽度的比率大于或等于0.5。
在上述深沟槽隔离结构中，所述填充材料中具有空隙。
在上述深沟槽隔离结构中，所述空隙低于所述半导体衬底的上表面。
在上述深沟槽隔离结构中，所述空隙位于所述深沟槽的第一部分中。
在上述深沟槽隔离结构中，所述空隙从所述深沟槽的第一部分延伸至所述深沟槽的第二部分。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (26)

1.一种在半导体衬底中形成深沟槽的方法，所述方法包括：
在所述半导体衬底上方形成第一掩模图案，其中，所述第一掩模图案具有暴露所述半导体衬底的部分的第一开口；
在所述第一掩模图案上方形成第二掩模图案，其中，所述第二掩模图案具有与所述第一开口基本对准的第二开口以暴露所述半导体衬底的所述部分，并且所述第二开口的宽度大于所述第一开口的宽度以进一步暴露所述第一掩模图案的部分；
去除所述半导体衬底的所述部分、所述第一掩模图案的所述部分和所述半导体衬底的位于所述第一掩模图案的所述部分下方的另一部分以形成深沟槽；以及
在所述深沟槽中形成填充材料，所述填充材料具有空隙，所述空隙低于所述半导体衬底的上表面；
对所述填充材料实施平坦化工艺；
在所述半导体衬底的底部上实施减薄工艺，以减小所述半导体衬底的在所述深沟槽下方的厚度；
去除所述填充材料。
2.根据权利要求1所述的方法，其中，所述第二开口的宽度大于或等于所述第一开口的宽度的两倍。
3.根据权利要求1所述的方法，其中，去除所述半导体衬底的所述部分、所述第一掩模图案的所述部分和所述半导体衬底的位于所述第一掩模图案的所述部分下方的其他部分以形成所述深沟槽包括：
根据所述第一掩模图案去除所述半导体衬底的所述部分以形成沟槽；
根据所述第二掩模图案去除所述第一掩模图案的所述部分以暴露所述半导体衬底的其他部分和保持所述第一掩模图案的另一部分；以及
根据所述第一掩模图案的其他部分，去除所述半导体衬底的其他部分和蚀刻所述沟槽以形成所述深沟槽。
4.根据权利要求1所述的方法，还包括：在去除所述半导体衬底的所述部分期间，减薄所述第二掩模图案。
5.根据权利要求1所述的方法，其中，所述第一掩模图案包括氧化硅、氮化硅、氮氧化硅或它们的组合。
6.根据权利要求1所述的方法，其中，所述第二掩模图案的厚度大于所述第一掩模图案的厚度。
7.根据权利要求1所述的方法，还包括：在所述深沟槽中形成所述填充材料之前，在所述深沟槽中共形地形成保护层。
8.根据权利要求1所述的方法，其中，所述平坦化工艺包括化学机械抛光、研磨工艺或蚀刻工艺。
9.根据权利要求1所述的方法，其中，所述第一掩模图案包括无机材料。
10.根据权利要求1所述的方法，其中，所述第二掩模图案包括有机材料。
11.根据权利要求3所述的方法，其中，所述深沟槽的深度大于所述沟槽的深度。
12.根据权利要求3所述的方法，其中，所述深沟槽的宽度大于所述沟槽的宽度。
13.根据权利要求8所述的方法，其中，对所述填充材料实施平坦化工艺包括对所述填充材料实施平坦化工艺以减薄所述填充材料。
14.根据权利要求8所述的方法，其中，对所述填充材料实施平坦化工艺包括对所述填充材料实施平坦化工艺以形成无任何狭缝的平坦表面。
15.根据权利要求1所述的方法，其中，所述第二掩模图案的深度大于所述第一掩模图案的宽度。
16.根据权利要求1所述的方法，其中，通过湿蚀刻、干蚀刻或它们的组合来去除所述填充材料。
17.根据权利要求1所述的方法，还包括在去除所述填充材料之后，沿着所述深沟槽分裂所述半导体衬底。
18.根据权利要求1所述的方法，其中，所述半导体衬底包括互补金属氧化物半导体(CMOS)集成电路(IC)、微机电系统(MEMS)或者它们的组合。
19.根据权利要求1所述的方法，其中，所述深沟槽是隔离结构。
20.根据权利要求1所述的方法，其中，所述填充材料包括隔离材料。
21.一种在半导体衬底中形成深沟槽的方法，所述方法包括：
在所述半导体衬底上方形成掩模图案，以暴露所述半导体衬底的部分，其中，所述掩模图案具有邻近所述半导体衬底的部分的第一部分和横向邻近所述第一部分的第二部分，并且所述第二部分的厚度大于所述第一部分的厚度；
根据所述掩模图案去除所述半导体衬底的部分以形成沟槽；
去除所述掩模图案的第一部分以暴露所述半导体衬底的另一部分；以及
根据所述第二部分去除所述半导体衬底的其他部分和蚀刻所述沟槽以形成所述深沟槽，同时减薄所述掩模图案的第二部分；
在所述深沟槽中形成填充材料，其中，所述填充材料具有空隙；
对所述填充材料实施平坦化工艺；
在所述半导体衬底的底部上实施减薄工艺，以减小所述半导体衬底的在所述深沟槽下方的厚度；
去除所述填充材料。
22.根据权利要求21所述的方法，其中，所述掩模图案的第二部分的深度大于所述掩模图案的第一部分的宽度。
23.一种深沟槽隔离结构，包括：
半导体衬底，具有深沟槽隔离结构，其中，所述深沟槽包括第一部分和第二部分，所述第二部分与所述第一部分基本上对准并且位于所述第一部分上方，并且所述第二部分的宽度和深度大于所述第一部分的宽度；以及
填充材料，位于所述深沟槽隔离结构中，其中，所述填充材料包括隔离材料，并且所述填充材料具有空隙，所述空隙从所述深沟槽的第一部分延伸至所述深沟槽的第二部分内，所述空隙的最顶端位于所述第二部分中且低于所述半导体衬底的上表面，同时所述空隙的最低端高于所述第一部分的底面。
24.根据权利要求23所述的深沟槽隔离结构，其中，所述第二部分的宽度大于或等于所述第一部分的宽度的两倍。
25.根据权利要求23所述的深沟槽隔离结构，其中，所述第一部分的深度与所述第一部分的宽度的比率在4至10的范围内。
26.根据权利要求23所述的深沟槽隔离结构，其中，所述第二部分的深度与所述第二部分的宽度的比率大于或等于0.5。
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