DE102014117059B4 - Verfahren zur Herstellung einer in Serie verbundenen Transistorstruktur - Google Patents

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Abstract

Verfahren zur Herstellung einer in Serie verbundenen Transistorstruktur, das Folgendes umfasst:
Ausbilden einer in Serie verbundenen Source-Kanal-Drain-Struktur, die über ein Substrat (110) hinausragt, wobei die in Serie verbundene Source-Kanal-Drain-Struktur eine erste Source (S1) über dem Substrat, eine zweite Source (S2) über dem Substrat und seitlich benachbart zu der ersten Source, einen Isolierabschnitt (120) zwischen der ersten Source und der zweiten Source, eine zweite Kanal-Drain-Struktur (CDS2) über der ersten Source (S1) und eine dritte Kanal-Drain-Struktur (CDS3) über der zweiten Source (S2) umfasst, wobei die zweite Kanal-Drain-Struktur und die dritte Kanal-Drain-Struktur im Wesentlichen parallel zu einander sind;
Ausbilden einer dielektrischen Source-Schicht (140) über der ersten Source und der zweiten Source;
Ausbilden einer dielektrischen Gate-Schicht (130), die einen Kanal (C2) der zweiten Kanal-Drain-Struktur und einen Kanal (C3) der dritten Kanal-Drain-Struktur umgibt;
Ausbilden eines Gates (G) über der dielektrischen Source-Schicht und die dielektrische Gate-Schicht umgebend; und
Ausbilden einer zweiten Drain-Kontaktstelle (DP2) über einem Drain (D2) der zweiten Kanal-Drain-Struktur und einem Drain (D3) der dritten Kanal-Drain-Struktur und in Kontakt mit ihnen,
wobei das Ausbilden der in Serie verbundenen Source-Kanal-Drain-Struktur, die über das Substrat hinausragt, Folgendes umfasst:
nacheinander Ausbilden einer Source-Schicht (SL), einer Kanal-Schicht (CL) und einer Drain-Schicht (DL) über dem Substrat;
Strukturieren der Drain-Schicht, der Kanal-Schicht und der Source-Schicht, um die in Serie verbundene Source-Kanal-Drain-Struktur auszubilden, die über das Substrat hinausragt; und
Bereitstellen des Substrats, das den Isolierabschnitt (120) über dem Substrat aufweist, vor dem nacheinander Ausbilden der Source-Schicht, der Kanal-Schicht und der Drain-Schicht über dem Substrat.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen können in I/O-Vorrichtungen und Kernvorrichtungen in Übereinstimmung mit ihren Funktionen klassifiziert werden, wobei sowohl die I/O-Vorrichtungen als auch die Kernvorrichtungen im Allgemeinen horizontale Transistoren umfassen. Da eine höhere Spannung an die I/O- Vorrichtungen angelegt wird, verglichen mit den Kernvorrichtungen, sollte eine Länge eines Gates und eine Dicke einer dielektrischen Gate-Schicht des horizontalen Transistors der I/O- Vorrichtung viel größer sein als die der Kernvorrichtungen, was zu einer größeren beanspruchten Fläche und schlechter Integrationsdichte führt.
  • Um die Integrationsdichte zu verbessern, können vertikale Transistoren mit der gleichen Gate-Länge bei den I/O-Vorrichtungen und den Kernvorrichtungen angewendet werden. Die Gate-Länge und Kanal-Länge des vertikalen Transistors sind jedoch viel kleiner als die des horizontalen Transistors, so dass Phänomene von draininduzierter Schwellspannungsänderung (engl. „drain inducted barrier lowering“, DIBL) und Injektion heißer Ladungsträger („hot carrier injection“, HCI) in dem vertikalen Transistor der I/O-Vorrichtung auftreten können, wenn eine hohe Spannung angelegt wird, und dadurch Leckströme erhöht werden können und die Zuverlässigkeit wesentlich verringern werden kann. Daher werden Verbesserungen bei vertikalen Transistoren von I/O-Vorrichtungen weiterhin angestrebt.
  • Aus EP 2 242 096 A2 ist eine Serienschaltung von vertikalen Gate-all-around-Transistoren (VGAA) mit getrennten Sources bekannt.
  • US 2014/01669811 offenbart vertikal ausgerichtete Nanodrahttransistoren, wobei Source-, Kanal- und Drainschicht nacheinander ausgebildet wird und anschließend eine Strukturierung für einen VGAA-Transistor erfolgt.
  • US 2011 / 0 030 985 A1 offenbart vertikale SGT (Surrounding-Gate-Transistor) - Strukturen mit sowohl einem Isolierabschnitt als auch einer dielektrischen Source-Schicht zur Isolierung zwischen den Sources bzw. zwischen Source und Gate.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert sein.
    • 1 ist eine Schnittansicht einer in Serie verbundenen Transistorstruktur.
    • 2 ist eine Schnittansicht einer in Serie verbundenen Transistorstruktur, die gemäß Ausführungsformen der Erfindung hergestellt werden können.
    • 3 ist eine Schnittansicht einer in Serie verbundenen Transistorstruktur, die gemäß Ausführungsformen der Erfindung hergestellt werden können.
    • 4 ist eine Schnittansicht einer in Serie verbundenen Transistorstruktur, die gemäß Ausführungsformen der Erfindung hergestellt werden können.
    • 5 ist eine Schnittansicht einer in Serie verbundenen Transistorstruktur, die gemäß Ausführungsformen der Erfindung hergestellt werden können.
    • 6A-6F sind Schnittansichten von verschiedenen Stufen der Herstellung einer in Serie verbundenen Transistorstruktur.
    • 7A-7G sind Schnittansichten von verschiedenen Stufen der Herstellung einer in Serie verbundenen Transistorstruktur, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Erfindung.
    • 8A-8G sind Schnittansichten von verschiedenen Stufen der Herstellung einer in Serie verbundenen Transistorstruktur, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Wie oben erwähnt, können, wenn eine hohe Spannung an den vertikalen Transistor angelegt wird, DIBL- und HCI-Phänomene auftreten und dadurch Leckströme erhöht und die Zuverlässigkeit wesentlich verringert werden. Um das obige Problem zu lösen, ist ein in Serie verbundener Transistor zum Teilen von Spannung (z.B. Drain-Source-Spannung (Vds)) vorgesehen, um DIBL- und HCI-Phänomene wirksam zu verringern oder verhindern und dadurch Leckströme zu senken und die Zuverlässigkeit zu verbessern. Ausführungsformen der in Serie verbundenen Transistorstrukturen und Verfahren zu ihrer Herstellung werden nach einander unten im Detail beschrieben.
  • 1 ist eine Schnittansicht einer in Serie verbundenen Transistorstruktur. Die in Serie verbundene Transistorstruktur umfasst eine erste Source S1, eine erste Kanal-Drain-Struktur CDS1, eine zweite Kanal-Drain-Struktur CDS2, eine dielektrische Gate-Schicht 130, ein Gate G, eine erste Drain-Kontaktstelle DP1 und eine zweite Drain-Kontaktstelle DP2. In einigen Beispielen ist die in Serie verbundene Transistorstruktur eine I/O-Vorrichtung. In einigen Beispielen ist die in Serie verbundene Transistorstruktur eine Kernvorrichtung.
  • Die erste Source S1 liegt über einem Substrat 110. In einigen Beispielen umfasst das Substrat 110 einen Elementhalbleiter, der Silizium oder Germanium in einer kristallinen, polykristallinen oder amorphen Struktur umfasst; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und Indiumantimonid umfasst; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInP und GalnAsP umfasst; jedes andere geeignete Material; oder Kombinationen daraus. In einigen Beispielenumfasst das Substrat 110 einen Wannenbereich (nicht gezeigt) eines Leitfähigkeitstyps, der sich von dem der ersten Source S1 unterscheidet und der sich von einer seiner Oberflächen in das Substrat 110 erstreckt. In einigen Beispielen liegt die erste Source S1 auf dem Wannenbereich und ist in Kontakt mit ihm. In einigen Beispielen weist das Substrat 110 einen I/O-Bereich 110a und einen Kernbereich (nicht gezeigt) auf und die erste Source S1 liegt über dem I/O-Bereich 110a des Substrats 110.
  • In einigen Beispielenist die erste Source S1 eine stark dotierte Schicht von einem Leitfähigkeitstyp. In einigen Beispielen ist die erste Source S1 eine stark dotierte n-Schicht. In einigen Beispielen, in denen die erste Source S1 eine stark dotierte n-Schicht ist, ist der Wannenbereich ein p-Wannenbereich. In einigen Beispielen umfasst die erste Source S1 n-Dotierungsmittel wie Phosphor, Arsen, Antimon, Wismut, Selen, Tellur, andere geeignete n-Dotierungsmittel oder eine Kombination daraus. In einigen Beispielen umfasst die in Serie verbundene Transistorstruktur weiter einen Source-Silizidbereich SSR in der ersten Source S1, im ihren Widerstand zu verringern. Mit anderen Worten kann der Source-Silizidbereich SSR als ein Teil der ersten Source S1 angesehen werden. In einigen Beispielen umfasst die erste Source S1 mehrere Source-Silizidbereiche SSR, die einen Abstand voneinander haben.
  • Die erste Kanal-Drain-Struktur CDS1 liegt über der ersten Source S1. Die erste Kanal-Drain-Struktur CDS1 umfasst einen ersten Kanal C1 und einen ersten Drain D1 über dem ersten Kanal C1. In einigen Beispielen ist der erste Kanal C1 eine dotierte Schicht von dem gleichen Leitfähigkeitstyp wie die erste Source S1. In einigen Beispielen ist der erste Drain D1 eine stark dotierte Schicht von dem gleichen Leitfähigkeitstyp wie die erste Source S1.
  • Die zweite Kanal-Drain-Struktur CDS2 liegt auch über der ersten Source S1 und im Wesentlichen parallel zu der ersten Kanal-Drain-Struktur CDS1. Die zweite Kanal-Drain-Struktur CDS2 umfasst einen zweiten Kanal C2 und einen zweiten Drain D2 über dem zweiten Kanal C2. In einigen Beispielen ist der zweite Kanal C2 eine dotierte Schicht von dem gleichen Leitfähigkeitstyp wie die erste Source S1. In einigen Beispielen ist der zweite Drain D2 eine stark dotierte Schicht des gleichen Leitfähigkeitstyps wie die erste Source S1. In einigen Beispielen sind die erste Kanal-Drain-Struktur CDS1 und die zweite Kanal-Drain-Struktur CDS2 vertikale Nanodraht-Strukturen.
  • Die dielektrische Gate-Schicht 130 umgibt den ersten Kanal C1 und den zweiten Kanal C2. In einigen Beispielen umfasst die dielektrische Gate-Schicht 130 ein Dielektrikum wie Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid oder ein anderes geeignetes Isoliermaterial. Das Gate G umgibt die dielektrische Gate-Schicht 130. Mit anderen Worten gehört die in Serie verbundene Transistorstruktur zu einem vertikalen Gate-All-Around-(VGAA)-Transistor. In einigen Beispielen umfasst das Gate G ein leitendes Material wie Polysilizium (Poly), Metall oder eine Metalllegierung.
  • Die erste Drain-Kontaktstelle DP1 liegt über dem ersten Drain D1 und in Kontakt mit ihm und die zweite Drain-Kontaktstelle DP2 liegt über dem zweiten Drain D2 und in Kontakt mit ihm. Die erste Drain-Kontaktstelle DP1 und die zweite Drain-Kontaktstelle DP2 sind voneinander getrennt. In einigen Beispielen umfassen die erste Drain-Kontaktstelle DP1 und die zweite Drain-Kontaktstelle DP2 Metall, Silizid oder andere geeignete Materialien. Wenn eine hohe Spannung an die erste Drain-Kontaktstelle DP1 oder die zweite Drain-Kontaktstelle DP2 angelegt wird, wird sie mit der ersten Kanal-Drain-Struktur CDS1 und der zweiten Kanal-Drain-Struktur CDS2 über die erste Source S1 geteilt, wie in 1 in gestrichelten Linien gezeigt ist. In einigen Beispielen umfasst die in Serie verbundene Transistorstruktur mehrere erste Kanal-Drain-Strukturen CDS1 und mehrere zweite Kanal-Drain-Strukturen CDS2 und die erste Drain-Kontaktstelle DP1 liegt über den ersten Drains D1 und in Kontakt mit ihnen und die zweite Drain-Kontaktstelle DP2 liegt über den zweiten Drains D2 und in Kontakt mit ihnen. Wenn eine hohe Spannung an die erste Drain-Kontaktstelle DP1 und die zweite Drain-Kontaktstelle DP2 angelegt wird, wird sie mit den ersten Kanal-Drain-Strukturen CDS1 und den zweiten Kanal-Drain-Strukturen CDS2 über die erste Source S1 geteilt. In einigen Beispielen sind die ersten Kanal-Drain-Strukturen CDS1 und die zweiten Kanal-Drain-Strukturen CDS2 vertikale Nanodraht-Strukturen.
  • In einigen Beispielen umfasst die in Serie verbundene Transistorstruktur weiter eine dielektrische Source-Schicht 140 zwischen der ersten Source S1 und dem Gate G, um die erste Source S1 von dem Gate G elektrisch zu isolieren. In einigen Beispielen umfasst die dielektrische Source-Schicht 140 ein Dielektrikum wie Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid oder ein anderes geeignetes isolierendes Material.
  • In einigen Beispielen umfasst die in Serie verbundene Transistorstruktur weiter eine high-k-dielektrische Schicht 150 zwischen der dielektrischen Gate-Schicht 130 und dem Gate G und zwischen der dielektrischen Source-Schicht 140 und dem Gate G. In einigen Beispielen umfasst die high-k-dielektrische Schicht 150 HfO2, ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, SrTiO oder Kombinationen daraus.
  • In einigen Beispielen umfasst die in Serie verbundene Transistorstruktur weiter ein Zwischendielektrikum (ILD) 160, das das Gate G bedeckt und eine obere Fläche des ersten Drains D1 und eine obere Fläche des zweiten Drains D2 freilegt. Die erste Drain-Kontaktstelle DP1 und die zweite Drain-Kontaktstelle DP2 liegen über dem ILD 160 und sind in Kontakt mit dem ersten Drain D1 bzw. dem zweiten Drain D2. In einigen Beispielen umfasst die in Serie verbundene Transistorstruktur weiter ein weiteres ILD 210 über der ersten Drain-Kontaktstelle DP1 und der zweiten Drain-Kontaktstelle DP2. In einigen Beispielen sind die ILDs 160, 210 aus Siliziumoxid, Siliziumoxinitrid und/oder einem anderen geeigneten Isoliermaterial hergestellt. In einigen Beispielen umfasst die in Serie verbundene Transistorstruktur weiter zwei Kontaktstöpsel P durch das ILD 210 und mit der ersten Drain-Kontaktstelle DP1 bzw. der zweiten Drain-Kontaktstelle DP2 verbunden. In einigen Beispielen umfasst der Kontaktstöpsel P ein Metall, eine Metallverbindung oder eine Kombination daraus, etwa Ti, Ta, W, Al, Cu, Mo, Pt, TiN, TaN, TaC, TaSiN, WN, MoN, MoON, RuO2, TiAl, TiAlN, TaCN, Kombinationen daraus oder andere geeignete Materialien.
  • 2 ist eine Schnittansicht einer in Serie verbundenen Transistorstruktur . Die in Serie verbundene Transistorstruktur umfasst eine erste Source S1, eine zweite Source S2, einen Isolierabschnitt 120, eine zweite Kanal-Drain-Struktur CDS2, eine dritte Kanal-Drain-Struktur CDS3, eine dielektrische Gate-Schicht 130, ein Gate G und eine zweite Drain-Kontaktstelle DP2. In einigen Ausführungsformen ist die in Serie verbundene Transistorstruktur eine I/O-Vorrichtung. In einigen Ausführungsformen ist die in Serie verbundene Transistorstruktur eine Kernvorrichtung.
  • Die erste Source S1 liegt über dem Substrat 110. Die zweite Source S2 liegt auch über dem Substrat 110 und seitlich benachbart zu der ersten Source S1. In einigen Ausführungsformen weist das Substrat 110 einen I/O-Bereich 110a und einen Kernbereich (nicht gezeigt) auf und die erste Source S1 und die zweite Source S2 liegen über dem I/O-Bereich 110a des Substrats 110. In einigen Ausführungsformen sind die erste Source S1 und die zweite Source S2 stark dotierte Schichten des gleichen Leitfähigkeitstyps. In einigen Ausführungsformen sind die erste Source S1 und die zweite Source S2 stark dotierte n-Schichten. In einigen Ausführungsformen sind die erste Source S1 und die zweite Source S2 aus einer gleichen Schicht hergestellt. In einigen Ausführungsformen umfasst die in Serie verbundene Transistorstruktur weiter mehrere Source-Silizidbereiche SSR in der ersten Source S1 und der zweiten Source S2.
  • Der Isolierabschnitt 120 liegt zwischen der ersten Source S1 und der zweiten Source S2, um die erste Source S1 von der zweiten Source S2 elektrisch zu isolieren. In einigen Ausführungsformen ist der Isolierabschnitt 120 eine Grabenisolierung (STI). In einigen Ausführungsformen umfasst der Isolierabschnitt 120 Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein Low-k-Dielektrikum und/oder eine Kombination daraus.
  • Die zweite Kanal-Drain-Struktur CDS2 liegt über der ersten Source S1. Die zweite Kanal-Drain-Struktur CDS2 umfasst einen zweiten Kanal C2 und einen zweiten Drain D2 über dem zweiten Kanal C2. In einigen Ausführungsformen ist der zweiten Kanal C2 eine dotierte Schicht von dem gleichen Leitfähigkeitstyp wie die erste Source S1. In einigen Ausführungsformen ist der zweite Drain D2 eine stark dotierte Schicht von dem gleichen Leitfähigkeitstyp wie die erste Source S1.
  • Die dritte Kanal-Drain-Struktur CDS3 liegt über der zweiten Source S2 und im Wesentlichen parallel zu der zweiten Kanal-Drain-Struktur CDS2. Die dritte Kanal-Drain-Struktur CDS3 umfasst einen dritten Kanal C3 und einen dritten Drain D3 über dem dritten Kanal C3. In einigen Ausführungsformen ist der dritte Kanal C3 eine dotierte Schicht von dem gleichen Leitfähigkeitstyp wie die zweite Source S2. In einigen Ausführungsformen ist der dritte Drain D3 eine stark dotierte Schicht von dem gleichen Leitfähigkeitstyp wie die zweite Source S2. In einigen Ausführungsformen sind die zweite Kanal-Drain-Struktur CDS2 und die dritte Kanal-Drain-Struktur CDS3 vertikale Nanodraht-Strukturen.
  • Die dielektrische Gate-Schicht 130 umgibt den zweiten Kanal C2 und den dritten Kanal C3. In einigen Ausführungsformen umfasst die dielektrische Gate-Schicht 130 ein Dielektrikum wie Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid oder ein anderes geeignetes Isoliermaterial. Das Gate G umgibt die dielektrische Gate-Schicht 130. In einigen Ausführungsformen umfasst das Gate G ein leitendes Material wie Polysilizium (Poly), Metall oder Metalllegierungen.
  • Die zweite Drain-Kontaktstelle DP2 liegt über dem zweiten Drain D2 und dem dritten Drain D3 und steht in Kontakt mit ihnen. In einigen Ausführungsformen umfasst die zweite Drain-Kontaktstelle DP2 Metall, Silizid oder andere leitende Materialien. Das Silizid kann Kobalt-Silizid, Titan-Silizid, Wolfram-Silizid, Nickel-Silizid oder eine Kombination daraus sein. Wenn eine hohe Spannung an die erste Source S1 oder die zweite Source S2 angelegt wird, wird sie mit der zweiten Kanal-Drain-Struktur CDS2 und der dritten Kanal-Drain-Struktur CDS3 über die zweite Drain-Kontaktstelle DP2 geteilt, wie durch die gestrichelten Linien von 2 gezeigt ist. In einigen Ausführungsformen umfasst die in Serie verbundene Transistorstruktur mehrere zweite Kanal-Drain-Strukturen CDS2 über der ersten Source S1 und mehrere dritte Kanal-Drain-Strukturen CDS3 über der zweiten Source S2 und die zweite Drain-Kontaktstelle DP2 liegt über dem zweiten Drain D2 und dem dritten Drain D3 und in Kontakt mit ihnen. Wenn eine hohe Spannung an die erste Source S1 oder die zweite Source S2 angelegt wird, wird sie mit den zweiten Kanal-Drain-Strukturen CDS2 und den dritten Kanal-Drain-Strukturen CDS3 über die zweite Drain-Kontaktstelle DP2 geteilt. In einigen Ausführungsformen sind die zweiten Kanal-Drain-Strukturen CDS2 und die dritten Kanal-Drain-Strukturen CDS3 vertikale Nanodraht-Strukturen.
  • In einigen Ausführungsformen umfasst die in Serie verbundene Transistorstruktur weiter eine dielektrische Source-Schicht 140 zwischen der ersten Source S1 und dem Gate G und zwischen der zweiten Source S2 und dem Gate G. In einigen Ausführungsformen umfasst die dielektrische Source-Schicht 140 ein Dielektrikum wie Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid oder ein anderes geeignetes Isoliermaterial.
  • In einigen Ausführungsformen umfasst die in Serie verbundene Transistorstruktur weiter eine high-k-dielektrische Schicht 150 zwischen der dielektrischen Gate-Schicht 130 und dem Gate G und zwischen der dielektrischen Source-Schicht 140 und dem Gate G. In einigen Ausführungsformen umfasst die high-k-dielektrische Schicht 150 HfO2, ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, SrTiO oder Kombinationen daraus.
  • In einigen Ausführungsformen umfasst die in Serie verbundene Transistorstruktur weiter ein ILD 160, das das Gate G bedeckt und eine obere Fläche des zweiten Drains D2 und eine obere Fläche des dritten Drains D3 freilegt. Die zweite Drain-Kontaktstelle DP2 liegt über dem ILD 160 und in Kontakt mit dem zweiten Drain D2 und dem dritten Drain D3. In einigen Ausführungsformen umfasst die in Serie verbundene Transistorstruktur weiter ein weiteres ILD 210 über der zweiten Drain-Kontaktstelle DP2. In einigen Ausführungsformen sind die ILDs 160, 210 aus Siliziumoxid, Siliziumoxinitrid und/oder einem anderen geeigneten Isoliermaterial hergestellt. In einigen Ausführungsformen umfasst die in Serie verbundene Transistorstruktur weiter zwei Kontaktstöpsel P durch die ILDs 210, 160 und mit der ersten Source S1 bzw. der zweiten Source S2 verbunden. In einigen Ausführungsformen umfasst der Kontaktstöpsel P Metall, Metallverbindungen oder eine Kombination daraus.
  • 3 ist eine Schnittansicht einer in Serie verbundenen Transistorstruktur. Der Unterschied zwischen den in Serie verbundenen Transistorstrukturen von 2 und 3 liegt darin, dass die zweite Drain-Kontaktstelle DP2 von 3 eine erste Drain-Kontaktstellen-Schicht DPL1 und eine zweite Drain-Kontaktstellen-Schicht DPL2 umfasst. Die erste Drain-Kontaktstellen-Schicht DPL1 liegt über dem zweiten Drain D2 und dem dritten Drain D3 und ist in Kontakt mit ihnen und umfasst Silizid. Die zweite Drain-Kontaktstellen-Schicht DPL2 liegt über der ersten Drain-Kontaktstellen-Schicht DPL1 und umfasst Metall, Metallverbindungen oder eine Kombination daraus, um den Widerstand der zweiten Drain-Kontaktstelle DP2 weiter zu verringern. Das Metall oder die Metallverbindung kann aus Ti, Ta, W, Al, Cu, Mo, Pt, TiN, TaN, TaC, TaSiN, WN, MoN, MoON, RuO2, TiAl, TiAlN, TaCN, Kombinationen daraus oder anderen geeigneten Materialien bestehen. In einigen Ausführungsformen sind der Kontaktstöpsel P und die zweite Drain-Kontaktstellen-Schicht DPL2 aus dem gleichen Material hergestellt.
  • 4 ist eine Schnittansicht einer in Serie verbundenen Transistorstruktur. Der Unterschied zwischen den in Serie verbundenen Transistorstrukturen von 4 und 2 liegt darin, dass die in Serie verbundene Transistorstruktur von 4 weiter eine erste Kanal-Drain-Struktur CDS1 und eine erste Drain-Kontaktstelle DP1 umfasst und dass zwei Kontaktstöpsel P mit der ersten Drain-Kontaktstelle DP1 bzw. der zweiten Source S2 verbunden sind.
  • Die erste Kanal-Drain-Struktur CDS1 liegt über der ersten Source S1 und im Wesentlichen parallel zu der zweiten Kanal-Drain-Struktur CDS2. Die erste Kanal-Drain-Struktur CDS1 umfasst einen ersten Kanal C1 und einen ersten Drain D1 über dem ersten Kanal C1. Die dielektrische Gate-Schicht 130 umgibt weiter den ersten Kanal C1. Die erste Drain-Kontaktstelle DP1 liegt über dem ersten Drain D1 und in Kontakt mit ihm. Die erste Drain-Kontaktstelle DP1 und die zweite Drain-Kontaktstelle DP2 sind voneinander getrennt. Wenn eine hohe Spannung an die erste Drain-Kontaktstelle DP1 oder die zweite Source S2 über einen der Kontaktstöpsel P angelegt wird, wird sie mit der ersten Kanal-Drain-Struktur CDS1, der zweiten Kanal-Drain-Struktur CDS2 und der dritten Kanal-Drain-Struktur CDS3 über die erste Source S1 und die zweite Drain-Kontaktstelle DP2 geteilt, wie durch gestrichelte Linien in 4 gezeigt ist. In anderen Ausführungsformen umfasst der in Serie verbundene Transistor weiter eine vierte Kanal-Drain-Struktur (nicht gezeigt) über der zweiten Source S2, um den Kontaktstöpsel zu ersetzen, der mit der zweiten Source S2 verbunden ist.
  • 5 ist eine Schnittansicht einer in Serie verbundener Transistorstruktur. Die in Serie verbundene Transistorstruktur umfasst eine erste Source S1, eine zweite Source S2, einen Isolierabschnitt 120, mehrere erste Kanal-Drain-Strukturen CDS1, mehrere zweite Kanal-Drain-Strukturen CDS2, mehrere dritte Kanal-Drain-Strukturen CDS3, mehrere vierte Kanal-Drain-Strukturen CDS4, eine dielektrische Gate-Schicht 130, ein Gate G, eine erste Drain-Kontaktstelle DPI, eine zweite Drain-Kontaktstelle DP2 und eine dritte Drain-Kontaktstelle DP3. In einigen Ausführungsformen umfasst die in Serie verbundene Transistorstruktur weiter einen ersten Kontaktstöpsel P1, einen zweiten Kontaktstöpsel P2 und einen dritten Kontaktstöpsel P3. Der erste Kontaktstöpsel P1 ist mit dem Gate G verbunden. Der zweite Kontaktstöpsel P2 ist mit der ersten Drain-Kontaktstelle DP1 verbunden. Der dritte Kontaktstöpsel P3 ist mit der dritten Drain-Kontaktstelle DP3 verbunden. In einigen Ausführungsformen wird Vg an das Gate G über den ersten Kontaktstöpsel P1 angelegt und Vdd wird an die ersten Drain-Kontaktstelle DP1 über den zweiten Kontaktstöpsel P2 angelegt und der dritte Kontaktstöpsel P3 ist mit dem Erdpotential elektrisch verbunden. Die in Serie verbundene Transistorstruktur kann verwendet werden, um eine hohe Verstärkung bereitzustellen.
  • Man beachte, dass die in Serie verbundene Transistorstruktur der vorliegenden Offenbarung eine kleinere belegte Fläche haben kann als die einer in Serie verbundenen FinFET-Struktur, da die in Serie verbundene Transistorstruktur der vorliegenden Offenbarung als vertikale Faltungsstruktur angesehen werden kann und da die in Serie verbundene FinFET-Struktur keine Faltungsstruktur ist. Unter einem anderen Blickwinkel hat im Fall der gleichen belegten Fläche die in Serie verbundene Transistorstruktur eine höhere Verstärkung als die einer typischen in Serie verbundenen FinFET-Struktur.
  • Zusätzlich wurde herausgefunden, dass die in Serie verbundene Transistorstruktur eine niedrige lokale Abweichung von Vth (d.h. der Schwellspannung) hat, verglichen mit einer parallel verbundenen Transistorstruktur. Der Unterschied zwischen der in Serie verbundenen Transistorstruktur und der parallel verbundenen Transistorstruktur liegt darin, dass es für die parallel verbundene Transistorstruktur nur eine Drain-Kontaktstelle gibt, die mit den Drains der Kanal-Drain-Strukturen verbunden ist, und dass es nur eine Source gibt, die mit ihren Kanälen verbunden ist.
  • Wie oben erwähnt, kann die in Serie verbundene Transistorstruktur der vorliegenden Offenbarung verwendet werden, um Vds durch zwei oder mehr Kanal-Drain-Strukturen, eine oder mehrere Sources und eine oder mehrere Drain-Kontaktstellen geteilt werden kann, um DIBL- und HCI-Phänomene wirksam zu verringern oder verhindern. Zusätzlich belegt die in Serie verbundene Transistorstruktur der vorliegenden Offenbarung eine kleinere Fläche, verglichen mit einem horizontalen Transistor oder einer in Serie verbundenen Transistorstruktur, die über Metallleitungen und Kontaktstöpsel verbunden ist, so dass sie eine höhere Integrationsdichte hat.
  • 6A-6F sind Schnittansichten in verschiedenen Stufen der Herstellung einer in Serie verbundenen Transistorstruktur. Wie in 6A gezeigt ist, ist ein Substrat 110 vorgesehen. In einigen Beispielen umfasst das Substrat 110 einen Elementhalbleiter, einen Verbindungshalbleiter, einen Legierungshalbleiter oder eine Kombination daraus. In einigen Beispielen wird ein Wannen-Implantationsverfahren ausgeführt, um einen Wannenbereich (nicht gezeigt) eines Leitfähigkeitstyps auszubilden, der sich von einer seiner oberen Flächen in das Substrat 110 erstreckt.
  • Eine Source-Schicht SL, eine Kanal-Schicht CL und eine Drain-Schicht DL werden dann nach einander über dem Substrat 110 ausgebildet, wie in 6A gezeigt ist. In einigen Beispielen werden die Source-Schicht SL, die Kanal-Schicht CL und die Drain-Schicht DL nach einander durch epitaktische (epi) Wachstums- und Dotierungsverfahren mit unterschiedlichen Dotierungsmittel-Konzentrationen ausgebildet. In einigen Beispielen werden die Source-Schicht SL, die Kanal-Schicht CL und die Drain-Schicht DL mittels Ionenimplantations- und Ausheilverfahren ausgebildet. Eine Dotierungsmittel-Konzentration der Kanal-Schicht CL ist niedriger als die der Source-Schicht SL oder der Drain-Schicht DL.
  • Nachfolgend wird eine Hartmaskenschicht HM über der Drain-Schicht DL ausgebildet, um die Drain-Schicht DL, die Kanal-Schicht CL und die Source-Schicht SL zu strukturieren, wie in 6A gezeigt ist. In einigen Beispielen wird das Hartmaskenmaterial mittels eines chemischen Gasphasenabscheidungs-(CVD)-Verfahrens, eines physikalischen Gasphasenabscheidungs-(PVD)-Verfahrens, Rotationsbeschichtung oder einem anderen geeigneten Ausbildungsverfahren ausgebildet und dann mittels eines Photolithographieverfahrens oder eines anderen geeigneten Entfernungsverfahrens für Material strukturiert, um die Hartmaskenschicht HM auszubilden.
  • Wie in 6A-6B gezeigt ist, werden die Drain-Schicht DL, die Kanal-Schicht CL und die Source-Schicht SL gemäß der Hartmaskenschicht HM strukturiert, um eine in Serie verbundene Source-Kanal-Drain-Struktur auszubilden, die über das Substrat 110 hinausragt und die eine erste Source S1, eine erste Kanal-Drain-Struktur CDS1 und eine zweite Kanal-Drain-Struktur CDS2 umfasst. Die erste Kanal-Drain-Struktur CDS1 und die zweite Kanal-Drain-Struktur CDS2 liegen über der ersten Source S1 und im Wesentlichen parallel zu einander. Die erste Kanal-Drain-Struktur CDS1 umfasst einen ersten Kanal C1 und einen ersten Drain D1 über dem ersten Kanal C1 und die zweite Kanal-Drain-Struktur CDS2 umfasst einen zweiten Kanal C2 und einen zweiten Drain D2 über dem zweiten Kanal C2. In einigen Beispielen werden, wie in 6A gezeigt ist, die Drain-Schicht DL, die von der Hartmaske HM freigelegt ist, und die Kanal-Schicht CL und die Source-Schicht SL darunter durch ein Trockenätzverfahren entfernt. In einigen Beispielen umfasst das Ätzmittel Kohlenstofffluoride (CxFy), Schwefel-Hexafluorid (SF6), Sauerstoffgas (O2), Helium (He), Kohlenstoffchloride (CxCly), Argon (Ar) oder ein anderes geeignetes Ätzmaterial.
  • Wie in 6C gezeigt ist, werden mehrere Source-Silizidbereiche SSR in der ersten Source S1 ausgebildet. Die Source-Silizidbereiche SSR können verwendet werden, um den Widerstand der Source S1 zu verringern. In einigen Beispielen werden die Source-Silizidbereiche SSR durch ein Silizid-Abscheidungsverfahren ausgebildet. In einigen Beispielen werden die Source-Silizidbereiche SSR mittels Metallabscheidungs- und Ausheilverfahren ausgebildet. In einigen Beispielen gibt es keine Source-Silizidbereiche, die in der ersten Source S1 ausgebildet sind.
  • Wie in 6D gezeigt ist, wird eine dielektrische Source-Schicht 140 ausgebildet, die die erste Source S1 und die Source-Silizidbereiche SSR bedeckt. In einigen Beispielen wird die dielektrische Source-Schicht 140 mittels eines CVD-Verfahrens, eines PVD-Verfahrens, eines Rotationsbeschichtungsverfahrens oder eines anderen geeigneten Ausbildungsverfahrens ausgebildet.
  • Eine dielektrische Gate-Schicht 130 wird dann ausgebildet, die den ersten Kanal C1 und den zweiten Kanal C2 umgibt, wie in 6D gezeigt ist. In einigen Beispielen wird die dielektrische Gate-Schicht 130 mittels eines PVD-Verfahrens, eines CVD-Verfahrens, einer thermischen Nassoxidation, einer thermischen Trockenoxidation, einer thermischen Plasmaoxidation oder eines anderen Ausbildungsverfahrens ausgebildet. In einigen Beispielen wird die dielektrische Gate-Schicht 130 mittels eines thermischen Oxidationsverfahrens ausgebildet. In einigen Beispielen wird eine dielektrische Schicht (nicht gezeigt) vorher ausgebildet, die den ersten Drain D1 und den zweiten Drain D2 vollständig bedeckt, um Oxidation während des thermischen Oxidationsverfahrens zum Ausbilden der dielektrischen Gate-Schicht 130 zu verhindern.
  • Wie in 6E gezeigt ist, werden eine high-k-dielektrische Schicht 150 und ein Gate G über der dielektrischen Source-Schicht 140 und die dielektrische Gate-Schicht 130 umgebend ausgebildet. Die dielektrische Source-Schicht 140 wird verwendet, um die erste Source S1 von dem Gate G elektrisch zu isolieren. In einigen Beispielen werden ein High-k-Dielektrikum und ein Gate-Material nach einander durchgängig abgeschieden und dann strukturiert, um die high-k-dielektrische Schicht 150 und das Gate G auszubilden. In einigen Beispielen wird das High-k-Dielektrikum mittels eines CVD-Verfahrens, eines ALD-Verfahrens (Atomlagenabscheidung) oder eines anderen geeigneten Ausbildungsverfahrens durchgängig abgeschieden. In einigen Beispielen wird das Gate-Material mittels eines PVD-Verfahrens, eines CVD-Verfahrens, eines ALD-Verfahrens, eines Plattierverfahrens, eines Rotationsbeschichtungsverfahrens oder eines anderen geeigneten Ausbildungsverfahrens ausgebildet. In einigen Beispielen werden das Gate-Material und das High-k-Dielektrikum mittels eines Photolithographie-/Ätzverfahrens oder eines anderen geeigneten Entfernungsverfahrens für Material strukturiert.
  • Wie in 6F gezeigt ist, wird ein ILD 160 ausgebildet, das die erste Kanal-Drain-Struktur CDS1, die zweite Kanal-Drain-Struktur CDS2 und das Gate G bedeckt, und dann wird ein Planarisierungsverfahren ausgeführt, um eine obere Fläche des ersten Drains D1 und eine obere Fläche des zweiten Drains D2 freizulegen. In einigen Beispielen wird das ILD 160 mittels eines CVD-Verfahrens, eines PVD-Verfahrens, eines ALD-Verfahrens eines Rotationsbeschichtungsverfahrens oder eines anderen geeigneten Ausbildungsverfahrens ausgebildet. In einigen Beispielen umfasst das Planarisierungsverfahren ein chemisch-mechanisches Polier-(CMP)-Verfahren, ein Schleifverfahren, ein Ätzverfahren oder ein anderes geeignetes Verfahren zum Entfernen von Material. In einigen Beispielen sind nach dem Planarisierungsverfahren eine obere Fläche des ersten Drains D1 und eine obere Fläche des zweiten Drains D2 koplanar mit einer oberen Fläche des ILDs 160.
  • Danach werden eine erste Drain-Kontaktstelle DP1 bzw. eine zweite Drain-Kontaktstelle DP2 über dem ersten Drain D1 und dem zweiten Drain D2 und in Kontakt mit ihnen ausgebildet, wie in 6F gezeigt ist. In einigen Beispielen wird ein Drain-Kontaktstellen-Material mittels jedes geeigneten Ausbildungsverfahrens ausgebildet und dann mittels eines Photolithographie-/Ätzverfahrens oder eines anderen geeigneten Entfernungsverfahrens für Material strukturiert, um die erste Drain-Kontaktstelle DP1 und die zweite Drain-Kontaktstelle DP2 auszubilden. In einigen Beispielen umfassen die erste Drain-Kontaktstelle DP1 und die zweite Drain-Kontaktstelle DP2 Metall, Silizid oder eine Kombination daraus.
  • Nach dem Ausbilden der ersten Drain-Kontaktstelle DP1 und der zweiten Drain-Kontaktstelle DP2 wird ein weiteres ILD 210 über der ersten Drain-Kontaktstelle DPI, der zweiten Drain-Kontaktstelle DP2 und dem ILD 160 ausgebildet, wie in 1 gezeigt ist. BeispielenDas ILD 210 kann mittels eines CVD-Verfahrens, eines PVD-Verfahrens, eines ALD-Verfahrens, eines Rotationsbeschichtungsverfahrens oder eines anderen geeigneten Ausbildungsverfahrens ausgebildet werden.
  • Dann wird das ILD 210 strukturiert, um Öffnungen auszubilden, und ein leitendes Material wird dann in die Öffnungen gefüllt, um Kontaktstöpsel P auszubilden, die mit der ersten Drain-Kontaktstelle DP1 bzw. der zweiten Drain-Kontaktstelle DP2 verbunden sind. In einigen Beispielen wird das ILD 210 mittels eines Photolithographie-/Ätzverfahrens, eines Laser-Bohrverfahrens oder eines anderen geeigneten Verfahrens zum Entfernen von Material strukturiert. In einigen Beispielen wird das leitende Material mittels eines CVD-Verfahrens, eines PVD-Verfahrens, eines ALD-Verfahrens, eines Rotationsbeschichtungsverfahrens oder eines anderen Ausbildungsverfahrens ausgebildet.
  • 7A-7G sind Schnittansichten in verschiedenen Stadien der Herstellung einer in Serie verbundenen Transistorstruktur, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. Wie in 7A gezeigt ist, ist ein Substrat 110 vorgesehen, das einen Isolierabschnitt 120 über dem Substrat 110 aufweist. Der Isolierabschnitt 120 wird so ausgebildet, dass er sich von der Innenseite des Substrats 110 zu der Außenseite des Substrats 110 erstreckt. In einigen Ausführungsformen ist ein dickes Substrat (nicht gezeigt) vorgesehen und der Isolierabschnitt 120 wird darin ausgebildet. Das dicke Substrat wird dann verdünnt, um das Substrat 110 auszubilden, das den Isolierabschnitt 120 aufweist. In einigen Ausführungsformen wird, bevor das dicke Substrat verdünnt wird, ein Wannen-Implantationsverfahren ausgeführt, um einen Wannenbereich (nicht gezeigt) eines Leitfähigkeitstyps auszubilden, der sich von einer oberen Fläche von ihm in das dicke Substrat erstreckt.
  • Wie in 7B gezeigt ist, werden eine Source-Schicht SL, eine Kanal-Schicht CL und eine Drain-Schicht DL nach einander über dem Substrat 110 und benachbart zu dem Isolierabschnitt 120 ausgebildet, wie in 7B gezeigt ist. In einigen Ausführungsformen werden die Source-Schicht SL, die Kanal-Schicht CL und die Drain-Schicht DL nach einander durch ein Epi-Wachstumsverfahren und Dotierverfahren mit unterschiedlichen Dotierungsmittel-Konzentrationen ausgebildet. In einigen Ausführungsformen werden die Source-Schicht SL, die Kanal-Schicht CL und die Drain-Schicht DL durch Ionenimplantations- und Ausheilverfahren ausgebildet.
  • Nachfolgend wird eine Hartmaskenschicht HM über der Drain-Schicht DL ausgebildet, um die Source-Schicht SL, die Kanal-Schicht CL und die Drain-Schicht DL zu strukturieren, wie in 7B gezeigt ist. In einigen Ausführungsformen wird ein Hartmaskenmaterial mittels eines CVD-Verfahrens, eines PVD-Verfahrens, eines Rotationsbeschichtungsverfahrens oder eines anderen geeigneten Ausbildungsverfahrens ausgebildet und dann mittels eines Photolithographieverfahrens oder eines anderen geeigneten Entfernungsverfahrens für Material strukturiert, um die Hartmaskenschicht HM auszubilden.
  • Wie in 7B-7C gezeigt ist, werden die Drain-Schicht D1, die Kanal-Schicht CL und die Source-Schicht SL gemäß der Hartmaskenschicht HM strukturiert, um eine in Serie verbundene Source-Kanal-Drain-Struktur auszubilden, die über das Substrat 110 hinausragt, die eine erste Source S1, eine zweite Source S2, ein zweite Kanal-Drain-Struktur CDS2 über der ersten Source S1 und eine dritte Kanal-Drain-Struktur CDS3 über der zweiten Source S2 umfasst. Der Isolierabschnitt 120 liegt zwischen der ersten Source S1 und der zweiten Source S2. Die zweite Kanal-Drain-Struktur CDS2 und die dritte Kanal-Drain-Struktur CDS3 sind im Wesentlichen parallel zu einander. Die zweite Kanal-Drain-Struktur CDS2 umfasst einen zweiten Kanal C2 und einen zweiten Drain D2 über dem zweiten Kanal C2 und die dritte Kanal-Drain-Struktur CDS3 umfasst einen dritten Kanal C3 und einen dritten Drain D3 über dem dritten Kanal C3. In einigen Ausführungsformen werden, wie in 7B gezeigt ist, die Drain-Schicht DL, die durch die Hartmaske HM freigelegt ist, und die Kanal-Schicht CL und die Source-Schicht SL darunter durch eine Trockenätzverfahren entfernt.
  • Wie in 7D gezeigt ist, werden mehrere Source-Silizidbereiche SSR in der ersten Source S1 und der zweiten Source S2 ausgebildet. Die Source-Silizidbereiche SSR können verwendet werden, um den Widerstand der ersten Source S1 und den der zweiten Source S2 zu verringern. In einigen Ausführungsformen werden die Source-Silizidbereiche SSR durch ein Silizid-Abscheidungsverfahren ausgebildet. In einigen Ausführungsformen werden die Source-Silizidbereiche SSR mittels eines Metall-Abscheidungs- und Ausheilverfahrens ausgebildet. In einigen Ausführungsformen gibt es keine Source-Silizidbereiche, die in der ersten Source S1 und der zweiten Source S2 ausgebildet sind.
  • Wie in 7E gezeigt ist, wird eine dielektrische Source-Schicht 140 ausgebildet, die die erste Source S1, die zweite Source S2, den Source-Silizidbereich SSR und den Isolierabschnitt 120 bedeckt. In einigen Ausführungsformen wird die dielektrische Source-Schicht 140 mittels eines CVD-Verfahrens, eines PVD-Verfahrens, eines Rotationsbeschichtungsverfahrens oder eines anderen geeigneten Ausbildungsverfahrens ausgebildet.
  • Eine dielektrische Gate-Schicht 130 wird dann ausgebildet, die den zweiten Kanal C2 und den dritten Kanal C3 umgibt, wie in 7E gezeigt ist. In einigen Ausführungsformen wird die dielektrische Gate-Schicht 130 mittels eines PVD-Verfahrens, eines CVD-Verfahrens, einer thermischen Nassoxidation, einer thermischen Trockenoxidation, einer thermischen Plasma-Oxidation oder eines anderen Ausbildungsverfahrens ausgebildet. In einigen Ausführungsformen wird die dielektrische Gate-Schicht 130 mittels eines thermischen Oxidationsverfahrens ausgebildet. In einigen Ausführungsformen wird eine dielektrisch Schicht (nicht gezeigt) vorher ausgebildet, die den zweiten Drain D2 und den dritten Drain D3 vollständig bedeckt, um Oxidation während des thermischen Oxidationsverfahrens zum Ausbilden der dielektrischen Gate-Schicht 130 zu verhindern.
  • Wie in 7F gezeigt ist, werden eine high-k-dielektrische Schicht 150 und ein Gate G über der dielektrischen Source-Schicht 140 und die dielektrische Gate-Schicht 130 umgebend ausgebildet. In einigen Ausführungsformen werden ein High-K-Dielektrikum und ein Gate-Material nach einander durchgängig abgeschieden und dann mittels eines Photolithographie-/Ätzverfahrens strukturiert, um die high-k-dielektrische Schicht 150 und das Gate G auszubilden.
  • Wie in 7G gezeigt ist, wird ein ILD 160 ausgebildet, das die zweite Kanal-Drain-Struktur CDS2, die dritte Kanal-Drain-Struktur CDS3 und das Gate G bedeckt, und ein Planarisierungsverfahren wird dann ausgeführt, um eine obere Fläche des zweiten Drains D2 und eine obere Fläche des dritten Drains D3 freizulegen. In einigen Ausführungsformen wird das ILD 160 mittels eines CVD-Verfahrens, eines PVD-Verfahrens, eines ALD-Verfahrens, eines Rotationsbeschichtungsverfahrens oder eines anderen geeigneten Ausbildungsverfahrens ausgebildet. In einigen Ausführungsformen umfasst das Planarisierungsverfahren ein CMP-Verfahren, ein Schleifverfahren, ein Ätzverfahren oder ein anderes geeignetes Verfahren zum Entfernen von Material. In einigen Ausführungsformen sind nach dem Planarisierungsverfahren eine obere Fläche des zweiten Drains D2 und eine obere Fläche des dritten Drains D3 koplanar mit einer oberen Fläche des ILDs 160.
  • Nachfolgend wird eine zweite Drain-Kontaktstelle DP2 über dem zweiten Drain D2 und dem dritten Drain D3 und in Kontakt mit ihnen ausgebildet, wie in 7G gezeigt ist. In einigen Ausführungsformen wird das Drain-Kontaktstellen-Material mittels jedes geeigneten Ausbildungsverfahrens ausgebildet und dann mittels eines Photolithographie-/Ätzverfahrens oder eines anderen geeigneten Entfernungsverfahrens für Material strukturiert, um die zweite Drain-Kontaktstelle DP2 auszubilden. In einigen Ausführungsformen umfasst die zweite Drain-Kontaktstelle DP2 Metall, Silizid oder eine Kombination daraus.
  • Nach dem Ausbilden der zweiten Drain-Kontaktstelle DP2 wird ein weiteres ILD 210 über der zweiten Drain-Kontaktstelle DP2 und dem ILD 160 ausgebildet, wie in 2 gezeigt ist. In einigen Ausführungsformen wird das ILD 210 mittels eines CVD-Verfahrens, eines PVD-Verfahrens, eines ALD-Verfahrens, eines Rotationsbeschichtungsverfahrens oder eines anderen geeigneten Ausbildungsverfahrens ausgebildet.
  • Daraufhin werden die ILDs 210, 160 strukturiert, um Öffnungen auszubilden, und ein leitendes Material wird dann in die Öffnungen gefüllt, um Kontaktstöpsel P auszubilden, die mit der ersten Source S1 bzw. der zweiten Source S2 verbunden sind. In einigen Ausführungsformen werden die ILDs 210, 160 mittels eines Photolithographie-/Ätzverfahrens, eines Laser-Bohrverfahrens oder eines anderen geeigneten Entfernungsverfahrens für Material strukturiert. In einigen Ausführungsformen wird das leitende Material mittels eines CVD-Verfahrens, eines PVD-Verfahrens, eines ALD-Verfahrens, eines Rotationsbeschichtungsverfahrens oder eines anderen Ausbildungsverfahrens ausgebildet.
  • 8A-8G sind Schnittansichten in verschiedenen Stadien zur Herstellung einer in Serie verbundenen Transistorstruktur, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. Wie in 8A gezeigt ist, ist ein Substrat vorgesehen, das einen Isolierabschnitt 120 über dem Substrat 110 aufweist. Der Isolierabschnitt 120 wird so ausgebildet, dass er sich von der Innenseite des Substrats 110 zu der Außenseite des Substrats 110 erstreckt. Wie in 7B gezeigt ist, werden eine Source-Schicht SL, eine Kanal-Schicht CL und eine Drain-Schicht DL dann nach einander über dem Substrat 110 und benachbart zu dem Isolierabschnitt 120 ausgebildet. Nachfolgend wird eine Hartmaskenschicht HM über der Drain-Schicht DL ausgebildet, um die Drain-Schicht, die Kanal-Schicht CL und die Source-Schicht SL zu strukturieren.
  • Wie in 8B-8C gezeigt ist, werden die Drain-Schicht DL, die Kanal-Schicht CL und die Source-Schicht SL gemäß der Hartmaskenschicht HM strukturiert, um eine in Serie verbundene Source-Kanal-Drain-Struktur auszubilden, die über das Substrat 110 hinausragt und die eine erste Source S1, eine zweite Source S2, eine erste Kanal-Drain-Struktur CDS1 und eine zweite Kanal-Drain-Struktur CDS2 über der ersten Source S1 und eine dritte Kanal-Drain-Struktur CDS3 über der zweiten Source S2 umfasst. Das bedeutet, dass verglichen mit den Ausführungsformen der 6B-6C die Ausführungsformen der 7B-7C weiter das Ausbilden der ersten Kanal-Drain-Struktur CDS1 über der ersten Source S1 und im Wesentlichen parallel zu der zweiten Kanal-Drain-Struktur CDS2 umfassen. Die erste Kanal-Drain-Struktur CDS1 umfasst einen ersten Kanal C1 und einen ersten Drain D1 über dem ersten Kanal C1.
  • Wie in 8D gezeigt ist, werden mehrere Source-Silizidbereiche SSR in der ersten Source S1 und der zweiten Source S2 ausgebildet. Wie in 8E gezeigt ist, wird eine dielektrische Source-Schicht 140 ausgebildet, die die erste Source S1, die zweite Source S2, den Source-Silizidbereich SSR und den Isolierabschnitt 120 bedeckt. Nachfolgend wird eine dielektrische Gate-Schicht 130 ausgebildet, die den ersten Kanal C1, den zweiten Kanal C2 und den dritten Kanal C3 umgibt. Wie in 8F gezeigt ist, werden eine high-k-dielektrische Schicht 150 und ein Gate G über der dielektrischen Source-Schicht 140 und die dielektrische Gate-Schicht 130 umgebend ausgebildet.
  • Wie in 8G gezeigt ist, wird ein ILD 160 ausgebildet, das die erste Kanal-Drain-Struktur CDS1, die zweite Kanal-Drain-Struktur CDS2, die dritte Kanal-Drain-Struktur CDS3 und das Gate G bedeckt, und ein Planarisierungsverfahren wird dann ausgeführt, um die obere Fläche des ersten Drains D1, eine obere Fläche des zweiten Drains D2 und eine obere Fläche des dritten Drains D3 freizulegen. Nachfolgend werden eine erste Drain-Kontaktstelle DP1 und eine zweite Drain-Kontaktstelle DP2 ausgebildet. Die erste Drain-Kontaktstelle DP1 ist über dem ersten Drain D1 und in Kontakt mit ihm ausgebildet und die zweite Drain-Kontaktstelle DP2 ist über dem zweiten Drain D2 und dem dritten Drain D3 und in Kontakt mit ihnen ausgebildet.
  • Nach dem Ausbilden der ersten Drain-Kontaktstelle DP1 und der zweiten Drain-Kontaktstelle DP2 wird ein weiteres ILD 210 über der ersten Drain-Kontaktstelle DP1, der zweiten Drain-Kontaktstelle DP2 und dem ILD 160 ausgebildet, wie in 4 gezeigt ist. Die ILDs 210, 160 werden dann strukturiert, um Öffnungen auszubilden, und ein leitendes Material wird dann in die Öffnungen gefüllt, um die Kontaktstöpsel P auszubilden, die mit der ersten Drain-Kontaktstelle DP1 bzw. der zweiten Drain-Kontaktstelle DP2 verbunden sind.
  • Das Verfahren der vorliegenden Offenbarung kann verwendet werden, um die in Serie verbundene Transistorstruktur auszubilden, um Vds zu teilen. Des Weiteren kann die in Serie verbundene Transistorstruktur, die durch das Verfahren der vorliegenden Offenbarung hergestellt ist, eine kleine Fläche belegen, verglichen mit einer in Serie verbundenen Transistorstruktur, die durch ein Verfahren hergestellt ist, das das Ausbilden von Metallleitungen und Kontaktstöpseln umfasst, aufgrund von Verfahrenseinschränkungen der Metallleitungen und Kontaktstöpsel.
  • Gemäß einigen Ausführungsformen der Erfindung gemäß dem Anspruch 1 kann eine in Serie verbundene Transistorstruktur hergestellt werden, die eine erste Source, eine zweite Source, einen Isolierabschnitt, eine zweite Kanal-Drain-Struktur, eine dritte Kanal-Drain-Struktur, eine dielektrische Gate-Schicht, ein Gate und eine zweite Drain-Kontaktstelle umfasst. Die erste Source liegt über einem Substrat. Die zweite Source liegt über dem Substrat und seitlich benachbart zu der ersten Source. Der Isolierabschnitt liegt zwischen der ersten Source und der zweiten Source, um die erste Source von der zweiten Source elektrisch zu isolieren. Die zweite Kanal-Drain-Struktur liegt über der ersten Source und umfasst einen zweiten Kanal und einen zweiten Drain über dem zweiten Kanal. Die dritte Kanal-Drain-Struktur liegt über der zweiten Source und ist im Wesentlichen parallel zu der zweiten Kanal-Drain-Struktur. Die dritte Kanal-Drain-Struktur umfasst einen dritten Kanal und einen dritten Drain über dem dritten Kanal. Die dielektrische Gate-Schicht umgibt den zweiten Kanal und den dritten Kanal. Das Gate umgibt die dielektrische Gate-Schicht. Die zweite Drain-Kontaktstelle liegt über dem zweiten Drain und dem dritten Drain und ist in Kontakt mit ihnen.

Claims (7)

  1. Verfahren zur Herstellung einer in Serie verbundenen Transistorstruktur, das Folgendes umfasst: Ausbilden einer in Serie verbundenen Source-Kanal-Drain-Struktur, die über ein Substrat (110) hinausragt, wobei die in Serie verbundene Source-Kanal-Drain-Struktur eine erste Source (S1) über dem Substrat, eine zweite Source (S2) über dem Substrat und seitlich benachbart zu der ersten Source, einen Isolierabschnitt (120) zwischen der ersten Source und der zweiten Source, eine zweite Kanal-Drain-Struktur (CDS2) über der ersten Source (S1) und eine dritte Kanal-Drain-Struktur (CDS3) über der zweiten Source (S2) umfasst, wobei die zweite Kanal-Drain-Struktur und die dritte Kanal-Drain-Struktur im Wesentlichen parallel zu einander sind; Ausbilden einer dielektrischen Source-Schicht (140) über der ersten Source und der zweiten Source; Ausbilden einer dielektrischen Gate-Schicht (130), die einen Kanal (C2) der zweiten Kanal-Drain-Struktur und einen Kanal (C3) der dritten Kanal-Drain-Struktur umgibt; Ausbilden eines Gates (G) über der dielektrischen Source-Schicht und die dielektrische Gate-Schicht umgebend; und Ausbilden einer zweiten Drain-Kontaktstelle (DP2) über einem Drain (D2) der zweiten Kanal-Drain-Struktur und einem Drain (D3) der dritten Kanal-Drain-Struktur und in Kontakt mit ihnen, wobei das Ausbilden der in Serie verbundenen Source-Kanal-Drain-Struktur, die über das Substrat hinausragt, Folgendes umfasst: nacheinander Ausbilden einer Source-Schicht (SL), einer Kanal-Schicht (CL) und einer Drain-Schicht (DL) über dem Substrat; Strukturieren der Drain-Schicht, der Kanal-Schicht und der Source-Schicht, um die in Serie verbundene Source-Kanal-Drain-Struktur auszubilden, die über das Substrat hinausragt; und Bereitstellen des Substrats, das den Isolierabschnitt (120) über dem Substrat aufweist, vor dem nacheinander Ausbilden der Source-Schicht, der Kanal-Schicht und der Drain-Schicht über dem Substrat.
  2. Verfahren nach Anspruch 1, das weiter Folgendes umfasst: Ausbilden eines Zwischendielektrikums (160), das das Gate bedeckt, vor dem Ausbilden der zweiten Drain-Kontaktstelle (DP2) über dem Drain der zweiten Kanal-Drain-Struktur und dem Drain der dritten Kanal-Drain-Struktur und in Kontakt mit ihnen; und Ausbilden von zwei Kontaktstöpseln in dem Zwischendielektrikum (160) und mit der ersten Source (S1) bzw. der zweiten Source (S2) verbunden.
  3. Verfahren nach Anspruch 1, das weiter Folgendes umfasst: Ausbilden zweier Kontaktstöpsel, die mit der ersten Source bzw. der zweiten Source verbunden sind.
  4. Verfahren nach Anspruch 1 oder 2, wobei das Strukturieren der Drain-Schicht, der Kanal-Schicht und der Source-Schicht weiter das Ausbilden einer ersten Kanal-Drain-Struktur (CDS1) über der ersten Source (S1) und im Wesentlichen parallel zu der zweiten Kanal-Drain-Struktur (CDS2) umfasst, wobei die erste Kanal-Drain-Struktur einen ersten Kanal (C1) und einen ersten Drain (D1) über dem ersten Kanal umfasst.
  5. Verfahren nach Anspruch 4, das weiter Folgendes umfasst: Ausbilden einer ersten Drain-Kontaktstelle (DP1) über dem ersten Drain und in Kontakt mit ihm, wobei die erste Drain-Kontaktstelle und die zweite Drain-Kontaktstelle voneinander getrennt sind.
  6. Verfahren nach Anspruch 5, soweit nicht auf Anspruch 2 rückbezogen, das weiter Folgendes umfasst: Ausbilden eines Kontaktstöpsels (P), der mit der zweiten Source (S2) verbunden ist.
  7. Verfahren nach Anspruch 6, das weiter Folgendes umfasst: Ausbilden eines Kontaktstöpsels (P), der mit der ersten Drain-Kontaktstelle (DP1) verbunden ist.
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