CN105428315A - 串联晶体管结构及其制造方法 - Google Patents

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Abstract

本发明提供一种串联晶体管结构，包括：第一源极、第一沟道-漏极结构、第二沟道-漏极结构、栅极介电层、栅极、第一漏极焊盘和第二漏极焊盘。第一源极位于衬底上方。第一沟道-漏极结构位于第一源极上方并且包括第一源极上方的第一沟道和第一漏极。第二沟道-漏极结构位于第一源极上方，并且基本平行于第一沟道-漏极结构，并且包括第一源极上方的第二沟道和第二漏极。栅极介电层围绕第一沟道和第二沟道。栅极围绕栅极介电层。第一漏极焊盘位于第一漏极上方并与第一漏极接触。第二漏极焊盘位于第二漏极上方并与第二漏极接触，其中，第一漏极焊盘和第二漏极焊盘彼此分离。本发明还涉及串联晶体管结构及其制造方法。

Description

串联晶体管结构及其制造方法
技术领域
本发明涉及串联晶体管结构及其制造方法。
背景技术
半导体器件根据其功能可分为I/O器件和核心器件，其中，I/O器件和核心器件通常包括水平晶体管。由于与核心器件相比，给I/O器件施加更高的电压，所以I/O器件的水平晶体管的栅极的长度和栅极介电层的厚度应该比核心器件的水平晶体管的栅极的长度和栅极介电层的厚度大很多，这导致I/O器件占用面积大且集成密度差。
为了提高集成密度，可以在I/O器件和核心器件中应用具有相同栅极长度的垂直晶体管。然而，垂直晶体管的栅极长度和沟道长度比水平晶体管的栅极长度和沟道长度小很多，使得当施加高压时，会在I/O器件的垂直晶体管中发生漏致势垒降低现象(DIBL)和热载流子注入(HCI)现象，从而增加漏电流并且显著降低可靠性。因此，继续寻找在I/O器件的垂直晶体管中的改进。
发明内容
为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种串联晶体管结构，包括：第一源极，位于衬底上方；第一沟道-漏极结构，位于所述第一源极上方，所述第一沟道-漏极结构包括第一沟道和位于所述第一沟道上方的第一漏极；第二沟道-漏极结构，位于所述第一源极上方并且基本平行于所述第一沟道-漏极结构，所述第二沟道-漏极结构包括第二沟道和位于所述第二沟道上方的第二漏极；栅极介电层，围绕所述第一沟道和所述第二沟道；栅极，围绕所述栅极介电层；第一漏极焊盘，位于所述第一漏极上方并与所述第一漏极接触；以及第二漏极焊盘，位于所述第二漏极上方并与所述第二漏极接触，其中，所述第一漏极焊盘和所述第二漏极焊盘彼此分离。
根据本发明的另一些实施例，提供了一种串联晶体管结构，包括：第一源极，位于衬底上方；第二源极，位于所述衬底上方并且横向邻近所述第一源极；隔离部分，位于所述第一源极和所述第二源极之间以将所述第一源极与所述第二源极电隔离；第二沟道-漏极结构，位于所述第一源极上方，所述第二沟道-漏极结构包括第二沟道和位于所述第二沟道上方的第二漏极；第三沟道-漏极结构，位于所述第二源极上方并且基本平行于所述第二沟道-漏极结构，所述第三沟道-漏极结构包括第三沟道和位于所述第三沟道上方的第三漏极；栅极介电层，围绕所述第二沟道和所述第三沟道；栅极，围绕所述栅极介电层；以及第二漏极焊盘，位于所述第二漏极和所述第三漏极上方并与所述第二漏极和所述第三漏极接触。
根据本发明的又一些实施例，提供了一种制造串联晶体管结构的方法，包括：形成在衬底上方凸出的串联源极-沟道-漏极结构，所述串联源极-沟道-漏极结构包括位于所述衬底上方的第一源极、位于所述第一源极上方的第一沟道-漏极结构以及位于所述第一源极上方的第二沟道-漏极结构，并且所述第一沟道-漏极结构和所述第二沟道-漏极结构基本彼此平行，或者所述串联源极-沟道-漏极结构包括所述第一源极、位于所述衬底上方并横向邻近所述第一源极的第二源极、位于所述第一源极和所述第二源极之间的隔离部分、位于所述第一源极上方的所述第二沟道-漏极结构以及位于所述第二源极上方的第三沟道-漏极结构，并且所述第二沟道-漏极结构和所述第三沟道-漏极结构基本彼此平行；在所述第一源极上方或在所述第一源极和所述第二源极上方形成源极介电层；围绕所述第一沟道-漏极结构的沟道和所述第二沟道-漏极结构的沟道或围绕所述第二沟道-漏极结构的所述沟道和所述第三沟道-漏极结构的沟道形成栅极介电层；在所述源极介电层上方并且围绕所述栅极介电层形成栅极；以及在所述第一沟道-漏极结构的漏极上方和所述第二沟道-漏极结构的漏极上方分别形成第一漏极焊盘和第二漏极焊盘，并且所述第一漏极焊盘和所述第二漏极焊盘分别与所述第一沟道-漏极结构的所述漏极和所述第二沟道-漏极结构的所述漏极接触，或在所述第二沟道-漏极结构的所述漏极上方和所述第三沟道-漏极结构的漏极上方形成所述第二漏极焊盘，并且所述第二漏极焊盘与所述第二沟道-漏极结构的所述漏极和所述第三沟道-漏极结构的所述漏极接触。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳的理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可以被任意地增加或减小。
图1是根据本发明的一些实施例的串联晶体管结构的截面图。
图2是根据本发明的一些实施例的串联晶体管结构的截面图。
图3是根据本发明的一些实施例的串联晶体管结构的截面图。
图4是根据本发明的一些实施例的串联晶体管结构的截面图。
图5是根据本发明的一些实施例的串联晶体管结构的截面图。
图6A至图6F是根据本发明的一些实施例的在制造串联晶体管结构的各个阶段的截面图。
图7A至图7G是根据本发明的一些实施例的在制造串联晶体管结构的各个阶段的截面图。
图8A至图8G是根据本发明的一些实施例的在制造串联晶体管结构的各个阶段的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，以及也可以包括在第一部件和第二部件之间可以形成额外的部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语以描述如图所示的一个元件或部件与另一个元件或部件的关系。除了图中所示的方位之外，空间相对术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应的解释。
如上所述，当给垂直晶体管施加高压时，可能发生DIBL现象和HCI现象，从而增加漏电流并且显著降低可靠性。为了解决以上问题，提供用于共享电压(例如，漏极至源极电压(Vd))的串联晶体管结构以有效地降低或防止DIBL现象和HCI现象，从而减小漏电流并且提高可靠性。以下将顺序地详细描述串联晶体管结构及其制造方法的实施例。
图1是根据本发明的一些实施例的串联晶体管结构的截面图。串联晶体管结构包括第一源极S1、第一沟道-漏极结构CDS1、第二沟道-漏极结构CDS2、栅极介电层130、栅极G、第一漏极焊盘DP1和第二漏极焊盘DP2。在一些实施例中，串联晶体管结构位于I/O器件中。在一些实施例中，串联晶体管结构位于核心器件中。
第一源极S1位于衬底110上方。在一些实施例中，衬底110包括：元素半导体，包括晶体硅、多晶硅、晶体锗、多晶锗、无定形结构的硅或无定形结构的锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟以及锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及GaInAsP；任何其他合适的材料或它们的组合。在一些实施例中，衬底110包括阱区(未示出)，该阱区的导电型不同于第一源极S1的阱区的导电型，并且该阱区从衬底110的上表面延伸到衬底110内。在一些实施例中，第一源极S1位于阱区上并与阱区接触。在一些实施例中，衬底110具有I/O区110a和核心区(未示出)，并且第一源极S1位于衬底110的I/O区110a上方。
在一些实施例中，第一源极S1是导电型的重掺杂层。在一些实施例中，第一源极S1是n型重掺杂层。在第一源极S1是n型重掺杂层的一些实施例中，阱区是p型阱区。在一些实施例中，第一源极S1包括诸如磷、砷、锑、铋、硒、碲的n型掺杂剂、另一合适的n型掺杂剂或它们的组合。在一些实施例中，串联晶体管结构还包括第一源极S1中的源极硅化物区SSR，以减小第一源极S1的电阻。换句话说，源极硅化物区SSR可以被认为是第一源极S1的一部分。在一些实施例中，第一源极S1包括分离的多个源极硅化物区SSR。
第一沟道-漏极结构CDS1位于第一源极S1上方。第一沟道-漏极结构CDS1包括第一沟道C1和第一沟道C1上方的第一漏极D1。在一些实施例中，第一沟道C1是与第一源极S1的导电型相同的掺杂层。在一些实施例中，第一漏极D1是与第一源极S1的导电型相同的重掺杂层。
第二沟道-漏极结构CDS2也位于第一源极S1上方，并且基本平行于第一沟道-漏极结构CDS1。第二沟道-漏极结构CDS2包括第二沟道C2和第二沟道C2上方的第二漏极D2。在一些实施例中，第二沟道C2是与第一源极S1的导电型相同的掺杂层。在一些实施例中，第二漏极D2是与第一源极S1的导电型相同的重掺杂层。在一些实施例中，第一沟道-漏极结构CDS1和第二沟道-漏极结构CDS2是垂直纳米线结构。
栅极介电层130围绕第一沟道C1和第二沟道C2。在一些实施例中，栅极介电层130包括诸如二氧化硅、氮化硅、氮氧化硅的介电材料或另一合适的绝缘材料。栅极G围绕栅极介电层130。换句话说，串联晶体管结构属于垂直全环栅(VGAA)晶体管。在一些实施例中，栅极G包括诸如多晶硅(poly)、金属或金属合金的导电材料。
第一漏极焊盘DP1位于第一漏极D1上方并与第一漏极D1接触，并且第二漏极焊盘DP2位于第二漏极D2上方并与第二漏极D2接触。第一漏极焊盘DP1和第二漏极焊盘DP2彼此分离。在一些实施例中，第一漏极焊盘DP1和第二漏极焊盘DP2包括金属、硅化物或其他导电材料。如图1的虚线所示，当给第一漏极焊盘DP1或第二漏极焊盘DP2施加高压时，通过第一源极S1将高压共享给第一沟道-漏极结构CDS1和第二沟道-漏极结构CDS2。在一些实施例中，串联晶体管结构包括多个第一沟道-漏极结构CDS1和多个第二沟道-漏极结构CDS2，以及第一漏极焊盘DP1位于第一漏极D1上方并与第一漏极D1接触，以及第二漏极焊盘DP2位于第二漏极D2上方并与第二漏极D2接触。当给第一漏极焊盘DP1或者第二漏极焊盘DP2施加高压时，通过第一源极S1将高压共享给第一沟道-漏极结构CDS1和第二沟道-漏极结构CDS2。在一些实施例中，第一沟道-漏极结构CDS1和第二沟道-漏极结构CDS2是垂直纳米线结构。
在一些实施例中，串联晶体管结构还包括位于第一源极S1和栅极G之间的源极介电层140，以电隔离第一源极S1和栅极G。在一些实施例中，源极介电层140包括诸如二氧化硅、氮化硅、氮氧化硅的介电材料或其他合适的绝缘材料。
在一些实施例中，串联晶体管结构还包括位于栅极介电层130和栅极G之间并位于源极介电层140和栅极G之间的高k介电层150。在一些实施例中，高k介电层150包括HfO2、ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、SrTiO或它们的组合。
在一些实施例中，串联晶体管结构还包括层间电介质(ILD)160，ILD160覆盖栅极G并且暴露第一漏极D1的上表面和第二漏极D2的上表面。第一漏极焊盘DP1和第二漏极焊盘DP2位于ILD160上方，并且分别与第一漏极D1和第二漏极D2接触。在一些实施例中，串联晶体管结构还包括位于第一漏极焊盘DP1和第二漏极焊盘DP2上方的另一ILD210。在一些实施例中，ILD160、ILD210由氧化硅、氮氧化硅和/或其他合适的绝缘材料制成。在一些实施例中，串联晶体管结构还包括穿过ILD210并分别连接至第一漏极焊盘DP1和第二漏极焊盘DP2的两个导电插塞P。在一些实施例中，导电插塞P包括金属、金属化合物或它们的组合，诸如Ti、Ta、W、Al、Cu、Mo、Pt、TiN、TaN、TaC、TaSiN、WN、MoN、MoON、RuO2、TiAl、TiAlN、TaCN、它们的组合或其他合适的材料。
图2是根据本发明的一些实施例的串联晶体管结构的截面图。串联晶体管结构包括第一源极S1、第二源极S2、隔离部分120、第二沟道-漏极结构CDS2、第三沟道-漏极结构CDS3、栅极介电层130、栅极G和第二漏极焊盘DP2。在一些实施例中，串联晶体管结构位于I/O器件中。在一些实施例中，串联晶体管结构位于核心器件中。
第一源极S1位于衬底110上方。第二源极S2也位于衬底110上方并横向邻近第一源极S1。在一些实施例中，衬底110具有I/O区110a和核心区(未示出)，并且第一源极S1和第二源极S2位于衬底110的I/O区110a上方。在一些实施例中，第一源极S1和第二源极S2是相同导电型的重掺杂层。在一些实施例中，第一源极S1和第二源极S2是n型重掺杂层。在一些实施例中，第一源极S1和第二源极S2由相同层制成。在一些实施例中，串联晶体管结构还包括位于第一源极S1和第二源极S2中的多个源极硅化物区SSR。
隔离部分120位于第一源极S1和第二源极S2之间，以将第一源极S1和第二源极S2电隔离。在一些实施例中，隔离部分120是浅沟槽隔离(STI)。在一些实施例中，隔离部分120包括氧化硅、氮化硅、氮氧化硅、低k介电材料和/或它们的组合。
第二沟道-漏极结构CDS2位于第一源极S1上方。第二沟道-漏极结构CDS2包括第二沟道C2和位于第二沟道C2上方的第二漏极D2。在一些实施例中，第二沟道C2是与第一源极S1的导电型相同的掺杂层。在一些实施例中，第二漏极D2是与第一源极S1的导电型相同的重掺杂层。
第三沟道-漏极结构CDS3位于第二源极S2上方并基本平行于第二沟道-漏极结构CDS2。第三沟道-漏极结构CDS3包括第三沟道C3和位于第三沟道C3上方的第三漏极D3。在一些实施例中，第三沟道C3是与第二源极S2的导电型相同的掺杂层。在一些实施例中，第三漏极D3是与第二源极S2的导电型相同的重掺杂层。在一些实施例中，第二沟道-漏极结构CDS2和第三沟道-漏极结构CDS3是垂直纳米线结构。
栅极介电层130围绕第二沟道C2和第三沟道C3。在一些实施例中，栅极介电层130包括诸如二氧化硅、氮化硅、氮氧化硅的介电材料或另一合适的绝缘材料。栅极G围绕栅极介电层130。在一些实施例中，栅极G包括诸如多晶硅(poly)、金属或金属合金的导电材料。
第二漏极焊盘DP2位于第二漏极D2和第三漏极D3上方并与第二漏极D2和第三漏极D3接触。在一些实施例中，第二漏极焊盘DP2包括金属、硅化物或其他导电材料。硅化物可以是硅化钴、硅化钛、硅化钨、硅化镍或它们的组合。如图2的虚线所示，当给第一源极S1或第二源极S2施加高压时，通过第二漏极焊盘DP2将高压共享给第二沟道-漏极结构CDS2和第三沟道-漏极结构CDS3。在一些实施例中，串联晶体管结构包括位于第一源极S1上方的多个第二沟道-漏极结构CDS2和位于第二源极S2上方的多个第三沟道-漏极结构CDS3，并且第二漏极焊盘DP2位于第二漏极D2和第三漏极D3上方并与第二漏极D2和第三漏极D3接触。当给第一源极S1或第二源极S2施加高压时，通过第二漏极焊盘DP2将高压共享给第二沟道-漏极结构CDS2和第三沟道-漏极结构CDS3。在一些实施例中，第二沟道-漏极结构CDS2和第三沟道-漏极结构CDS3是垂直纳米线结构。
在一些实施例中，串联晶体管结构还包括位于第一源极S1和栅极G之间以及位于第二源极S2和栅极G之间的源极介电层140。在一些实施例中，源极介电层140包括诸如二氧化硅、氮化硅、氮氧化硅的介电材料或另一合适的绝缘材料。
在一些实施例中，串联晶体管结构还包括位于栅极介电层130和栅极G之间以及位于源极介电层140和栅极G之间的高k介电层150。在一些实施例中，高k介电层150包括HfO2、ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、SrTiO或它们的组合。
在一些实施例中，串联晶体管结构还包括ILD160，ILD160覆盖栅极G并且暴露第二漏极D2的上表面和第三漏极D3的上表面。第二漏极焊盘DP2位于ILD160上方并与第二漏极D2和第三漏极D3接触。在一些实施例中，串联晶体管结构还包括位于第二漏极焊盘DP2上方的另一个ILD210。在一些实施例中，ILD160、ILD210由氧化硅、氮氧化硅和/或其他合适的绝缘材料制成。在一些实施例中，串联晶体管结构还包括穿过ILD210、ILD160并分别连接至第一源极S1和第二源极S2的两个导电插塞P。在一些实施例中，导电插塞P包括金属、金属化合物或它们的组合。
图3是根据本发明的一些实施例的串联晶体管结构的截面图。图2和图3的串联晶体管结构之间的不同之处在于，图3的第二漏极焊盘DP2包括第一漏极焊盘层DPL1和第二漏极焊盘层DPL2。第一漏极焊盘层DPL1位于第二漏极D2和第三漏极D3上方并与第二漏极D2和第三漏极D3接触，并且该第一漏极焊盘层DPL1包括硅化物。第二漏极焊盘层DPL2位于第一漏极焊盘层DPL1上方，并且包括金属、金属化合物或它们的组合，以进一步减小第二漏极焊盘DP2的电阻。金属或金属化合物可以是Ti、Ta、W、Al、Cu、Mo、Pt、TiN、TaN、TaC、TaSiN、WN、MoN、MoON、RuO2、TiAl、TiAlN、TaCN、它们的组合或其他合适的材料。在一些实施例中，导电插塞P和第二漏极焊盘层DPL2由相同的材料制成。
图4是根据本发明的一些实施例的串联晶体管结构的截面图。图4和图2的串联晶体管结构之间的不同之处在于，图4的串联晶体管结构还包括第一沟道-漏极结构CDS1和第一漏极焊盘DP1，并且两个导电插塞P分别连接至第一漏极焊盘DP1和第二源极S2。
第一沟道-漏极结构CDS1位于第一源极S1上方，并且基本平行于第二沟道-漏极结构CDS2。第一沟道-漏极结构CDS1包括第一沟道C1和第一沟道C1上方的第一漏极D1。栅极介电层130进一步围绕第一沟道C1。第一漏极焊盘DP1位于第一漏极D1上方并与第一漏极D1接触。第一漏极焊盘DP1和第二漏极焊盘DP2彼此分离。如图4的虚线所示，当通过导电插塞P中的一个给第一漏极焊盘DP1或第二源极S2施加高压时，通过第一源极S1和第二漏极焊盘DP2将高压共享给第一沟道-漏极结构CDS1、第二沟道-漏极结构CDS2和第三沟道-漏极结构CDS3。在其他实施例中，串联晶体管还包括第二源极S2上方的第四沟道-漏极结构(未示出)，以代替连接至第二源极S2的导电插塞P。
图5是根据本发明的一些实施例的串联晶体管结构的截面图。串联晶体管结构包括第一源极S1、第二源极S2、隔离部分120、多个第一沟道-漏极结构CDS1、多个第二沟道-漏极结构CDS2、多个第三沟道-漏极结构CDS3、多个第四沟道-漏极结构CDS4、栅极介电层130、栅极G、第一漏极焊盘DP1、第二漏极焊盘DP2和第三漏极焊盘DP3。在一些实施例中，串联晶体管结构还包括第一导电插塞P1、第二导电插塞P2和第三导电插塞P3。第一导电插塞P1连接至栅极G。第二导电插塞P2连接至第一漏极焊盘DP1。第三导电插塞P3连接至第三漏极焊盘DP3。在一些实施例中，通过第一导电插塞P1给栅极G施加Vg，并且通过第二导电插塞P2给第一漏极焊盘DP1施加Vdd，并且第三导电插塞P3接地电位。串联晶体管结构可被用于提供高增益。
值得注意的是，因为本发明的串联晶体管结构可被认为是垂直折叠结构，而串联FinFET结构不是折叠结构，所以本发明的串联晶体管结构的占用面积小于串联FinFET结构的占用面积。在另一个观点中，在相同占用面积的情况下，串联晶体管结构的增益高于典型的串联FinFET结构的增益。
此外，发现，与并联晶体管结构相比，串联晶体管结构具有低局部变化的Vth(即，阈值电压)。串联晶体管结构和并联晶体管结构之间的不同之处在于，对于并联晶体管结构，仅存在一个连接至沟道-漏极结构的漏极的漏极焊盘，并且仅存在一个连接至沟道-漏极结构的沟道的源极。
如上所述，本发明的串联晶体管结构可被用于通过两个或更多的沟道-漏极结构、一个或多个源极和一个或多个漏极焊盘共享Vd，以有效地减少或防止DIBL现象和HCI现象。此外，与通过金属线和导电插塞连接的水平晶体管或串联晶体管结构相比，本发明的串联晶体管结构占用面积小，使得本发明的串联晶体管结构具有更高的集成密度。
图6A至图6F是根据本发明的一些实施例的制造串联晶体管结构的各个阶段的截面图。如图6A中所示，提供衬底110。在一些实施例中，衬底110包括元素半导体、化合物半导体、合金半导体或它们的组合。在一些实施例中，实施阱注入工艺以形成导电型的阱区(未示出)，并且该阱区从衬底110的上表面延伸到衬底110内。
然后，如图6A中所示，在衬底110上方顺序地形成源极层SL、沟道层CL和漏极层DL。在一些实施例中，通过外延(epi)生长和利用不同的掺杂剂浓度的掺杂工艺来顺序地形成源极层SL、沟道层CL和漏极层DL。在一些实施例中，使用离子注入和退火工艺形成源极层SL、沟道层CL和漏极层DL。沟道层CL的掺杂剂浓度低于源极层SL或漏极层DL的掺杂剂浓度。
随后，如图6A中所示，在漏极层DL上方形成硬掩模层HM以用于图案化漏极层DL、沟道层CL和源极层SL。在一些实施例中，使用化学汽相沉积(CVD)工艺、物理汽相沉积(PVD)工艺、旋涂或另一合适的形成工艺形成硬掩模材料，以及然后使用光刻工艺或另一合适的材料去除工艺图案化硬掩模材料以形成硬掩模层HM。
如图6A至图6B中所示，根据硬掩模层HM图案化漏极层DL、沟道层CL和源极层SL，以形成在衬底110上方凸出的串联源极-沟道-漏极结构，该串联源极-沟道-漏极结构包括第一源极S1、第一沟道-漏极结构CDS1和第二沟道-漏极结构CDS2。第一沟道-漏极结构CDS1和第二沟道-漏极结构CDS2位于第一源极S1上方，并且基本彼此平行。第一沟道-漏极结构CDS1包括第一沟道C1和第一沟道C1上方的第一漏极D1，并且第二沟道-漏极结构CDS2包括第二沟道C2和第二沟道C2上方的第二漏极D2。在一些实施例中，如图6A中所示，通过干蚀刻工艺去除从硬掩模层HM暴露的漏极层DL以及漏极层DL下面的沟道层CL和源极层SL。在一些实施例中，蚀刻剂包括碳氟化碳(CxFy)、六氟化硫(SF6)、氧气(O2)、氦(He)、碳氯化物(CxCly)、氩(Ar)或另一合适的蚀刻剂材料。
如图6C中所示，在第一源极S1中形成多个源极硅化物区SSR。源极硅化物区SSR可被用于减小第一源极S1的电阻。在一些实施例中，通过硅化物沉积工艺形成源极硅化物区SSR。在一些实施例中，使用金属沉积和退火工艺形成源极硅化物区SSR。在一些实施例中，未在第一源极S1中形成源极硅化物区。
如图6D中所示，形成覆盖第一源极S1和源极硅化物区SSR的源极介电层140。在一些实施例中，使用CVD工艺、PVD工艺、旋涂工艺或另一合适的形成工艺形成源极介电层140。
然后，如图6D中所示，围绕第一沟道C1和第二沟道C2形成栅极介电层130。在一些实施例中，使用PVD工艺、CVD工艺、热湿氧化、热干氧化、热等离子体氧化或另一形成工艺形成栅极介电层130。在一些实施例中，使用热氧化工艺形成栅极介电层130。在一些实施例中，预先形成完全覆盖第一漏极D1和第二漏极D2的介电层(未示出)，以在用于形成栅极介电层130的热氧化工艺期间防止氧化。
如图6E中所示，在源极介电层140上方并围绕栅极介电层130形成高k介电层150和栅极G。源极介电层140被用于将第一源极S1和栅极G电隔离。在一些实施例中，顺序地毯式沉积高k介电材料和栅极材料，以及然后图案化高k介电材料和栅极材料以形成高k介电层150和栅极G。在一些实施例中，使用CVD工艺、ALD(原子层沉积)工艺或另一合适的形成工艺毯式沉积高k介电材料。在一些实施例中，使用PVD工艺、CVD工艺、ALD工艺、镀工艺、旋涂工艺或另一合适的形成工艺形成栅极材料。在一些实施例中，使用光刻/蚀刻工艺或另一合适的材料去除工艺图案化栅极材料和高k介电材料。
如图6F中所示，形成覆盖第一沟道-漏极结构CDS1、第二沟道-漏极结构CDS2和栅极G的ILD160，然后实施平坦化工艺以暴露第一漏极D1的上表面和第二漏极D2的上表面。在一些实施例中，使用CVD工艺、PVD工艺、ALD工艺、旋涂工艺或另一合适的形成工艺形成ILD160。在一些实施例中，平坦化工艺包括化学机械抛光(CMP)工艺、研磨工艺、蚀刻工艺或另一合适的材料去除工艺。在一些实施例中，在平坦化工艺之后，第一漏极D1的上表面和第二漏极D2的上表面与ILD160的上表面共面。
随后，如图6F中所示，第一漏极焊盘DP1和第二漏极焊盘DP2分别形成在第一漏极D1和第二漏极D2上方并与第一漏极D1和第二漏极D2接触。在一些实施例中，使用任何合适的形成工艺形成漏极焊盘材料，以及然后使用光刻/蚀刻工艺或另一合适的材料去除工艺图案化漏极焊盘材料以形成第一漏极焊盘DP1和第二漏极焊盘DP2。在一些实施例中，第一漏极焊盘DP1和第二漏极焊盘DP2包括金属、硅化物或它们的组合。
如图1中所示，在形成第一漏极焊盘DP1和第二漏极焊盘DP2之后，在第一漏极焊盘DP1、第二漏极焊盘DP2和ILD160上方形成另一ILD210。在一些实施例中，使用CVD工艺、PVD工艺、ALD工艺、旋涂工艺或其他合适的形成工艺形成ILD210。
随后，图案化ILD210以形成开口，以及然后在开口中填充导电材料以形成分别连接至第一漏极焊盘DP1和第二漏极焊盘DP2的导电插塞P。在一些实施例中，使用光刻/蚀刻工艺、激光打孔工艺或另一合适的材料去除工艺图案化ILD210。在一些实施例中，使用CVD工艺、PVD工艺、ALD工艺、旋涂工艺或另一形成工艺形成导电材料。
图7A至图7G是根据本发明的一些实施例的制造串联晶体管结构的各个阶段的截面图。如图7A中所示，提供衬底110，衬底110具有位于衬底110上方的隔离部分120。形成从衬底110内部延伸到衬底110外部的隔离部分120。在一些实施例中，提供厚衬底(未示出)，并且在该厚衬底中形成隔离部分120。然后，减薄该厚衬底以形成具有隔离部分120的衬底110。在一些实施例中，在减薄厚衬底之前，实施阱注入工艺以形成从厚衬底的上表面延伸到厚衬底内的导电型的阱区(未示出)。
如图7B中所示，然后，在衬底110上方并且邻近隔离部分120顺序地形成源极层SL、沟道层CL和漏极层DL。在一些实施例中，通过外延生长工艺和利用不同的掺杂剂浓度的掺杂工艺来顺序地形成源极层SL、沟道层CL和漏极层DL。在一些实施例中，使用离子注入和退火工艺形成源极层SL、沟道层CL和漏极层DL。
随后，如图7B中所示，在漏极层DL上方形成硬掩模层HM，以用于图案化源极层SL、沟道层CL和漏极层DL。在一些实施例中，使用CVD工艺、PVD工艺、旋涂或另一合适的形成工艺形成硬掩模材料，以及然后使用光刻工艺或另一合适的材料去除工艺图案化硬掩模材料以形成硬掩模层HM。
如图7B至图7C中所示，根据硬掩模层HM图案化漏极层DL、沟道层CL和源极层SL，以形成在衬底110上方凸出的串联源极-沟道-漏极结构，该串联源极-沟道-漏极结构包括第一源极S1、第二源极S2、第一源极S1上方的第二沟道-漏极结构CDS2和第二源极S2上方的第三沟道-漏极结构CDS3。隔离部分120位于第一源极S1和第二源极S2之间。第二沟道-漏极结构CDS2和第三沟道-漏极结构CDS3基本彼此平行。第二沟道-漏极结构CDS2包括第二沟道C2和第二沟道C2上方的第二漏极D2，并且第三沟道-漏极结构CDS3包括第三沟道C3和第三沟道C3上方的第三漏极D3。在一些实施例中，如图7B中所示，通过干蚀刻工艺去除从硬掩模层HM暴露的漏极层DL以及漏极层DL下面的沟道层CL和源极层SL。
如图7D中所示，在第一源极S1和第二源极S2中形成多个源极硅化物区SSR。源极硅化物区SSR可被用于减小第一源极S1的电阻和第二源极S2的电阻。在一些实施例中，通过硅化物沉积工艺形成源极硅化物区SSR。在一些实施例中，使用金属沉积和退火工艺形成源极硅化物区SSR。在一些实施例中，未在第一源极S1和第二源极S2中形成源极硅化物区。
如图7E中所示，形成覆盖第一源极S1、第二源极S2、源极硅化物区SSR和隔离部分120的源极介电层140。在一些实施例中，使用CVD工艺、PVD工艺、旋涂工艺或另一合适的形成工艺形成源极介电层140。
然后，如图7E中所示，围绕第二沟道C2和第三沟道C3形成栅极介电层130。在一些实施例中，使用PVD工艺、CVD工艺、热湿氧化、热干氧化、热等离子体氧化或另一形成工艺形成栅极介电层130。在一些实施例中，使用热氧化工艺形成栅极介电层130。在一些实施例中，预先形成完全覆盖第二漏极D2和第三漏极D3的介电层(未示出)，以在用于形成栅极介电层130的热氧化工艺期间防止氧化。
如图7F中所示，在源极介电层140上方并围绕栅极介电层130形成高k介电层150和栅极G。在一些实施例中，顺序地毯式沉积高k介电材料和栅极材料，以及然后使用光刻/蚀刻工艺图案化高k介电材料和栅极材料以形成高k介电层150和栅极G。
如图7G中所示，形成覆盖第二沟道-漏极结构CDS2、第三沟道-漏极结构CDS3和栅极G的ILD160，然后实施平坦化工艺以暴露第二漏极D2的上表面和第三漏极D3的上表面。在一些实施例中，使用CVD工艺、PVD工艺、ALD工艺、旋涂工艺或另一合适的形成工艺形成ILD160。在一些实施例中，平坦化工艺包括CMP工艺、研磨工艺、蚀刻工艺或另一合适的材料去除工艺。在一些实施例中，在平坦化工艺之后，第二漏极D2的上表面和第三漏极D3的上表面与ILD160的上表面共面。
随后，如图7G中所示，第二漏极焊盘DP2形成在第二漏极D2和第三漏极D3上方并与第二漏极D2和第三漏极D3接触。在一些实施例中，使用任何合适的形成工艺形成漏极焊盘材料，以及然后使用光刻/蚀刻工艺或另一合适的材料去除工艺图案化漏极焊盘材料以形成第二漏极焊盘DP2。在一些实施例中，第二漏极焊盘DP2包括金属、硅化物或它们的组合。
如图2中所示，在形成第二漏极焊盘DP2之后，在第二漏极焊盘DP2和ILD160上方形成另一ILD210。在一些实施例中，使用CVD工艺、PVD工艺、ALD工艺、旋涂工艺或另一合适的形成工艺形成ILD210。
随后，图案化ILD210、ILD160以形成开口，以及然后在开口中填充导电材料以形成分别连接至第一源极S1和第二源极S2的导电插塞P。在一些实施例中，使用光刻/蚀刻工艺、激光打孔工艺或另一合适的材料去除工艺图案化ILD210、ILD160。在一些实施例中，使用CVD工艺、PVD工艺、ALD工艺、旋涂工艺或另一形成工艺形成导电材料。
图8A至图8G是根据本发明的一些实施例的制造串联晶体管结构的各个阶段的截面图。如图8A中所示，提供衬底110，衬底110具有位于衬底110上方的隔离部分120。形成从衬底110内部延伸到衬底110外部的隔离部分120。如图7B中所示，然后，在衬底110上方并且邻近隔离部分120顺序地形成源极层SL、沟道层CL和漏极层DL。随后，在漏极层DL上方形成硬掩模层HM，以用于图案化漏极层DL、沟道层CL以及源极层SL。
如图8B至图8C中所示，根据硬掩模层HM图案化漏极层DL、沟道层CL和源极层SL，以形成在衬底110上方凸出的串联源极-沟道-漏极结构，该串联源极-沟道-漏极结构包括第一源极S1、第二源极S2、第一沟道-漏极结构CDS1和第二沟道-漏极结构CDS2以及第二源极S2上方的第三沟道-漏极结构CDS3，第一沟道-漏极结构CDS1和第二沟道-漏极结构CDS2位于第一源极S1上方。也就是说，与图7B至图7C的实施例相比，图8B至图8C的实施例还包括在第一源极S1上方形成第一沟道-漏极结构CDS1，并且该第一沟道-漏极结构CDS1基本平行于第二沟道-漏极结构CDS2。第一沟道-漏极结构CDS1包括第一沟道C1和第一沟道C1上方的第一漏极D1。
如图8D中所示，在第一源极S1和第二源极S2中形成多个源极硅化物区SSR。如图8E中所示，形成覆盖第一源极S1、第二源极S2、源极硅化物区SSR和隔离部分120的源极介电层140。随后，围绕第一沟道C1、第二沟道C2以及第三沟道C3形成栅极介电层130。如图8F中所示，在源极介电层140上方并围绕栅极介电层130形成高k介电层150和栅极G。
如图8G中所示，形成覆盖第一沟道-漏极结构CDS1、第二沟道-漏极结构CDS2、第三沟道-漏极结构CDS3和栅极G的ILD160，以及然后实施平坦化工艺以暴露第一漏极D1的上表面、第二漏极D2的上表面以及第三漏极D3的上表面。随后，形成第一漏极焊盘DP1和第二漏极焊盘DP2。第一漏极焊盘DP1形成在第一漏极D1上方并与第一漏极D1接触，并且第二漏极焊盘DP2形成在第二漏极D2和第三漏极D3上方并与第二漏极D2和第三漏极D3接触。
如图4中所示，在形成第一漏极焊盘DP1和第二漏极焊盘DP2之后，在第一漏极焊盘DP1、第二漏极焊盘DP2和ILD160上方形成另一ILD210。然后，图案化ILD210、ILD160以形成开口，以及然后在开口中填充导电材料以形成分别连接至第一漏极焊盘DP1和第二源极S2的导电插塞P。
本发明的方法可用于制造用于共享Vd的串联晶体管结构。而且，由于金属线和导电插塞的工艺限制，所以与通过包括形成金属线和导电插塞的方法制造的串联晶体管结构相比，通过本发明的方法制造的串联晶体管结构可以占用小面积。
根据一些实施例，串联晶体管结构包括：第一源极、第一沟道-漏极结构、第二沟道-漏极结构、栅极介电层、栅极、第一漏极焊盘和第二漏极焊盘。第一源极位于衬底上方。第一沟道-漏极结构位于第一源极上方并且包括第一沟道和第一沟道上方的第一漏极。第二沟道-漏极结构位于第一源极上方并且基本平行于第一沟道-漏极结构。第二沟道-漏极结构包括第二沟道和第二沟道上方的第二漏极。栅极介电层围绕第一沟道和第二沟道。栅极围绕栅极介电层。第一漏极焊盘位于第一漏极上方并与第一漏极接触。第二漏极焊盘位于第二漏极上方并与第二漏极接触，其中，第一漏极焊盘和第二漏极焊盘彼此分离。
根据一些实施例，串联晶体管结构包括第一源极、第二源极、隔离部分、第二沟道-漏极结构、第三沟道-漏极结构、栅极介电层、栅极和第二漏极焊盘。第一源极位于衬底上方。第二源极位于衬底上方并且横向邻近第一源极。隔离部分位于第一源极和第二源极之间以将第一源极和第二源极电隔离。第二沟道-漏极结构位于第一源极上方，并且包括第二沟道和第二沟道上方的第二漏极。第三沟道-漏极结构位于第二源极上方，并且基本平行于第二沟道-漏极结构。第三沟道-漏极结构包括第三沟道和第三沟道上方的第三漏极。栅极介电层围绕第二沟道和第三沟道。栅极围绕栅极介电层。第二漏极焊盘位于第二漏极和第三漏极上方并与第二漏极和第三漏极接触。
根据一些实施例，提供一种制造串联晶体管结构的方法，该方法包括：形成在衬底上方凸出的串联源极-沟道-漏极结构，该串联源极-沟道-漏极结构包括衬底上方的第一源极、第一源极上方的第一沟道-漏极结构以及第一源极上方的第二沟道-漏极结构，并且第一沟道-漏极结构和第二沟道-漏极结构基本彼此平行，或该串联源极-沟道-漏极结构包括第一源极、位于衬底上方并横向邻近第一源极的第二源极、位于第一源极和第二源极之间的隔离部分、第一源极上方的第二沟道-漏极结构和第二源极上方的第三沟道-漏极结构，并且第二沟道-漏极结构和第三沟道-漏极结构基本彼此平行。源极介电层形成在第一源极上方，或形成在第一源极和第二源极上方。围绕第一沟道-漏极结构的沟道和第二沟道-漏极结构的沟道或者围绕第二沟道-漏极结构的沟道和第三沟道-漏极结构的沟道形成栅极介电层。在源极介电层上方并围绕栅极介电层形成栅极。第一漏极焊盘和第二漏极焊盘分别形成在第一沟道-漏极结构的漏极和第二沟道-漏极结构的漏极上方并与第一沟道-漏极结构的漏极和第二沟道-漏极结构的漏极接触，或者第二漏极焊盘形成在第二沟道-漏极结构的漏极和第三沟道-漏极结构的漏极上方并与第二沟道-漏极结构的漏极和第三沟道-漏极结构的漏极接触。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改用于实现与本文所介绍实施例相同的目的和/或实现相同优点的其他处理和结构。本领域技术人员也应该意识到，这种等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换和改变。
为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种串联晶体管结构，包括：第一源极，位于衬底上方；第一沟道-漏极结构，位于所述第一源极上方，所述第一沟道-漏极结构包括第一沟道和位于所述第一沟道上方的第一漏极；第二沟道-漏极结构，位于所述第一源极上方并且基本平行于所述第一沟道-漏极结构，所述第二沟道-漏极结构包括第二沟道和位于所述第二沟道上方的第二漏极；栅极介电层，围绕所述第一沟道和所述第二沟道；栅极，围绕所述栅极介电层；第一漏极焊盘，位于所述第一漏极上方并与所述第一漏极接触；以及第二漏极焊盘，位于所述第二漏极上方并与所述第二漏极接触，其中，所述第一漏极焊盘和所述第二漏极焊盘彼此分离。
在上述串联晶体管结构中，其中，所述串联晶体管结构位于I/O器件中。
在上述串联晶体管结构中，还包括位于所述第一源极和所述栅极之间的源极介电层。
在上述串联晶体管结构中，还包括位于所述第一源极和所述栅极之间的源极介电层；还包括：高k介电层，所述高k介电层位于所述栅极介电层和所述栅极之间并且位于所述源极介电层和所述栅极之间。
在上述串联晶体管结构中，还包括位于所述第一源极中的源极硅化物区。
根据本发明的另一些实施例，提供了一种串联晶体管结构，包括：第一源极，位于衬底上方；第二源极，位于所述衬底上方并且横向邻近所述第一源极；隔离部分，位于所述第一源极和所述第二源极之间以将所述第一源极与所述第二源极电隔离；第二沟道-漏极结构，位于所述第一源极上方，所述第二沟道-漏极结构包括第二沟道和位于所述第二沟道上方的第二漏极；第三沟道-漏极结构，位于所述第二源极上方并且基本平行于所述第二沟道-漏极结构，所述第三沟道-漏极结构包括第三沟道和位于所述第三沟道上方的第三漏极；栅极介电层，围绕所述第二沟道和所述第三沟道；栅极，围绕所述栅极介电层；以及第二漏极焊盘，位于所述第二漏极和所述第三漏极上方并与所述第二漏极和所述第三漏极接触。
在上述串联晶体管结构中，还包括分别连接至所述第一源极和所述第二源极的两个导电插塞。
在上述串联晶体管结构中，其中，所述串联晶体管结构位于I/O器件中。
在上述串联晶体管结构中，还包括源极介电层，所述源极介电层位于所述第一源极和所述栅极之间并且位于所述第二源极和所述栅极之间。
在上述串联晶体管结构中，还包括源极介电层，所述源极介电层位于所述第一源极和所述栅极之间并且位于所述第二源极和所述栅极之间；还包括高k介电层，所述高k介电层位于所述栅极介电层和所述栅极之间并且位于所述源极介电层和所述栅极之间。
在上述串联晶体管结构中，其中，所述第二漏极焊盘包括硅化物。
在上述串联晶体管结构中，其中，所述第二漏极焊盘包括：第一漏极焊盘层，位于所述第二漏极和所述第三漏极上方并与所述第二漏极和所述第三漏极接触，所述第一漏极焊盘层包括硅化物；以及第二漏极焊盘层，位于所述第一漏极焊盘层上方，所述第二漏极焊盘层包括金属、金属化合物或它们的组合。
在上述串联晶体管结构中，还包括第一沟道-漏极结构，所述第一沟道-漏极结构位于所述第一源极上方并且基本平行于所述第二沟道-漏极结构，所述第一沟道-漏极结构包括第一沟道和位于所述第一沟道上方的第一漏极。
在上述串联晶体管结构中，还包括第一沟道-漏极结构，所述第一沟道-漏极结构位于所述第一源极上方并且基本平行于所述第二沟道-漏极结构，所述第一沟道-漏极结构包括第一沟道和位于所述第一沟道上方的第一漏极；还包括第一漏极焊盘，所述第一漏极焊盘位于所述第一漏极上方并且与所述第一漏极接触，并且所述第一漏极焊盘和所述第二漏极焊盘彼此分离。
在上述串联晶体管结构中，还包括第一沟道-漏极结构，所述第一沟道-漏极结构位于所述第一源极上方并且基本平行于所述第二沟道-漏极结构，所述第一沟道-漏极结构包括第一沟道和位于所述第一沟道上方的第一漏极；还包括连接至所述第二源极的导电插塞。
根据本发明的又一些实施例，提供了一种制造串联晶体管结构的方法，包括：形成在衬底上方凸出的串联源极-沟道-漏极结构，所述串联源极-沟道-漏极结构包括位于所述衬底上方的第一源极、位于所述第一源极上方的第一沟道-漏极结构以及位于所述第一源极上方的第二沟道-漏极结构，并且所述第一沟道-漏极结构和所述第二沟道-漏极结构基本彼此平行，或者所述串联源极-沟道-漏极结构包括所述第一源极、位于所述衬底上方并横向邻近所述第一源极的第二源极、位于所述第一源极和所述第二源极之间的隔离部分、位于所述第一源极上方的所述第二沟道-漏极结构以及位于所述第二源极上方的第三沟道-漏极结构，并且所述第二沟道-漏极结构和所述第三沟道-漏极结构基本彼此平行；在所述第一源极上方或在所述第一源极和所述第二源极上方形成源极介电层；围绕所述第一沟道-漏极结构的沟道和所述第二沟道-漏极结构的沟道或围绕所述第二沟道-漏极结构的所述沟道和所述第三沟道-漏极结构的沟道形成栅极介电层；在所述源极介电层上方并且围绕所述栅极介电层形成栅极；以及在所述第一沟道-漏极结构的漏极上方和所述第二沟道-漏极结构的漏极上方分别形成第一漏极焊盘和第二漏极焊盘，并且所述第一漏极焊盘和所述第二漏极焊盘分别与所述第一沟道-漏极结构的所述漏极和所述第二沟道-漏极结构的所述漏极接触，或在所述第二沟道-漏极结构的所述漏极上方和所述第三沟道-漏极结构的漏极上方形成所述第二漏极焊盘，并且所述第二漏极焊盘与所述第二沟道-漏极结构的所述漏极和所述第三沟道-漏极结构的所述漏极接触。
在上述方法中，其中，形成在所述衬底上方凸出的所述串联源极-沟道-漏极结构包括：在所述衬底上方顺序地形成源极层、沟道层和漏极层；以及图案化所述漏极层、所述沟道层和所述源极层以形成在所述衬底上方凸出的所述串联源极-沟道-漏极结构。
在上述方法中，其中，形成在所述衬底上方凸出的所述串联源极-沟道-漏极结构包括：在所述衬底上方顺序地形成源极层、沟道层和漏极层；以及图案化所述漏极层、所述沟道层和所述源极层以形成在所述衬底上方凸出的所述串联源极-沟道-漏极结构；其中，形成在所述衬底上方凸出的所述串联源极-沟道-漏极结构，所述串联源极-沟道-漏极结构包括所述第一源极、位于所述衬底上方并且横向邻近所述第一源极的所述第二源极、位于所述第一源极和所述第二源极之间的所述隔离部分、位于所述第一源极上方的所述第二沟道-漏极结构和位于所述第二源极上方的所述第三沟道-漏极结构，并且所述第二沟道-漏极结构和所述第三沟道-漏极结构基本彼此平行，还包括：在所述衬底上方顺序地形成所述源极层、所述沟道层和所述漏极层之前，提供所述衬底，所述衬底具有位于所述衬底上方的所述隔离部分。
在上述方法中，其中，形成在所述衬底上方凸出的所述串联源极-沟道-漏极结构包括：在所述衬底上方顺序地形成源极层、沟道层和漏极层；以及图案化所述漏极层、所述沟道层和所述源极层以形成在所述衬底上方凸出的所述串联源极-沟道-漏极结构；其中，形成在所述衬底上方凸出的所述串联源极-沟道-漏极结构，所述串联源极-沟道-漏极结构包括所述第一源极、位于所述衬底上方并且横向邻近所述第一源极的所述第二源极、位于所述第一源极和所述第二源极之间的所述隔离部分、位于所述第一源极上方的所述第二沟道-漏极结构和位于所述第二源极上方的所述第三沟道-漏极结构，并且所述第二沟道-漏极结构和所述第三沟道-漏极结构基本彼此平行，还包括：在所述衬底上方顺序地形成所述源极层、所述沟道层和所述漏极层之前，提供所述衬底，所述衬底具有位于所述衬底上方的所述隔离部分；还包括：在形成所述第二漏极焊盘之前，形成覆盖所述栅极的层间电介质，所述第二漏极焊盘位于所述第二沟道-漏极结构的所述漏极上方和所述第三沟道-漏极结构的所述漏极上方并与所述第二沟道-漏极结构的所述漏极和所述第三沟道-漏极结构的所述漏极接触；以及在所述层间电介质中形成两个导电插塞，并且所述两个导电插塞分别连接至所述第一源极和所述第二源极。
在上述方法中，其中，形成在所述衬底上方凸出的所述串联源极-沟道-漏极结构包括：在所述衬底上方顺序地形成源极层、沟道层和漏极层；以及图案化所述漏极层、所述沟道层和所述源极层以形成在所述衬底上方凸出的所述串联源极-沟道-漏极结构；其中，形成在所述衬底上方凸出的所述串联源极-沟道-漏极结构，所述串联源极-沟道-漏极结构包括所述第一源极、位于所述衬底上方并且横向邻近所述第一源极的所述第二源极、位于所述第一源极和所述第二源极之间的所述隔离部分、位于所述第一源极上方的所述第二沟道-漏极结构和位于所述第二源极上方的所述第三沟道-漏极结构，并且所述第二沟道-漏极结构和所述第三沟道-漏极结构基本彼此平行，还包括：在所述衬底上方顺序地形成所述源极层、所述沟道层和所述漏极层之前，提供所述衬底，所述衬底具有位于所述衬底上方的所述隔离部分；其中，图案化所述漏极层、所述沟道层和所述源极层还包括：在所述第一源极上方形成所述第一沟道-漏极结构，并且所述第一沟道-漏极结构基本平行于所述第二沟道-漏极结构。

Claims (10)

1.一种串联晶体管结构，包括：
第一源极，位于衬底上方；
第一沟道-漏极结构，位于所述第一源极上方，所述第一沟道-漏极结构包括第一沟道和位于所述第一沟道上方的第一漏极；
第二沟道-漏极结构，位于所述第一源极上方并且基本平行于所述第一沟道-漏极结构，所述第二沟道-漏极结构包括第二沟道和位于所述第二沟道上方的第二漏极；
栅极介电层，围绕所述第一沟道和所述第二沟道；
栅极，围绕所述栅极介电层；
第一漏极焊盘，位于所述第一漏极上方并与所述第一漏极接触；以及
第二漏极焊盘，位于所述第二漏极上方并与所述第二漏极接触，其中，所述第一漏极焊盘和所述第二漏极焊盘彼此分离。
2.根据权利要求1所述的串联晶体管结构，其中，所述串联晶体管结构位于I/O器件中。
3.根据权利要求1所述的串联晶体管结构，还包括位于所述第一源极和所述栅极之间的源极介电层。
4.根据权利要求3所述的串联晶体管结构，还包括：高k介电层，所述高k介电层位于所述栅极介电层和所述栅极之间并且位于所述源极介电层和所述栅极之间。
5.根据权利要求1所述的串联晶体管结构，还包括位于所述第一源极中的源极硅化物区。
6.一种串联晶体管结构，包括：
第一源极，位于衬底上方；
第二源极，位于所述衬底上方并且横向邻近所述第一源极；
隔离部分，位于所述第一源极和所述第二源极之间以将所述第一源极与所述第二源极电隔离；
第二沟道-漏极结构，位于所述第一源极上方，所述第二沟道-漏极结构包括第二沟道和位于所述第二沟道上方的第二漏极；
第三沟道-漏极结构，位于所述第二源极上方并且基本平行于所述第二沟道-漏极结构，所述第三沟道-漏极结构包括第三沟道和位于所述第三沟道上方的第三漏极；
栅极介电层，围绕所述第二沟道和所述第三沟道；
栅极，围绕所述栅极介电层；以及
第二漏极焊盘，位于所述第二漏极和所述第三漏极上方并与所述第二漏极和所述第三漏极接触。
7.根据权利要求6所述的串联晶体管结构，还包括分别连接至所述第一源极和所述第二源极的两个导电插塞。
8.根据权利要求6所述的串联晶体管结构，其中，所述串联晶体管结构位于I/O器件中。
9.根据权利要求6所述的串联晶体管结构，还包括源极介电层，所述源极介电层位于所述第一源极和所述栅极之间并且位于所述第二源极和所述栅极之间。
10.一种制造串联晶体管结构的方法，包括：
形成在衬底上方凸出的串联源极-沟道-漏极结构，所述串联源极-沟道-漏极结构包括位于所述衬底上方的第一源极、位于所述第一源极上方的第一沟道-漏极结构以及位于所述第一源极上方的第二沟道-漏极结构，并且所述第一沟道-漏极结构和所述第二沟道-漏极结构基本彼此平行，或者所述串联源极-沟道-漏极结构包括所述第一源极、位于所述衬底上方并横向邻近所述第一源极的第二源极、位于所述第一源极和所述第二源极之间的隔离部分、位于所述第一源极上方的所述第二沟道-漏极结构以及位于所述第二源极上方的第三沟道-漏极结构，并且所述第二沟道-漏极结构和所述第三沟道-漏极结构基本彼此平行；
在所述第一源极上方或在所述第一源极和所述第二源极上方形成源极介电层；
围绕所述第一沟道-漏极结构的沟道和所述第二沟道-漏极结构的沟道或围绕所述第二沟道-漏极结构的所述沟道和所述第三沟道-漏极结构的沟道形成栅极介电层；
在所述源极介电层上方并且围绕所述栅极介电层形成栅极；以及
在所述第一沟道-漏极结构的漏极上方和所述第二沟道-漏极结构的漏极上方分别形成第一漏极焊盘和第二漏极焊盘，并且所述第一漏极焊盘和所述第二漏极焊盘分别与所述第一沟道-漏极结构的所述漏极和所述第二沟道-漏极结构的所述漏极接触，或在所述第二沟道-漏极结构的所述漏极上方和所述第三沟道-漏极结构的漏极上方形成所述第二漏极焊盘，并且所述第二漏极焊盘与所述第二沟道-漏极结构的所述漏极和所述第三沟道-漏极结构的所述漏极接触。
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