KR20170021273A - 직렬 연결 트랜지스터 구조물 및 이의 제조 방법 - Google Patents

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KR20170021273A
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치칭 왕
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Abstract

직렬 연결 트랜지스터 구조물은 제 1 소스, 제 1 채널-드레인 구조물, 제 2 채널-드레인 구조물, 게이트 유전체층, 게이트, 제 1 드레인 패드 및 제 2 드레인 패드를 포함한다. 제 1 소스는 기판 위에 있다. 제 1 채널-드레인 구조물은 제 1 소스 위에 있고, 제 1 채널 및 제 1 채널 위의 제 1 드레인을 포함한다. 제 2 채널-드레인 구조물은 제 1 소스 위에 있고, 제 1 채널-드레인 구조물과 실질적으로 평행하며, 제 2 채널 및 제 2 채널 위의 제 2 드레인을 포함한다. 게이트 유전체층은 제 1 채널 및 제 2 채널을 둘러싼다. 게이트는 게이트 유전체층을 둘러싼다. 제 1 드레인 패드는 제 1 드레인 위에 있고 이와 접촉한다. 제 2 드레인 패드는 제 2 드레인 위에 있고 이와 접촉하며, 제 1 드레인 패드 및 제 2 드레인 패드는 서로 분리된다.

Description

직렬 연결 트랜지스터 구조물 및 이의 제조 방법{SERIES-CONNECTED TRANSISTOR STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 디바이스에 관한 것이다.
반도체 디바이스는 기능에 따라 I/O 디바이스 및 코어 디바이스로 분류될 수 있고, I/O 디바이스 및 코어 디바이스 양자 모두는 일반적으로 수평 트랜지스터를 포함한다. 더 높은 전압이 코어 디바이스에 비해 I/O 디바이스에 인가되기 때문에, I/O 디바이스의 수평 트랜지스터의 게이트 유전체층의 두께 및 게이트의 길이는 코어 디바이스의 것들보다 훨씬 커야해서, 큰 점유 면적 및 열악한 통합 밀도를 야기한다.
통합 밀도를 개선하기 위해서, I/O 디바이스 및 코어 디바이스에 동일한 게이트 길이를 갖는 수직 트랜지스터가 적용될 수 있다. 그러나, 수직 트랜지스터의 채널 길이 및 게이트 길이는 수평 트랜지스터의 것들 보다 훨씬 작아서, 높은 전압이 인가되는 경우 드레인 유기 장벽 감소(drain induced barrier lowering; DIBL) 및 핫 캐리어 주입(hot carrier injection; HCI) 현상이 I/O 디바이스의 수직 트랜지스터에 발생할 수 있으므로, 누설 전류를 증가시키고 신뢰성을 상당히 감소시킨다. 따라서, I/O 디바이스의 수직 트랜지스터의 개선이 계속해서 모색되고 있다.
본 발명의 목적은 직렬 연결 트랜지스터 구조물 및 이의 제조 방법을 제공하는 것이다.
일부 실시예들에 따라, 직렬 연결 트랜지스터 구조물은 제 1 소스, 제 1 채널-드레인 구조물, 제 2 채널-드레인 구조물, 게이트 유전체층, 게이트, 제 1 드레인 패드 및 제 2 드레인 패드를 포함한다. 제 1 소스는 기판 위에 있다. 제 1 채널-드레인 구조물은 제 1 소스 위에 있고, 제 1 채널 및 제 1 채널 위의 제 1 드레인을 포함한다. 제 2 채널-드레인 구조물은 제 1 소스 위에 있고, 제 1 채널-드레인 구조물과 실질적으로 평행하다. 제 2 채널-드레인 구조물은 제 2 채널 및 제 2 채널 위의 제 2 드레인을 포함한다. 게이트 유전체층은 제 1 채널 및 제 2 채널을 둘러싼다. 게이트는 게이트 유전체층을 둘러싼다. 제 1 드레인 패드는 제 1 드레인 위에 있고 이와 접촉한다. 제 2 드레인 패드는 제 2 드레인 위에 있고 이와 접촉하며, 제 1 드레인 패드 및 제 2 드레인 패드는 서로 분리된다.
일부 실시예들에 따라, 직렬 연결 트랜지스터 구조물은 제 1 소스, 제 2 소스, 분리 부분, 제 2 채널-드레인 구조물, 제 3 채널-드레인 구조물, 게이트 유전체층, 게이트, 및 제 2 드레인 패드를 포함한다. 제 1 소스는 기판 위에 있다. 제 2 소스는 기판 위에 있고, 제 1 소스에 측방향으로 인접해 있다. 분리 부분은 제 2 소스로부터 제 1 소스를 전기적으로 분리시키기 위해서 제 1 소스와 제 2 소스 사이에 있다. 제 2 채널-드레인 구조물은 제 1 소스 위에 있고, 제 2 채널 및 제 2 채널 위의 제 2 드레인을 포함한다. 제 3 채널-드레인 구조물은 제 2 소스 위에 있고, 제 2 채널-드레인 구조물과 실질적으로 평행하다. 제 3 채널-드레인 구조물은 제 3 채널 및 제 3 채널 위의 제 3 드레인을 포함한다. 게이트 유전체층은 제 2 채널 및 제 3 채널을 둘러싼다. 게이트는 게이트 유전체층을 둘러싼다. 제 2 드레인 패드는 제 2 드레인 및 제 3 드레인 위에 있고 이들과 접촉한다.
일부 실시예들에 따라, 직렬 연결 트랜지스터 구조물을 제조하는 방법이 제공되고, 상기 방법은, 기판 위로 돌출된 직렬 연결 소스-채널-드레인 구조물을 형성하는 단계를 포함하고, 상기 직렬 연결 소스-채널-드레인 구조물은 기판 위의 제 1 소스, 제 1 소스 위의 제 1 채널-드레인 구조물, 및 제 1 소스 위의 제 2 채널-드레인 구조물을 포함하고, 제 1 채널-드레인 구조물 및 제 2 채널-드레인 구조물은 실질적으로 서로 평행한 것이거나, 또는 상기 직렬 연결 소스-채널-드레인 구조물은 제 1 소스, 기판 위에 있고 제 1 소스에 측방향으로 인접해 있는 제 2 소스, 제 1 소스와 제 2 소스 사이의 분리 부분, 제 1 소스 위의 제 2 채널-드레인 구조물, 및 제 2 소스 위의 제 3 채널-드레인 구조물을 포함하고, 제 2 채널-드레인 구조물 및 제 3 채널-드레인 구조물은 실질적으로 서로 평행하다. 소스 유전체층이 제 1 소스 위에, 또는 제 1 소스 및 제 2 소스 위에 형성된다. 게이트 유전체층이 제 1 채널-드레인 구조물의 채널 및 제 2 채널-드레인 구조물의 채널을 둘러싸거나, 제 2 채널-드레인 구조물의 채널 및 제 3 채널-드레인 구조물의 채널을 둘러싸도록 형성된다. 게이트가 소스 유전체층 위에 형성되고 게이트 유전체층을 둘러싼다. 제 1 드레인 패드 및 제 2 드레인 패드가 제 1 채널-드레인 구조물의 드레인 및 제 2 채널-드레인 구조물의 드레인 위에 각각 형성되어 이들에 접촉하거나, 제 2 드레인 패드가 제 2 채널-드레인 구조물의 드레인 및 제 3 채널-드레인 구조물의 드레인 위에 형성되어 이들에 접촉한다.
본 발명에 따르면, 직렬 연결 트랜지스터 구조물 및 이의 제조 방법을 제공하는 것이 가능하다.
본 발명개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물의 횡단면도이다.
도 2는 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물의 횡단면도이다.
도 3은 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물의 횡단면도이다.
도 4는 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물의 횡단면도이다.
도 5는 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물의 횡단면도이다.
도 6a 내지 도 6f는 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물을 제조하는 다양한 단계들의 횡단면도이다.
도 7a 내지 도 7g는 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물을 제조하는 다양한 단계들의 횡단면도이다.
도 8a 내지 도 8g는 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물을 제조하는 다양한 단계들의 횡단면도이다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
앞서 언급한 바와 같이, 높은 전압이 수직 트랜지스터에 인가되는 경우, DIBL 및 HCI 현상이 발생되므로, 누설 전류를 증가시키고 신뢰성을 상당히 감소시킬 수 있다. 상기 문제를 다루기 위해서, 전압[예컨대, 드레인-소스 전압(Vds)]을 공유하기 위한 직렬 연결 트랜지스터 구조물이 제공되어 DIBL 및 HCI 현상을 효과적으로 감소시키거나 방지하므로, 누설 전류를 줄이고 신뢰성을 개선시킬 수 있다. 직렬 연결 트랜지스터 구조물 및 이의 제조 방법에 대한 실시예들이 아래에 상세하게 순차적으로 기술될 것이다.
도 1은 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물의 횡단면도이다. 직렬 연결 트랜지스터 구조물은 제 1 소스(S1), 제 1 채널-드레인 구조물(CDS1), 제 2 채널-드레인 구조물(CDS2), 게이트 유전체층(130), 게이트(G), 제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2)를 포함한다. 일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 I/O 디바이스에 있다. 일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 코어 디바이스에 있다.
제 1 소스(S1)는 기판(110) 위에 있다. 일부 실시예들에서, 기판(110)은 결정 구조물, 다결정 구조물 또는 비결정 구조물의 실리콘 또는 게르마늄을 포함하는 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및 안티몬화 인듐을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP을 포함한 혼정 반도체; 임의의 다른 적합한 물질; 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 기판(110)은 기판(110)의 상부 표면으로부터 기판(110) 내로 연장되는 제 1 소스(S1)의 유형과는 상이한 전도성 유성의 웰 영역(도시되지 않음)을 포함한다. 일부 실시예들에서, 제 1 소스(S1)는 웰 영역 상에 있어 웰 영역과 접촉한다. 일부 실시예들에서, 기판(110)은 I/O 영역(110a) 및 코어 영역(도시되지 않음)을 갖고, 제 1 소스(S1)는 기판(110)의 I/O 영역(110a) 위에 있다.
일부 실시예들에서, 제 1 소스(S1)는 전도성 유형의 고농도 도핑된 층이다. 일부 실시예들에서, 제 1 소스(S1)는 고농도 n 도핑된 층이다. 제 1 소스(S1)가 고농도 n 도핑된 층인 일부 실시예들에서, 웰 영역은 p형 웰 영역이다. 일부 실시예들에서, 제 1 소스(S1)는 인, 비소, 안티몬, 비스무트, 셀레늄, 텔루륨, 다른 적합한 n형 도펀트, 또는 이들의 조합과 같은 n형 도펀트를 포함한다. 일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 제 1 소스(S1)에 소스 실리사이드 영역(SSR)을 더 포함하여 저항을 감소시킨다. 다시 말해서, 소스 실리사이드 영역(SSR)은 제 1 소스(S1)의 일부분으로서 간주될 수 있다. 일부 실시예들에서, 제 1 소스(S1)는 이격된 복수의 소스 실리사이드 영역(SSR)을 포함한다.
제 1 채널 드레인-구조물(CDS1)은 제 1 소스(S1) 위에 있다. 제 1 채널 드레인-구조물(CDS1)은 제 1 채널(C1), 및 제 1 채널(C1) 위의 제 1 드레인(D1)을 포함한다. 일부 실시예들에서, 제 1 채널(C1)은 제 1 소스(S1)와 같은 전도성 유형의 도핑된 층이다. 일부 실시예들에서, 제 1 드레인(D1)은 제 1 소스(S1)와 같은 전도성 유형의 고농도 도핑된 층이다.
제 2 채널-드레인 구조물(CDS2)도 또한 제 1 소스(S1) 위에 있고, 제 1 채널-드레인 구조물(CDS1)과 실질적으로 평행하다. 제 2 채널-드레인 구조물(CDS2)은 제 2 채널(C2), 및 제 2 채널(C2) 위의 제 2 드레인(D2)을 포함한다. 일부 실시예들에서, 제 2 채널(C2)은 제 1 소스(S1)와 같은 전도성 유형의 도핑된 층이다. 일부 실시예들에서, 제 2 드레인(D2)은 제 1 소스(S1)와 같은 전도성 유형의 고농도 도핑된 층이다. 일부 실시예들에서, 제 1 채널-드레인 구조물(CDS1) 및 제 2 채널-드레인 구조물(CDS2)은 수직적 나노와이어 구조물이다.
게이트 유전체층(130)은 제 1 채널(C1) 및 제 2 채널(C2)을 둘러싼다. 일부 실시예들에서, 게이트 유전체층(130)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 또는 다른 적합한 절연 물질과 같은 유전체 물질을 포함한다. 게이트(G)는 게이트 유전체층(130)을 둘러싼다. 다시 말해서, 직렬 연결 트랜지스터 구조물은 수직 게이트 올 어라운드(vertical gate-all-around; VGAA) 트랜지스터에 속한다. 일부 실시예들에서, 게이트(G)는 폴리실리콘(poly), 금속 또는 금속 합금과 같은 전도성 물질을 포함한다.
제 1 드레인 패드(DP1)는 제 1 드레인(D1) 위에 있고 이와 접속하며, 제 2 드레인 패드(DP2)는 제 2 드레인(D2) 위에 있고 이와 접속한다. 제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2)는 서로 분리된다. 일부 실시예들에서, 제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2)는 금속, 실리사이드 또는 다른 전도성 물질을 포함한다. 높은 전압이 제 1 드레인 패드(DP1) 또는 제 2 드레인 패드(DP2)에 인가되는 경우, 이것은 도 1의 점선으로 도시된 바와 같이, 제 1 소스(S1)를 통해 제 1 채널-드레인 구조물(CDS1) 및 제 2 채널-드레인 구조물(CDS2)에 공유될 것이다. 일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 복수의 제 1 채널-드레인 구조물들(CDS1) 및 복수의 제 2 채널-드레인 구조물들(CDS2)을 포함하고, 제 1 드레인 패드(DP1)는 제 1 드레인들(D1) 위에 있고 이들과 접촉하며, 제 2 드레인 패드(DP2)는 제 2 드레인들(D2) 위에 있고 이들과 접촉한다. 높은 전압이 제 1 드레인 패드(DP1) 또는 제 2 드레인 패드(DP2)에 인가되는 경우, 이것은 제 1 소스(S1)를 통해 제 1 채널-드레인 구조물들(CDS1) 및 제 2 채널-드레인 구조물들(CDS2)에 공유될 것이다. 일부 실시예들에서, 제 1 채널-드레인 구조물들(CDS1) 및 제 2 채널-드레인 구조물들(CDS2)은 수직적 나노와이어 구조물들이다.
일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 게이트(G)로부터 제 1 소스(S1)를 전기적으로 분리시키기 위해 제 1 소스(S1)와 게이트(G) 사이에 소스 유전체층(140)을 더 포함한다. 일부 실시예들에서, 소스 유전체층(140)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 또는 다른 적합한 절연 물질과 같은 유전체 물질을 포함한다.
일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 게이트 유전체층(130)과 게이트(G) 사이에 그리고 소스 유전체층(140)과 게이트(G) 사이에 하이-k(high-k) 유전체층(150)을 더 포함한다. 일부 실시예들에서, 하이-k 유전체층(150)은 HfO2, ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, SrTiO, 또는 이들의 조합을 포함한다.
일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 게이트(G)를 커버하고 제 1 드레인(D1)의 상부 표면 및 제 2 드레인(D2)의 상부 표면을 노출하는 층간 유전체(ILD)(160)를 더 포함한다. 제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2)는 ILD(160) 위에 있고 제 1 드레인(D1) 및 제 2 드레인(D2)과 각각 접촉한다. 일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2) 위에 다른 ILD(210)를 더 포함한다. 일부 실시예들에서, ILD들(160, 210)은 실리콘 산화물, 실리콘 산화질화물, 및/또는 다른 적합한 절연 물질로 구성된다. 일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 ILD(210)를 통한 2개의 전도성 플러그들(P)을 더 포함하여, 제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2)에 각각 접속된다. 일부 실시예들에서, 전도성 플러그(P)는 Ti, Ta, W, Al, Cu, Mo, Pt, TiN, TaN, TaC, TaSiN, WN, MoN, MoON, RuO2, TiAl, TiAlN, TaCN, 이들의 조합 또는 다른 적합한 물질과 같은, 금속, 금속 화합물 또는 이들의 조합을 포함한다.
도 2는 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물의 횡단면도이다. 직렬 연결 트랜지스터 구조물은 제 1 소스(S1), 제 2 소스(S2), 분리 부분(120), 제 2 채널-드레인 구조물(CDS2), 제 3 채널-드레인 구조물(CDS3), 게이트 유전체층(130), 게이트(G), 및 제 2 드레인 패드(DP2)를 포함한다. 일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 I/O 디바이스에 있다. 일부 실시예들에서, 직렬 접속 트랜지스터 구조물은 코어 디바이스에 있다.
제 1 소스(S1)는 기판(110) 위에 있다. 제 2 소스(S2)도 또한 기판(110) 위에 있고 제 1 소스(S1)에 측방향으로 인접해 있다. 일부 실시예들에서, 기판(110)은 I/O 영역(110a) 및 코어 영역(도시되지 않음)을 갖고, 제 1 소스(S1) 및 제 2 소스(S2)는 기판(110)의 I/O 영역(110a) 위에 있다. 일부 실시예들에서, 제 1 소스(S1) 및 제 2 소스(S2)는 동일한 전도성 유형의 고농도 도핑된 층들이다. 일부 실시예들에서, 제 1 소스(S1) 및 제 2 소스(S2)는 고농도 n 도핑된 층들이다. 일부 실시예들에서, 제 1 소스(S1) 및 제 2 소스(S2)는 동일 층으로 구성된다. 일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 제 1 소스(S1) 및 제 2 소스(S2)에 복수의 소스 실리사이드 영역(SSR)을 더 포함한다.
분리 부분(120)은 제 2 소스(S2)로부터 제 1 소스(S1)를 전기적으로 분리시키기 위해서 제 1 소스(S1)와 제 2 소스(S2) 사이에 있다. 일부 실시예들에서, 분리 부분(120)은 쉘로우 트렌치 분리(shallow trench isolation; STI)이다. 일부 실시예들에서, 분리 부분(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 로우-k(low-k) 유전체 물질, 및/또는 이들의 조합을 포함한다.
제 2 채널 드레인-구조물(CDS2)은 제 1 소스(S1) 위에 있다. 제 2 채널-드레인 구조물(CDS2)은 제 2 채널(C2), 및 제 2 채널(C2) 위의 제 2 드레인(D2)을 포함한다. 일부 실시예들에서, 제 2 채널(C2)은 제 1 소스(S1)와 같은 전도성 유형의 도핑된 층이다. 일부 실시예들에서, 제 2 드레인(D2)은 제 1 소스(S1)와 같은 전도성 유형의 고농도 도핑된 층이다.
제 3 채널-드레인 구조물(CDS3)은 제 2 소스(S2) 위에 있고, 제 2 채널-드레인 구조물(CDS2)과 실질적으로 평행하다. 제 3 채널-드레인 구조물(CDS3)은 제 3 채널(C3), 및 제 3 채널(C3) 위의 제 3 드레인(D3)을 포함한다. 일부 실시예들에서, 제 3 채널(C3)은 제 2 소스(S2)와 같은 전도성 유형의 도핑된 층이다. 일부 실시예들에서, 제 3 드레인(D3)은 제 2 소스(S2)와 같은 전도성 유형의 고농도 도핑된 층이다. 일부 실시예들에서, 제 2 채널-드레인 구조물(CDS2) 및 제 3 채널-드레인 구조물(CDS3)은 수직적 나노와이어 구조물이다.
게이트 유전체층(130)은 제 2 채널(C2) 및 제 3 채널(C3)을 둘러싼다. 일부 실시예들에서, 게이트 유전체층(130)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 또는 다른 적합한 절연 물질과 같은 유전체 물질을 포함한다. 게이트(G)는 게이트 유전체층(130)을 둘러싼다. 일부 실시예들에서, 게이트(G)는 폴리실리콘(poly), 금속 또는 금속 합금과 같은 전도성 물질을 포함한다.
제 2 드레인 패드(DP2)는 제 2 드레인(D2) 및 제 3 드레인(D3) 위에 있고 이들과 접촉한다. 일부 실시예들에서, 제 2 드레인 패드(DP2)는 금속, 실리사이드 또는 다른 전도성 물질을 포함한다. 실리사이드는 코발트 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드 또는 이들의 조합일 수 있다. 높은 전압이 제 1 소스(S1) 또는 제 2 소스(S2)에 인가되는 경우, 이것은 도 2의 점선으로 도시된 바와 같이, 제 2 드레인 패드(DP2)를 통해 제 2 채널-드레인 구조물(CDS2) 및 제 3 채널-드레인 구조물(CDS3)에 공유될 것이다. 일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 제 1 소스(S1) 위의 복수의 제 2 채널-드레인 구조물들(CDS2) 및 제 2 소스(S2) 위의 복수의 제 3 채널-드레인 구조물들(CDS3)을 포함하고, 제 2 드레인 패드(DP2)는 제 2 드레인들(D2) 및 제 3 드레인들(D3) 위에 있고 이들과 접속한다. 높은 전압이 제 1 소스(S1) 또는 제 2 소스(S2)에 인가되는 경우, 이것은 제 2 드레인 패드(DP2)를 통해 제 2 채널-드레인 구조물들(CDS2) 및 제 3 채널-드레인 구조물들(CDS3)에 공유될 것이다. 일부 실시예들에서, 제 2 채널-드레인 구조물들(CDS2) 및 제 3 채널-드레인 구조물들(CDS3)은 수직적 나노와이어 구조물이다.
일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 제 1 소스(S1)와 게이트(G) 사이에, 그리고 제 2 소스(S2)와 게이트(G) 사이에 소스 유전체층(140)을 더 포함한다. 일부 실시예들에서, 소스 유전체층(140)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 또는 다른 적합한 절연 물질과 같은 유전체 물질을 포함한다.
일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 게이트 유전체층(130)과 게이트(G) 사이에, 그리고 소스 유전체층(140)과 게이트(G) 사이에 하이-k(high-k) 유전체층(150)을 더 포함한다. 일부 실시예들에서, 하이-k 유전체층(150)은 HfO2, ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, SrTiO, 또는 이들의 조합을 포함한다.
일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 게이트(G)를 커버하고 제 2 드레인(D2)의 상부 표면 및 제 3 드레인(D3)의 상부 표면을 노출하는 ILD(160)를 더 포함한다. 제 2 드레인 패드(DP2)는 ILD(160) 위에 있고, 제 2 드레인(D2) 및 제 3 드레인(D3)과 접촉한다. 일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 제 2 드레인 패드(DP2) 위에 다른 ILD(210)를 더 포함한다. 일부 실시예들에서, ILD들(160, 210)은 실리콘 산화물, 실리콘 산화질화물, 및/또는 다른 적합한 절연 물질로 구성된다. 일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 ILD들(210, 160)을 통한 2개의 전도성 플러그들(P)을 더 포함하여 제 1 소스(S1) 및 제 2 소스(DP2)에 각각 접속된다. 일부 실시예들에서, 전도성 플러그(P)는 금속, 금속 화합물 또는 이들의 조합을 포함한다.
도 3은 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물의 횡단면도이다. 도 2 및 도 3의 직렬 연결 트랜지스터 구조물들 간의 차이는, 도 3의 제 2 드레인 패드(DP2)가 제 1 드레인 패드층(DPL1) 및 제 2 드레인 패드층(DPL2)을 포함한다는 것이다. 제 1 드레인 패드층(DPL1)은 제 2 드레인(D2) 및 제 3 드레인(D3) 위에 있고 이들과 접촉하며, 실리사이드를 포함한다. 제 2 드레인 패드층(DPL2)은 제 1 드레인 패드층(DPL1) 위에 있고, 금속, 금속 화합물, 또는 이들의 조합을 포함하여 제 2 드레인 패드(DP2)의 저항을 더욱 감소시킨다. 금속 또는 금속 화합물은 Ti, Ta, W, Al, Cu, Mo, Pt, TiN, TaN, TaC, TaSiN, WN, MoN, MoON, RuO2, TiAl, TiAlN, TaCN, 이들의 조합 또는 다른 적합한 물질일 수 있다. 일부 실시예들에서, 전도성 플로그(P) 및 제 2 드레인 패드층(DPL2)은 동일 물질로 구성된다.
도 4는 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물의 횡단면도이다. 도 4 및 도 2의 직렬 연결 트랜지스터 구조물 간의 차이는, 도 4의 직렬 연결 트랜지스터 구조물은 제 1 채널-드레인 구조물(CDS1) 및 제 1 드레인 패드(DP1)를 더 포함하고, 2개의 전도성 플러그들(P)이 제 1 드레인 패드(DP1) 및 제 2 소스(S2)에 각각 접속된다는 것이다.
제 1 채널-드레인 구조물(CDS1)은 제 1 소스(S1) 위에 있고, 제 2 채널-드레인 구조물(CDS2)과 실질적으로 평행하다. 제 1 채널 드레인-구조물(CDS1)은 제 1 채널(C1), 및 제 1 채널(C1) 위의 제 1 드레인(D1)을 포함한다. 게이트 유전체층(130)은 또한 제 1 채널(C1)을 둘러싼다. 제 1 드레인 패드(DP1)는 제 1 드레인(D1) 위에 있고 이와 접촉한다. 제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2)는 서로 분리된다. 높은 전압이 전도성 플러그들(P) 중 하나를 통해 제 1 드레인 패드(DP1) 또는 제 2 소스(S2)에 인가되는 경우, 이것은 도 4의 점선으로 도시된 바와 같이, 제 1 소스(S1) 및 제 2 드레인 패드(DP2)를 통해 제 1 채널-드레인 구조물(CDS1), 제 2 채널-드레인 구조물(CDS2) 및 제 3 채널-드레인 구조물(CDS3)에 공유될 것이다. 다른 실시예들에서, 직렬 연결 트랜지스터 구조물은 제 2 소스(S2)에 접속된 전도성 플러그(P)를 줄이기 위해서 제 2 소스(S2) 위에 제 4 채널-드레인 구조물(도시되지 않음)을 더 포함한다.
도 5는 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물의 횡단면도이다. 직렬 연결 트랜지스터 구조물은 제 1 소스(S1), 제 2 소스(S2), 분리 부분(120), 복수의 제 1 채널-드레인 구조물들(CDS1), 복수의 제 2 채널-드레인 구조물들(CDS2), 복수의 제 3 채널-드레인 구조물들(CDS3), 복수의 제 4 채널-드레인 구조물들(CDS4), 게이트 유전체층(130), 게이트(G), 제 1 드레인 패드(DP1), 제 2 드레인 패드(DP2) 및 제 3 드레인 패드(DP3)를 포함한다. 일부 실시예들에서, 직렬 연결 트랜지스터 구조물은 제 1 전도성 플러그(P1), 제 2 전도성 플러그(P2) 및 제 3 전도성 플러그(P3)를 더 포함한다. 제 1 전도성 플러그(P1)는 게이트(G)에 접속된다. 제 2 전도성 플러그(P2)는 제 1 드레인 패드(DP1)에 접속된다. 제 3 전도성 플러그(P3)는 제 3 드레인 패드(DP3)에 접속된다. 일부 실시예들에서, Vg는 제 1 전도성 플러그(P1)를 통해 게이트(G)에 인가되고, Vdd는 제 2 전도성 플러그(P2)를 통해 제 1 드레인 패드(DP1)에 인가되며, 제 3 전도성 플러그(P3)는 접지 전위에 전기적으로 접속된다. 직렬 연결 트랜지스터 구조물은 높은 이득을 제공하기 위해 이용될 수 있다.
본 발명개시의 직렬 연결 트랜지스터 구조물이 수직 폴딩 구조물로서 고려되고, 직렬 연결 FinFET 구조물은 폴딩 구조물이 아닌 것으로 고려되기 때문에, 본 발명개시의 직렬 연결 트랜지스터 구조물은 직렬 연결 FinFET 구조물의 것보다 작은 점유 영역을 가질 수 있다는 것은 주목할 만하다. 다른 관점에서, 동일 점유 영역의 경우, 직렬 연결 트랜지스터 구조물은 통상적인 직렬 연결 FinFET 구조물의 것보다 높은 이득을 갖는다.
게다가, 직렬 연결 트랜지스터 구조물은 병렬 연결 트랜지스터 구조물에 비해 Vth(즉, 문턱 전압)의 낮은 로컬 변화를 갖는다는 것이 발견되었다. 직렬 연결 트랜지스터 구조물과 병렬 연결 트랜지스터 구조물 간의 차이는, 병렬 연결 트랜지스터 구조물의 경우, 채널-드레인 구조물들의 드레인들에 접속된 오직 하나의 드레인 패드만이 있고, 이들의 채널들에 접속된 오직 하나의 소스만이 있다는 것이다.
앞서 언급한 바와 같이, 본 발명개시의 직렬 연결 트랜지스터 구조물은 DIBL 및 HCI 현상을 효과적으로 감소시키거나 방지하기 위해서 하나 이상의 채널-드레인 구조물들, 하나 이상의 소스들, 및 하나 이상의 드레인 패드들에 의해 Vds를 공유하는데 이용될 수 있다. 게다가, 본 발명개시의 직렬 연결 트랜지스터 구조물은 높은 집적 밀도를 갖기 위해서, 수평적 트랜지스터 또는 금속 라인 및 전도성 플러그를 통해 접속된 직렬 연결 트랜지스서 구조물에 비해 작은 면적을 점유한다.
도 6a 내지 도 6f는 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물을 제조하는 다양한 단계들의 횡단면도이다. 도 6a에 도시된 바와 같이, 기판(110)이 제공된다. 일부 실시예들에서, 기판(110)은 원소 반도체, 화합물 반도체, 혼정 반도체, 또는 이들의 조합을 포함한다. 일부 실시예들에서, 웰 주입 공정이 수행되어, 기판(110)의 상부 표면으로부터 기판(110) 내로 연장되는 전도성 유형의 웰 영역(도시되지 않음)을 형성한다.
그런 다음, 도 6a에 도시된 바와 같이, 소스층(SL), 채널층(CL) 및 드레인층(DL)이 기판(110) 위에 순차적으로 형성된다. 일부 실시예들에서, 소스층(SL), 채널층(CL) 및 드레인층(DL)은 에피택셜(epi) 성장 공정 및 상이한 도펀트 농도를 이용하는 도핑 공정에 의해 순차적으로 형성된다. 일부 실시예들에서, 소스층(SL), 채널층(CL) 및 드레인층(DL)은 이온 주입 공정 및 어닐링 공정을 이용하여 형성된다. 채널층(CL)의 도펀트 농도는 소스층(SL) 또는 드레인층(DL)의 것들보다 낮다.
그 뒤에, 도 6a에 도시된 바와 같이, 하드 마스크층(HM)이 드레인층(DL), 채널층(CL) 및 소스층(SL)을 패턴화하기 위해 드레인층(DL) 위에 형성된다. 일부 실시예들에서, 하드 마스크 물질이 화학적 기상 증착(chemical vapor deposition; CVD) 공정, 물리적 기상 증착(physical vapor deposition; PVD) 공정, 스핀온 코팅, 또는 다른 적합한 형성 공정을 이용하여 형성되고, 그런 다음, 포토리소그래피 공정 또는 다른 적합한 물질 제거 공정을 이용하여 패턴화되어 하드 마스크층(HM)을 형성한다.
도 6a 및 도 6b에 도시된 바와 같이, 드레인층(DL), 채널층(CL) 및 소스층(SL)은 하드 마스크층(HM)에 따라 패턴화되어, 기판(110) 위에 돌출된 직렬 연결 소스-채널-드레인 구조물을 형성하고, 이는 제 1 소스(S1), 제 1 채널-드레인 구조물(CDS1) 및 제 2 채널-드레인 구조물(CDS2)을 포함한다. 제 1 채널-드레인 구조물(CDS1) 및 제 2 채널-드레인 구조물(CDS2)은 제 1 소스(S1) 위에 있고, 실질적으로 서로 평행하다. 제 1 채널-드레인 구조물(CDS1)은 제 1 채널(C1), 및 제 1 채널(C1) 위의 제 1 드레인(D1)을 포함하고, 제 2 채널-드레인 구조물(CDS2)은 제 2 채널(C2) 및 제 2 채널(C2) 위의 제 2 드레인(D2)을 포함한다. 일부 실시예들에서, 도 6a에 도시된 바와 같이, 하드 마스크(HM)로부터 노출된 드레인층(DL), 및 그 밑에 있는 채널층(CL) 및 소스층(SL)은 건식 에칭 공정에 의해 제거된다. 일부 실시예들에서, 에천트는 플루오르화 탄소(CxFy), 육플루오르화황(SF6), 산소 가스(O2), 헬륨(He), 염화 탄소(CxCly), 아르곤(Ar) 또는 다른 적합한 에천트 물질을 포함한다.
도 6c에 도시된 바와 같이, 복수의 소스 실리사이드 영역들(SSR)이 제 1 소스(S1)에 형성된다. 소스 실리사이드 영역들(SSR)은 제 1 소스(S1)의 저항을 줄이기 위해 이용될 수 있다. 일부 실시예들에서, 소스 실리사이드 영역들(SSR)은 실리사이드 퇴적 공정에 의해 형성된다. 일부 실시예들에서, 소스 실리사이드 영역들(SSR)은 금속 퇴적 공정 및 어닐링 공정을 이용하여 형성된다. 일부 실시예들에서, 제 1 소스(S1)에 어떠한 소스 실리사이드 영역도 형성되지 않는다.
도 6d에 도시된 바와 같이, 제 1 소스(S1) 및 소스 실리사이드 영역(SSR)을 커버하는 소스 유전체층(140)이 형성된다. 일부 실시예들에서, 소스 유전체층(140)은 CVD 공정, PVD 공정, 스핀온 코팅 공정 또는 다른 적합한 형성 공정을 이용하여 형성된다.
그런 다음, 도 6d에 도시된 바와 같이, 제 1 채널(C1) 및 제 2 채널(C2)를 둘러싸는 게이트 유전체층(130)이 형성된다. 일부 실시예들에서, 게이트 유전체층(130)은 PVD 공정, CVD 공정, 열 습식 산화, 열 건식 산화, 열 플라즈마 산화 또는 다른 형성 공정을 이용하여 형성된다. 일부 실시예들에서, 게이트 유전체층(130)은 열 산화 공정을 이용하여 형성된다. 일부 실시예들에서, 게이트 유전체층(130)을 형성하기 위한 열 산화 공정 동안에 제 1 드레인(D1) 및 제 2 드레인(D2)의 산화를 방지하기 위해서 이들을 완전히 커버하는 유전체층(도시되지 않음)이 미리 형성된다.
도 6e에 도시된 바와 같이, 하이-k 유전체층(150) 및 게이트(G)가 소스 유전체층(140) 위에 형성되고 게이트 유전체층(130)을 둘러싼다. 소스 유전체층(140)은 게이트(G)로부터 제 1 소스(S1)를 전기적으로 분리시키기 위해 이용된다. 일부 실시예들에서, 하이-k 유전체 물질 및 게이트 물질이 순차적으로 블랭킷 퇴적되고, 그런 다음, 하이-k 유전체층(150) 및 게이트(G)를 형성하기 위해 패턴화된다. 일부 실시예들에서, 하이-k 유전체 물질은 CVD 공정, ALD(atomic layer deposition; 원자층 증착) 공정, 또는 다른 적합한 형성 공정을 이용하여 블랭킷 퇴적된다. 일부 실시예들에서, 게이트 물질은 CVD 공정, PVD 공정, ALD 공정, 도금 공정, 스핀온 코팅 공정 또는 다른 적합한 형성 공정을 이용하여 형성된다. 일부 실시예들에서, 게이트 물질 및 하이-k 유전체 물질은 포토리소그래피/에칭 공정 또는 다른 적합한 물질 제거 공정을 이용하여 패턴화된다.
도 6f에 도시된 바와 같이, 제 1 채널-드레인 구조물(CDS1), 제 2 채널-드레인 구조물(CDS2) 및 게이트(G)를 커버하는 ILD(160)가 형성되고, 그런 다음, 평탄화 공정이 수행되어 제 1 드레인(D1)의 상부 표면 및 제 2 드레인(D2)의 상부 표면을 노출한다. 일부 실시예들에서, ILD(160)는 CVD 공정, PVD 공정, ALD 공정, 스핀온 코팅 공정 또는 다른 적합한 형성 공정을 이용하여 형성된다. 일부 실시예들에서, 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정, 그라인딩 공정, 에칭 공정 또는 다른 적합한 물질 제거 공정을 포함한다. 일부 실시예들에서, 평탄화 공정 이후에, 제 1 드레인(D1)의 상부 표면 및 제 2 드레인(D2)의 상부 표면은 ILD(160)의 상부 표면과 동일 평면에 있다.
그 뒤에, 도 6f에 도시된 바와 같이, 제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2)가 제 1 드레인(D1) 및 제 2 드레인(D2) 위에 각각 형성되어 이들과 접촉한다. 일부 실시예들에서, 드레인 패드 물질이 임의의 적합한 형성 공정을 이용하여 형성되고, 그런 다음, 포토리소그래피/에칭 공정 또는 다른 적합한 물질 제거 공정을 이용하여 패턴화되어, 제 1 드레인 패드(DP1) 및 제 2 드레인 페드(DP2)를 형성한다. 일부 실시예들에서, 제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2)는 금속, 실리사이드 또는 이들의 조합을 포함한다.
제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2)의 형성 이후에, 도 1에 도시된 바와 같이, 다른 ILD(210)가 제 1 드레인 패드(DP1), 제 2 드레인 패드(DP2) 및 ILD(160) 위에 형성된다. 일부 실시예들에서, ILD(210)는 CVD 공정, PVD 공정, ALD 공정, 스핀온 코팅 공정 또는 다른 적합한 형성 공정을 이용하여 형성된다.
나중에, ILD(210)는 개구부를 형성하기 위해 패턴화되고, 그런 다음, 전도성 물질이 개구부에 충전되어 제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2)에 각각 접속되는 전도성 플러그들(P)을 형성한다. 일부 실시예들에서, ILD(210)는 포토리소그래피/에칭 공정, 레이저 드릴링 공정 또는 다른 적합한 물질 제거 공정을 이용하여 패턴화된다. 일부 실시예들에서, 전도성 물질은 CVD 공정, PVD 공정, ALD 공정, 스핀온 코팅 공정 또는 다른 적합한 형성 공정을 이용하여 형성된다.
도 7a 내지 도 7g는 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물을 제조하는 다양한 단계들의 횡단면도이다. 도 7a에 도시된 바와 같이, 기판(110) 위에 분리 부분(120)을 갖는 기판(110)이 제공된다. 분리 부분(120)은 기판(110) 내부에서부터 기판(110) 외부로 연장되어 형성된다. 일부 실시예들에서, 두꺼운 기판(도시되지 않음)이 제공되고, 분리 부분(120)은 그 안에 형성된다. 그런 다음, 두꺼운 기판은 시닝되어 분리 부분(120)을 갖는 기판(110)을 형성한다. 일부 실시예들에서, 두꺼운 기판이 시닝되기 전에, 웰 주입 공정이 수행되어, 두꺼운 기판의 상부 표면으로부터 그 기판 내로 연장되는 전도성 유형의 웰 영역(도시되지 않음)을 형성한다.
그런 다음, 도 7b에 도시된 바와 같이, 소스층(SL), 채널층(CL) 및 드레인층(DL)이 기판(110) 위에 순차적으로 형성되고, 분리 부분(120)에 인접하게 있다. 일부 실시예들에서, 소스층(SL), 채널층(CL) 및 드레인층(DL)은 epi 성장 공정 및 상이한 도펀트 농도를 이용하는 도핑 공정에 의해 순차적으로 형성된다. 일부 실시예들에서, 소스층(SL), 채널층(CL) 및 드레인층(DL)은 이온 주입 공정 및 어닐링 공정을 이용하여 형성된다.
그 뒤에, 도 7b에 도시된 바와 같이, 하드 마스크층(HM)이 드레인층(DL), 채널층(CL) 및 소스층(SL)을 패턴화하기 위해 드레인층(DL) 위에 형성된다. 일부 실시예들에서, 하드 마스크 물질이 CVD 공정, PVD 공정, 스핀온 코팅, 또는 다른 적합한 형성 공정을 이용하여 형성되고, 그런 다음, 포토리소그래피 공정 또는 다른 적합한 물질 제거 공정을 이용하여 패턴화되어 하드 마스크층(HM)을 형성한다.
도 7b 및 도 7c에 도시된 바와 같이, 드레인층(DL), 채널층(CL) 및 소스층(SL)은 하드 마스크층(HM)에 따라 패턴화되어, 기판(110) 위에 돌출된 직렬 연결 소스-채널-드레인 구조물을 형성하고, 이는 제 1 소스(S1), 제 2 소스(S2), 제 1 소스(S1) 위의 제 2 채널-드레인 구조물(CDS2), 및 제 2 소스(S2) 위의 제 3 채널-드레인 구조물(CDS3)을 포함한다. 분리 부분(120)은 제 1 소스(S1)와 제 2 소스(S2) 사이에 있다. 제 2 채널-드레인 구조물(CDS2) 및 제 3 채널-드레인 구조물(CDS3)은 실질적으로 서로 평행하다. 제 2 채널-드레인 구조물(CDS2)은 제 2 채널(C2), 및 제 2 채널(C2) 위의 제 2 드레인(D2)을 포함하고, 제 3 채널-드레인 구조물(CDS3)은 제 3 채널(C3), 및 제 3 채널(C3) 위의 제 3 드레인(D3)을 포함한다. 일부 실시예들에서, 도 7b에 도시된 바와 같이, 하드 마스크(HM)로부터 노출된 드레인층(DL), 및 그 밑에 있는 채널층(CL) 및 소스층(SL)은 건식 에칭 공정에 의해 제거된다.
도 7d에 도시된 바와 같이, 복수의 소스 실리사이드 영역들(SSR)이 제 1 소스(S1) 및 제 2 소스(S2)에 형성된다. 소스 실리사이드 영역들(SSR)은 제 1 소스(S1)의 저항 및 제 2 소스(S2)의 저항을 줄이기 위해 이용될 수 있다. 일부 실시예들에서, 소스 실리사이드 영역들(SSR)은 실리사이드 퇴적 공정에 의해 형성된다. 일부 실시예들에서, 소스 실리사이드 영역들(SSR)은 금속 퇴적 공정 및 어닐링 공정을 이용하여 형성된다. 일부 실시예들에서, 제 1 소스(S1) 및 제 2 소스(S2)에 어떠한 소스 실리사이드 영역도 형성되지 않는다.
도 7e에 도시된 바와 같이, 제 1 소스(S1), 제 2 소스(S2), 소스 실리사이드 영역들(SSR) 및 분리 부분(120)을 커버하는 소스 유전체층(140)이 형성된다. 일부 실시예들에서, 소스 유전체층(140)은 CVD 공정, PVD 공정, 스핀온 코팅 공정 또는 다른 적합한 형성 공정을 이용하여 형성된다.
그런 다음, 도 7e에 도시된 바와 같이, 제 2 채널(C2) 및 제 3 채널(C3)을ㄴ 둘러싸는 게이트 유전체층(130)이 형성된다. 일부 실시예들에서, 게이트 유전체층(130)은 PVD 공정, CVD 공정, 열 습식 산화, 열 건식 산화, 열 플라즈마 산화 또는 다른 형성 공정을 이용하여 형성된다. 일부 실시예들에서, 게이트 유전체층(130)은 열 산화 공정을 이용하여 형성된다. 일부 실시예들에서, 게이트 유전체층(130)을 형성하기 위한 열 산화 공정 동안에 제 2 드레인(D2) 및 제 3 드레인(D3)의 산화를 방지하기 위해서 이들을 완전히 커버하는 유전체층(도시되지 않음)이 미리 형성된다.
도 7f에 도시된 바와 같이, 하이-k 유전체층(150) 및 게이트(G)가 소스 유전체층(140) 위에 형성되고 게이트 유전체층(130)을 둘러싼다. 일부 실시예들에서, 하이-k 유전체 물질 및 게이트 물질이 순차적으로 블랭킷 퇴적되고, 그런 다음, 하이-k 유전체층(150) 및 게이트(G)를 형성하기 위해 포토리소그래피/에칭 공정을 이용하여 패턴화된다.
도 7g에 도시된 바와 같이, 제 2 채널-드레인 구조물(CDS2), 제 3 채널-드레인 구조물(CDS3) 및 게이트(G)를 커버하는 ILD(160)가 형성되고, 그런 다음, 평탄화 공정이 수행되어 제 2 드레인(D2)의 상부 표면 및 제 3 드레인(D3)의 상부 표면을 노출한다. 일부 실시예들에서, ILD(160)는 CVD 공정, PVD 공정, ALD 공정, 스핀온 코팅 공정 또는 다른 적합한 형성 공정을 이용하여 형성된다. 일부 실시예들에서, 평탄화 공정은 CMP 공정, 그라인딩 공정, 에칭 공정 또는 다른 적합한 물질 제거 공정을 포함한다. 일부 실시예들에서, 평탄화 공정 이후에, 제 2 드레인(D2)의 상부 표면 및 제 3 드레인(D3)의 상부 표면은 ILD(160)의 상부 표면과 동일 평면에 있다.
그 뒤에, 도 7g에 도시된 바와 같이, 제 2 드레인 패드(DP2)가 제 2 드레인(D2) 및 제 3 드레인(D3) 위에 형성되어 이들과 접촉한다. 일부 실시예들에서, 드레인 패드 물질이 임의의 적합한 형성 공정을 이용하여 형성되고, 그런 다음, 포토리소그래피/에칭 공정 또는 다른 적합한 물질 제거 공정을 이용하여 패턴화되어, 제 2 드레인 패드(DP2)를 형성한다. 일부 실시예들에서, 제 2 드레인 패드(DP2)는 금속, 실리사이드 또는 이들의 조합을 포함한다.
제 2 드레인 패드(DP2)의 형성 이후에, 도 2에 도시된 바와 같이, 다른 ILD(210)가 제 2 드레인 패드(DP2) 및 ILD(160) 위에 형성된다. 일부 실시예들에서, ILD(210)는 CVD 공정, PVD 공정, ALD 공정, 스핀온 코팅 공정 또는 다른 적합한 형성 공정을 이용하여 형성된다.
나중에, ILD들(210, 160)은ㄴ 개구부를 형성하기 위해 패턴화되고, 그런 다음, 전도성 물질이 개구부들에 충전되어 제 1 소스(S1) 및 제 2 소스(S2)에 각각 접속되는 전도성 플러그들(P)을 형성한다. 일부 실시예들에서, ILD들(210, 160)은 포토리소그래피/에칭 공정, 레이저 드릴링 공정 또는 다른 적합한 물질 제거 공정을 이용하여 패턴화된다. 일부 실시예들에서, 전도성 물질은 CVD 공정, PVD 공정, ALD 공정, 스핀온 코팅 공정 또는 다른 적합한 형성 공정을 이용하여 형성된다.
도 8a 내지 도 8g는 본 발명개시의 일부 실시예들에 따라 직렬 연결 트랜지스터 구조물을 제조하는 다양한 단계들의 횡단면도이다. 도 8a에 도시된 바와 같이, 기판(110) 위에 분리 부분(120)을 갖는 기판(110)이 제공된다. 분리 부분(120)은 기판(110) 내부에서부터 기판(110) 외부로 연장되어 형성된다. 그런 다음, 도 7b에 도시된 바와 같이, 소스층(SL), 채널층(CL) 및 드레인층(DL)이 기판(110) 위에 순차적으로 형성되고, 분리 부분(120)에 인접하게 있다. 그 뒤에, 하드 마스크층(HM)이 드레인층(DL), 채널층(CL) 및 소스층(SL)을 패턴화하기 위해 드레인층(DL) 위에 형성된다.
도 8b 및 도 8c에 도시된 바와 같이, 드레인층(DL), 채널층(CL) 및 소스층(SL)은 하드 마스크층(HM)에 따라 패턴화되어, 기판(110) 위에 돌출된 직렬 연결 소스-채널-드레인 구조물을 형성하고, 이는 제 1 소스(S1), 제 2 소스(S2), 제 1 소스(S1) 위의 제 1 채널-드레인 구조물(CDS1) 및 제 2 채널-드레인 구조물(CDS2), 및 제 2 소스(S2) 위의 제 3 채널-드레인 구조물(CDS3)을 포함한다. 즉, 도 6b 및 도 6c의 실시예들과 비교하면, 도 7b 및 도 7c의 실시예들은 제 1 소스(S1) 위에 제 1 채널-드레인 구조물(CDS1)을 형성하는 것을 포함하고, 제 1 채널 드레인-구조물(CDS1)은 제 2 채널-드레인 구조물(CDS2)에 실질적으로 평행하다. 제 1 채널 드레인-구조물(CDS1)은 제 1 채널(C1), 및 제 1 채널(C1) 위의 제 1 드레인(D1)을 포함한다.
도 8d에 도시된 바와 같이, 복수의 소스 실리사이드 영역들(SSR)이 제 1 소스(S1) 및 제 2 소스(S2)에 형성된다. 도 8e에 도시된 바와 같이, 제 1 소스(S1), 제 2 소스(S2), 소스 실리사이드 영역들(SSR) 및 분리 부분(120)을 커버하는 소스 유전체층(140)이 형성된다. 그 뒤에, 제 1 채널(C1), 제 2 채널(C2) 및 제 3 채널(C3)를 둘러싸는 게이트 유전체층(130)이 형성된다. 도 8f에 도시된 바와 같이, 하이-k 유전체층(150) 및 게이트(G)가 소스 유전체층(140) 위에 형성되고 게이트 유전체층(130)을 둘러싼다.
도 8g에 도시된 바와 같이, 제 1 채널-드레인 구조물(CDS1), 제 2 채널-드레인 구조물(CDS2), 제 3 채널-드레인 구조물(CDS3) 및 게이트(G)를 커버하는 ILD(160)가 형성되고, 그런 다음, 평탄화 공정이 수행되어 제 1 드레인(D1)의 상부 표면, 제 2 드레인(D2)의 상부 표면 및 제 3 드레인(D3)의 상부 표면을 노출한다. 그 뒤에, 제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2)가 형성된다. 제 1 드레인 패드(DP1)는 제 1 드레인(D1) 위에 형성되어 이와 접촉하고, 제 2 드레인 패드(DP2)는 제 2 드레인(D2) 및 제 3 드레인(D3) 위에 형성되어 이들과 접촉한다.
제 1 드레인 패드(DP1) 및 제 2 드레인 패드(DP2)의 형성 이후에, 도 4에 도시된 바와 같이, 다른 ILD(210)가 제 1 드레인 패드(DP1), 제 2 드레인 패드(DP2) 및 ILD(160) 위에 형성된다. 그런 다음, ILD들(210, 160)은ㄴ 개구부를 형성하기 위해 패턴화되고, 그런 다음, 전도성 물질이 개구부들에 충전되어 제 1 드레인 패드(DP1) 및 제 2 소스(S2)에 각각 접속되는 전도성 플러그들(P)을 형성한다.
본 발명개시의 방법은 Vds를 공유하기 위한 직렬 연결 트랜지스터 구조물을 제조하기 위해 이용될 수 있다. 게다가, 본 발명개시의 방법에 의해 제조된 직렬 연결 트랜지스터 구조물은, 금속 라인 및 전도성 플러그의 공정 제한으로 인해, 금속 라인 및 전도성 플러그를 형성하는 것을 포함하는 방법에 의해 제조된 직렬 연결 트랜지스터 구조물에 비해 작은 면적을 점유할 수 있다.
일부 실시예들에 따라, 직렬 연결 트랜지스터 구조물은 제 1 소스, 제 1 채널-드레인 구조물, 제 2 채널-드레인 구조물, 게이트 유전체층, 게이트, 제 1 드레인 패드 및 제 2 드레인 패드를 포함한다. 제 1 소스는 기판 위에 있다. 제 1 채널-드레인 구조물은 제 1 소스 위에 있고, 제 1 채널 및 제 1 채널 위의 제 1 드레인을 포함한다. 제 2 채널-드레인 구조물은 제 1 소스 위에 있고, 제 1 채널-드레인 구조물과 실질적으로 평행하다. 제 2 채널-드레인 구조물은 제 2 채널 및 제 2 채널 위의 제 2 드레인을 포함한다. 게이트 유전체층은 제 1 채널 및 제 2 채널을 둘러싼다. 게이트는 게이트 유전체층을 둘러싼다. 제 1 드레인 패드는 제 1 드레인 위에 있고 이와 접촉한다. 제 2 드레인 패드는 제 2 드레인 위에 있고 이와 접촉하며, 제 1 드레인 패드 및 제 2 드레인 패드는 서로 분리된다.
일부 실시예들에 따라, 직렬 연결 트랜지스터 구조물은 제 1 소스, 제 2 소스, 분리 부분, 제 2 채널-드레인 구조물, 제 3 채널-드레인 구조물, 게이트 유전체층, 게이트, 및 제 2 드레인 패드를 포함한다. 제 1 소스는 기판 위에 있다. 제 2 소스는 기판 위에 있고, 제 1 소스에 측방향으로 인접해 있다. 분리 부분은 제 2 소스로부터 제 1 소스를 전기적으로 분리시키기 위해서 제 1 소스와 제 2 소스 사이에 있다. 제 2 채널-드레인 구조물은 제 1 소스 위에 있고, 제 2 채널 및 제 2 채널 위의 제 2 드레인을 포함한다. 제 3 채널-드레인 구조물은 제 2 소스 위에 있고, 제 2 채널-드레인 구조물과 실질적으로 평행하다. 제 3 채널-드레인 구조물은 제 3 채널 및 제 3 채널 위의 제 3 드레인을 포함한다. 게이트 유전체층은 제 2 채널 및 제 3 채널을 둘러싼다. 게이트는 게이트 유전체층을 둘러싼다. 제 2 드레인 패드는 제 2 드레인 및 제 3 드레인 위에 있고 이들과 접촉한다.
일부 실시예들에 따라, 직렬 연결 트랜지스터 구조물을 제조하는 방법이 제공되고, 상기 방법은, 기판 위로 돌출된 직렬 연결 소스-채널-드레인 구조물을 형성하는 단계를 포함하고, 상기 직렬 연결 소스-채널-드레인 구조물은 기판 위의 제 1 소스, 제 1 소스 위의 제 1 채널-드레인 구조물, 및 제 1 소스 위의 제 2 채널-드레인 구조물을 포함하고, 제 1 채널-드레인 구조물 및 제 2 채널-드레인 구조물은 실질적으로 서로 평행한 것이거나, 또는 상기 직렬 연결 소스-채널-드레인 구조물은 제 1 소스, 기판 위에 있고 제 1 소스에 측방향으로 인접해 있는 제 2 소스, 제 1 소스와 제 2 소스 사이의 분리 부분, 제 1 소스 위의 제 2 채널-드레인 구조물, 및 제 2 소스 위의 제 3 채널-드레인 구조물을 포함하고, 제 2 채널-드레인 구조물 및 제 3 채널-드레인 구조물은 실질적으로 서로 평행하다. 소스 유전체층이 제 1 소스 위에, 또는 제 1 소스 및 제 2 소스 위에 형성된다. 게이트 유전체층이 제 1 채널-드레인 구조물의 채널 및 제 2 채널-드레인 구조물의 채널을 둘러싸거나, 제 2 채널-드레인 구조물의 채널 및 제 3 채널-드레인 구조물의 채널을 둘러싸도록 형성된다. 게이트가 소스 유전체층 위에 형성되고 게이트 유전체층을 둘러싼다. 제 1 드레인 패드 및 제 2 드레인 패드가 제 1 채널-드레인 구조물의 드레인 및 제 2 채널-드레인 구조물의 드레인 위에 각각 형성되어 이들에 접촉하거나, 제 2 드레인 패드가 제 2 채널-드레인 구조물의 드레인 및 제 3 채널-드레인 구조물의 드레인 위에 형성되어 이들에 접촉한다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 직렬 연결 트랜지스터 구조물에 있어서,
    기판 위의 제1 소스;
    상기 제1 소스 위의 제1 채널-드레인 구조물 - 상기 제1 채널-드레인 구조물은 제1 채널 및 상기 제1 채널 위의 제1 드레인을 포함함 -;
    상기 제1 소스 위에 있고 상기 제1 채널-드레인 구조물과 평행한 제2 채널-드레인 구조물 - 상기 제2 채널-드레인 구조물은 제2 채널 및 상기 제2 채널 위의 제2 드레인을 포함함 -;
    상기 제1 채널 및 상기 제2 채널을 둘러싸는 게이트 유전체층;
    상기 게이트 유전체층을 둘러싸고 상기 제1 채널과 상기 제2 채널 사이에 있는 연속적인 게이트;
    상기 제1 드레인 위에 있고 상기 제1 드레인과 접촉하는 제1 드레인 패드;
    상기 제2 드레인 위에 있고 상기 제2 드레인과 접촉하는 제2 드레인 패드 - 상기 제1 드레인 패드와 상기 제2 드레인 패드는 서로 분리되고, 상기 제1 드레인 패드는 상기 제1 채널-드레인 구조물, 상기 제1 소스 및 상기 제2 채널-드레인 구조물을 통해 상기 제2 드레인 패드에 직렬 연결됨 -; 및
    서로 분리되어 상기 제1 드레인 패드와 상기 제2 드레인 패드에 각각 연결되는 2개의 전도성 플러그
    를 포함하는, 직렬 연결 트랜지스터 구조물.
  2. 제1항에 있어서, 상기 제1 소스와 상기 연속적인 게이트 사이의 소스 유전체층을 더 포함하는, 직렬 연결 트랜지스터 구조물.
  3. 제2항에 있어서, 상기 게이트 유전체층과 상기 연속적인 게이트 사이 그리고 상기 소스 유전체층과 상기 연속적인 게이트 사이에 있는 하이-k 유전체층을 더 포함하는, 직렬 연결 트랜지스터 구조물.
  4. 제1항에 있어서, 상기 제1 소스 내의 소스 실리사이드 영역을 더 포함하는, 직렬 연결 트랜지스터 구조물.
  5. 제4항에 있어서, 상기 제1 소스와 상기 연속적인 게이트 사이의 소스 유전체층을 더 포함하고, 상기 소스 실리사이드 영역은 상기 소스 유전체층과 접촉하는 것인, 직렬 연결 트랜지스터 구조물.
  6. 제1항에 있어서, 상기 제1 드레인 패드와 상기 제2 드레인 패드 중 적어도 하나는 금속 또는 실리사이드를 포함하는 것인, 직렬 연결 트랜지스터 구조물.
  7. 제1항에 있어서, 상기 연속적인 게이트를 덮고 상기 제1 드레인의 상부 표면 및 상기 제2 드레인의 상부 표면을 노출시키는 층간 유전체(inter-layer dielectric; ILD)를 더 포함하는, 직렬 연결 트랜지스터 구조물.
  8. 제7항에 있어서, 상기 제1 드레인 패드와 상기 제2 드레인 패드는 상기 ILD 위에 있는 것인, 직렬 연결 트랜지스터 구조물.
  9. 제7항에 있어서, 상기 ILD는 상기 제1 드레인과 상기 제2 드레인 사이에 있는 것인, 직렬 연결 트랜지스터 구조물.
  10. 제7항에 있어서, 상기 제1 드레인 패드와 상기 제2 드레인 패드 위 그리고 상기 제1 드레인 패드와 상기 제2 드레인 패드 사이에 있는 다른 ILD를 더 포함하는, 직렬 연결 트랜지스터 구조물.
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