DE102014115657A1 - Chipscale-Diodenpaket ohne äußere Leiterstifte und Herstellungsverfahren dafür - Google Patents

Chipscale-Diodenpaket ohne äußere Leiterstifte und Herstellungsverfahren dafür Download PDF

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DE102014115657A1
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Ching-Hohn Lien
Xing-Xiang Huang
Hsing-Tsai Huang
Hong-Zong Xu
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SFI Electronics Technology Inc
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Abstract

Ein neuartiges Chipscale-Diodenpaket kann aufgrund nicht vorhandener äußerer Leiterstifte so klein wie ein Chip zugunsten höherer Maßgenauigkeit gefertigt werden, so dass das Diodenpaket in geeigneter Weise mithilfe von Automatisierungseinrichtungen in automatisierter Serienfertigung produziert werden kann; das produzierte Diodenpaket kann einen oder mehrere Diodenchips enthalten, um vielseitige Funktionen in nützlicheren Anwendungen zu erhöhen, und kann beispielsweise als SMT-Diodenpaket oder ein SMT-Diodenpaket vom Anordnungstyp ausgeführt werden; und da das erfindungsgemäße Diodenpaket ohne bleihaltige Materialien hergestellt wird, erfüllt es alle Anforderungen bezüglich des Umweltschutzes.

Description

  • Die vorliegende Erfindung betrifft Diodenpakete und insbesondere ein Diodenchippaket ohne äußere Leiterstifte sowie ein Herstellungsverfahren für das Diodenpaket.
  • Wie in 1 dargestellt, enthält eine herkömmlich gekapselte integrierte Schaltung oder eine Halbleitervorrichtung 80 (nachfolgend als Halbleiterpaket 80 bezeichnet) drei wichtige Hauptkomponenten, nämlich einen Leiterrahmen 81, Bonddrähte 82 und ein gekapseltes Gehäuse 83.
  • Vor der Kapselung wird eine integrierte Schaltung oder ein Halbleiter-Die 84 (nachfolgend als Halbleiterchip 84 bezeichnet) zunächst auf einem Die-Pad (oder einem Chip-Halter) des Leiterrahmens 81 befestigt, so dass anschließend während der Herstellung der Halbleitervorrichtung die Verbindungen der Bonddrähte 82 zwischen dem Halbleiterchip 84 und dem Leiterrahmen 81 hergestellt werden können, damit der Halbleiterchip 84 elektrisch mit dem Leiterrahmen 81 verbunden ist. Des Weiteren muss das gekapselte Gehäuse 83 den Leiterrahmen 81 und den Halbleiterchip 84 kapseln und gegen die äußere Umgebung isolieren, es dabei jedoch auch ermöglichen, dass sich einige äußere Leiterstifte (oder Kontakte) 85 von dem Leiterrahmen 81 zu relativen lateralen Flächen (oder einer unteren Fläche) des Halbleiterpakets 80 erstrecken und weiter an der Außenseite frei liegen.
  • Das Halbleiterpaket kann mithilfe von Durchsteckmontage (Pin-Through-Hole, PTH) oder Oberflächenmontagetechnik (Surface-Mount-Technology, SMT) gefertigt werden und zur Installation in einer Steckbuchse verwendet werden oder direkt auf eine Leiterplatte gelötet werden, um die internen Funktionen des Halbleiterpakets 80 auf eine externe Schnittstelle der Leiterplatte zu übertragen.
  • Entsprechend spielt bei der Herstellung der Halbleitervorrichtung der Leiterrahmen 81 eine entscheidende Rolle, da er die bevorzugte Qualität des Halbleiterpakets 80 dominiert, so dass verschiedene Leiterrahmen zur Verwendung in dem Paket für verschiedene Halbleiterchips 84 entsprechend variiert werden.
  • Wenn, wie in 1, ein Halbleiter-Diodenchip mit einer pn-Verbindung (nachfolgend als Diodenchip bezeichnet) anstelle des Halbleiterchips 84 gewählt wird, können verschiedene Arten von Leiterrahmen 81 mit anderen Formen der äußeren Leiterstifte 85 (siehe 2) zur Herstellung eines Halbleiter-Diodenpakets 90 (nachfolgend als Diodenpaket 90 bezeichnet) während der Produktion der Halbleitervorrichtung gewählt werden.
  • Gegenwärtig verfügen alle bekannten Diodenpakete 90 über äußere Leiterstifte 85, die als Grundstruktur ausgebildet sind. Da diese Diodenpakete 90 jedoch äußere Leiterstifte 85 aufweisen müssen, neigen sie dazu, Probleme bei der Maßgenauigkeit zu verursachen. Dieser Nachteil gefährdet und beeinträchtigt die Prozessstabilität der Oberflächenmontagetechnik für die Diodenpakete 90.
  • Der Erfindung liegt die Aufgabe zugrunde hier Abhilfe zu schaffen.
  • Dazu wird ein Chipscale-Diodenpaket ohne äußere Leiterstifte gemäß Patentanspruch 1 vorgeschlagen. Die Erfindung schafft somit ein Chipscale-Diodenpakets mit einem einfacheren strukturellen Aufbau ohne äußere Leiterstifte, dessen Grundstruktur mindestens einen Diodenchip umfasst, ein Paar gespiegelte Leiterrahmenelektroden, die als interne, elektrisch mit der oberen und unteren Fläche des Diodenchips verbundene Elektroden ausgebildet sind, ein gekapseltes Gehäuse, das den Diodenchip und die gespiegelten Leiterrahmenelektroden mit Ausnahme von zwei Enden der gespiegelten Leiterrahmenelektroden kapselt, welche an relativen lateralen Flächen des gekapselten Gehäuses freigelegt sind, und zwei gegenüberliegende externe Elektroden, die jeweils an einer der relativen lateralen Seiten Flächen des gekapselten Gehäuses aufgebracht sind, so dass eine elektrische Verbindung mit einem entsprechenden Ende der gespiegelten Leiterrahmenelektroden hergestellt wird.
  • Weiterhin wird ein Verfahren zur Herstellung eines Chipscale-Diodenpakets gemäß Patentanspruch 5 vorgeschlagen. Dieses umfasst die folgenden Schritte:
    • a) Vorbereiten einer vorgestanzten Komponente mit einer oder mehreren Leiterrahmenplatten und zahlreichen Positionierungsbohrungen, die an symmetrischen Positionen darin ausgebildet sind,
    • b) Anordnen einer gespiegelten vorgestanzten Komponente, die aus zwei identischen vorgestanzten Komponenten aus Schritt a) besteht, indem die eine um 180 Grad gedreht und bezüglich der anderen gespiegelt angeordnet wird und beide durch ihre Positionierungsbohrungen zueinander ausgerichtet werden;
    • c) Aufbringen von bleifreien leitenden Pasten auf einen vorgegebenen Bereich der gespiegelten, vorgestanzten Komponenten aus Schritt b), an dem ein relativer Diodenchip befestigt werden soll;
    • d) Bonden von einem oder mehreren, präzise an den jeweils vorgegebenen Bereich aus Schritt c) gelöteten Diodenchips, so dass die obere und untere Fläche jedes Diodenchips jeweils an eine relative Leiterrahmenplatte von den gespiegelten vorgestanzten Komponenten gelötet wird;
    • e) Packen eines versiegelten Gehäuses, so dass jeder Diodenchip und jede Leiterrahmenplatte aus Schritt d) gekapselt ist, mit der Ausnahme, dass bei jeder Leiterrahmenplatte ein Ende an einer lateralen Fläche des gekapselten Gehäuses freigelegt ist;
    • f) Aufbringen von externen Elektroden auf jede relative laterale Fläche des gekapselten Gehäuses an dem entsprechenden freigelegten Ende der Leiterrahmenplatte aus Schritt e) durch Beschichten, Eintauchen, Aufdampfen oder Sputtern, so dass jede externe Elektrode jeweils elektrisch mit einem entsprechenden Ende der gespiegelten Leiterrahmenelektroden verbunden ist, die in dem versiegelten Gehäuse gekapselt sind; und
    • g) Erhalten eines Chipscale-Diodenpakets mit einfacherem strukturellem Aufbau ohne äußere Leiterstifte.
  • Ein Chipscale-Diodenpaket, das gemäß dem vorliegenden Verfahren hergestellt wird, kann als SMT-Diodenpaket mit einem einzelnen Diodenchip oder als SMT-Diodenpaket vom Anordnungstyp mit mehreren Diodenchips ausgeführt werden.
  • Vorteilhafte Ausgestaltungen sind Gegenstand weiterer Patentansprüche.
  • Das erfindungsgemäße Diodenpaket ist dahingehend neuartig, dass es keine äußeren Leiterstifte hat. Es weist folgende Vorteile auf:
    • 1. Das Diodenpaket ist so klein wie ein Chip, hat keine äußeren Leiterstifte und trägt effektiv zur Verbesserung der Maßgenauigkeit des Diodenpakets bei;
    • 2. Da das gemäß dem vorliegenden Verfahren gefertigte Diodenpaket keine äußeren Leiterstifte aufweist, kann es über einen oder mehrere Diodenchips verfügen und unterschiedliche und vielseitige Funktionen zur Verwendung in zahlreichen industriellen Anwendungsbereichen erfüllen;
    • 3. Im Vergleich zu im Stand der Technik bekannten Halbleitervorrichtungen ist die Struktur des Diodenpakets einfacher und in ökonomischer Hinsicht für die automatisierte Serienfertigung mithilfe von Automatisierungseinrichtungen geeignet; und
    • 4. da das Diodenpaket ohne bleihaltige Materialien hergestellt wird, erfüllt es die Anforderungen für den Umweltschutz.
  • Nachfolgend wird die Erfindung anhand von in der beiliegenden Zeichnung dargestellten Ausführungsbeispielen näher erläutert.
  • 1 ist eine schematische Darstellung einer konventionellen integrierten Schaltung oder eines Halbleiterpakets.
  • 2 illustriert im Stand der Technik bekannte Halbleiter-Diodenpakete mit äußeren Leiterstiften in verschiedenen Formen.
  • 3 ist eine schematische Darstellung eines Chipscale-Diodenpakets gemäß der vorliegenden Erfindung ohne äußere Leiterstifte.
  • 4 ist eine schematische Darstellung zweier identischer Leiterrahmen, die zum Halten eines Diodenchips während der Herstellung von Diodenpaketen gemäß der vorliegenden Erfindung verwendet werden.
  • 5 ist eine partielle Querschnittdarstellung eines halbfertigen Produkts der offenbarten Diodenpakete der vorliegenden Erfindung, bei dem noch keine externen Elektroden ausgebildet sind.
  • 6 ist eine weitere partielle Querschnittdarstellung, die das fertige Produkt der offenbarten Diodenpakete der vorliegenden Erfindung mit ausgebildeten externen Elektroden zeigt.
  • 7 ist eine schematische Darstellung eines weiteren Ausführungsbeispiels der Diodenpakete gemäß der vorliegenden Erfindung, an dem mehrere äußere Elektroden ausgebildet sind.
  • Das in 3 dargestellte Chipscale-Diodenpaket 10 gemäß der vorliegenden Erfindung ist hierin als ein Diodenpaket definiert, das insgesamt nicht größer als ein Chip ist, an zwei Enden externe Elektroden 60 aufweist und insbesondere keine äußeren, freiliegenden Leiterstifte enthält.
  • Wie in 4 bis 6 dargestellt, umfasst das Diodenpaket 10 gemäß der vorliegenden Erfindung mindestens einen Diodenchip 20, zwei Leiterrahmenelektroden (auch als interne Elektroden bezeichnet) 33, ein gekapseltes Gehäuse 50 und zwei externe Elektroden 60.
  • Das technische Merkmal dieses Diodenpakets 10 gemäß der vorliegenden Erfindung besteht darin, dass der Diodenchip 20 und die Leiterrahmenelektroden 33 in dem versiegelten Gehäuse 50 gekapselt sind und dass beide Leiterrahmenelektroden 33 mit derselben Struktur jeweils an einer oberen Fläche und einer unteren Fläche des Diodenchips 20 installiert und mithilfe eines speziellen Mittels damit verbunden sind, welches es ermöglicht, beide Leiterrahmenelektroden 33 um 180 Grad und gespiegelt zueinander zu drehen. Zugunsten der Klarheit sind die beiden Leiterrahmenelektroden 33 hier als gespiegelte Leiterrahmenelektroden (oder interne Elektroden) 33 definiert.
  • Um weiter ins Detail zu gehen, ist jeweils ein Ende der gespiegelten Leiterrahmenelektroden 33 entweder mit der oberen Fläche oder der unteren Fläche des Diodenchips 20 verbunden, während das entgegengesetzte Ende sich nicht nur zu einer lateralen Fläche des gekapselten Gehäuses 50 erstreckt, sondern auch in elektrischer Verbindung mit einer entsprechenden externen Elektrode 60 steht, die bereits auf eine laterale Fläche des gekapselten Gehäuses 50 aufgebracht ist.
  • Somit sind die gespiegelten Leiterrahmenrahmenelektroden 33 nach der Kapselung in dem versiegelten Gehäuse 50 als interne Elektroden ausgebildet und gleichzeitig elektrisch an die externen Elektroden 60 des Diodenpakets 10 angeschlossen, so dass das offenbarte Diodenpaket 10 der vorliegenden Erfindung Diodenmerkmale aufweist und als Halbleiterdiode verwendet werden kann.
  • In 7 zeigt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung ein Diodenpaket 15 vom Anordnungstyp, das vom strukturellen Aufbau her – zusätzlich dazu, dass es zwei oder mehrere Diodenchips 20 aufweist – dieselbe Grundstruktur wie das oben erwähnte Diodenpaket 10 hat, und damit mindestens zwei oder mehr Diodenchips 20 umfasst, deren jeweilige gespiegelte Leiterrahmenelektroden 33 an der oberen und unteren Fläche installiert und damit verbunden sind, ein gekapseltes Gehäuse 50, das alle Diodenchips 20 und alle gespiegelten Leiterrahmenelektroden 33 so kapselt, dass das Paket insgesamt nicht größer als ein Chip vom Anordnungstyp ist, und zahlreiche externe Elektroden, die dazu dienen, eine elektrische Verbindung zu den entsprechenden gespiegelten Leiterrahmenelektroden 33 herzustellen.
  • Das Diodenpaket 10 oder das Diodenpaket 15 vom Anordnungstyp gemäß der vorliegenden Erfindung können als beliebige Halbleiterdiode ausgeführt sein, solange sie auf geeignete Weise in einem bekannten Halbleiter-Diebond-Verfahren hergestellt werden, und können vorzugsweise eine Suppressordiode (Transient Voltage Suppression Diode, TVS) sein, eine Schottkydiode, eine Schaltdiode, eine Zenerdiode oder eine Gleichrichterdiode, ohne jedoch darauf beschränkt zu sein.
  • Die gespiegelten Leiterrahmendioden 33 werden aus einem oder mehreren bleifreien leitenden Metallen oder Legierungen daraus hergestellt, die aus der Gruppe gewählt werden, die aus Silber (Ag), Zinn (Sn), Kupfer (Cu), Gold (Au), Nickel (Ni), Palladium (Pd) und Platin (Pt) besteht, ohne jedoch darauf beschränkt zu sein.
  • Das gekapselte Gehäuse 50 kann aus einem Keramikmaterial oder einem Kunststoffmaterial bestehen, und wird vorzugsweise aus einem Epoxidharz gebildet.
  • Wie in 4 bis 6 dargestellt, wird eine leitende Haftschicht 41 aus einer bleifreien leitenden Paste 40 verwendet, um den Diodenchip 20 und die entsprechenden gespiegelten Leiterrahmenelektroden 33 zu einer integrierten Struktur zu verbinden.
  • Die bleifreie leitende Paste enthält ein oder mehrere bleifreie leitende Metalle, die aus der Gruppe gewählt werden, die aus Silber (Ag), Zinn (Sn), Kupfer (Cu), Gold (Au), Nickel (Ni), Palladium (Pd) und Platin (Pt) besteht, ohne jedoch darauf beschränkt zu sein.
  • Die externen Elektroden 60 werden unter Verwendung bekannter Verfahren zum Beschichten, Eintauchen, Aufdampfen oder Sputtern hergestellt, und die externen Elektroden bestehen aus einem oder mehreren bleifreien leitenden Metallen oder Legierungen daraus, die aus der Gruppe gewählt werden, die aus Silber (Ag), Zinn (Sn), Kupfer (Cu), Gold (Au), Nickel (Ni), Palladium (Pd) und Platin (Pt) besteht, ohne jedoch darauf beschränkt zu sein.
  • Entsprechend seinem Einsatz in verschiedenen industriellen Anwendungsbereichen wird das Diodenpaket 10 aus 3 oder 6 mit einem einzelnen Diodenchip 20 und gekapselt als Chipscale-Halbleiterdiode mit SMT-Gehäuse (abgekürzt als SMT-Diodenpaket) oder als Diodenpaket 15 vom Anordnungstyp aus 7 mit mehreren Diodenchips 20 und gekapselt als Chipscale-Halbleiterdiode vom Anordnungstyp mit SMT-Gehäuse (abgekürzt als SMT-Diodenpaket vom Anordnungstyp) ausgeführt.
  • Wie in 4 dargestellt, sieht ein Verfahren zur Herstellung des Diodenpakets 10 oder des Diodenpakets 15 vom Anordnungstyp gemäß der vorliegenden Erfindung die Vorbereitung einer vorgestanzten Komponente 30 vorab vor, wobei der strukturelle Aufbau der vorgestanzten Komponente 30 mindestens eine oder mehrere Leiterrahmenplatten 31 aufweist, die parallel und mit einem Abstand zueinander angeordnet sind, und zahlreiche Positionierungsbohrungen 35, die an symmetrischen Positionen in der vorgestanzten Komponente 30 ausgebildet sind.
  • Das technische Hauptmerkmal bezüglich der Herstellung eines SMT-Diodenpakets oder eines SMT-Diodenpakets vom Anordnungstyp gemäß der vorliegenden Erfindung besteht darin, dass zwei identische, vorgestanzte Komponenten 30 zweckbestimmt eingesetzt und um 180 zueinander gedreht werden, und anschließend durch die entsprechenden Positionierungsbohrungen 35 zueinander ausgerichtet und als gestapelte gespiegelte Teile übereinander angeordnet werden. Zugunsten der Klarheit werden die zwei identischen vorgestanzten Komponenten 30, die um 180 Grad zueinander gedreht und gespiegelt werden, hier als gespiegelte, vorgestanzte Komponenten 30 definiert.
  • Diese neuartigen gespiegelten, vorgestanzten Komponenten 30 sind zur Herstellung einer Halbleiterdiode geeignet und ihre praktische Anwendung kann zur Konstruktion spezieller Verpackungsautomaten zum Einsatz in der automatisierten Fertigung des Diodenpakets 10 oder des Diodenpakets 15 vom Anordnungstyp gemäß der vorliegenden Erfindung beitragen und die Serienfertigung des Diodenpakets 10 oder des Diodenpakets 15 vom Anordnungstyp erleichtern.
  • Das Herstellungsverfahren für das Chipscale-Diodenpaket 10 oder das Diodenpaket 15 vom Anordnungstyp gemäß der vorliegenden Erfindung ermöglicht die Herstellung der oben genannten SMT-Diodenpakete oder SMT-Diodenpakete vom Anordnungstyp. Als Beispiel zur Veranschaulichung des Herstellungsverfahrens wird ein Chipscale-Diodenpaket 10 genommen, dessen Herstellungsprozess folgende Schritte umfasst:
    • 1. Anordnen gespiegelter, vorgestanzter Komponenten 30;
  • Wie in 4 dargestellt, werden zwei identische vorgestanzte Komponenten 30, die jeweils eine oder mehrere Leiterrahmenplatten 31 aufweisen, um 180 Grad zueinander gedreht und gespiegelt, und unter Verwendung ihrer Positionierungsbohrungen 35 exakt zueinander ausgerichtet, so dass sie gestapelt werden können.
    • 2. Aufbringen von bleifreien leitenden Pasten 40;
  • Wie in 4 dargestellt, wird mithilfe eines Druck- oder Beschichtungsverfahrens eine bleifreie leitende Paste 40 auf einen vorgegebenen Bereich auf jeder Leiterrahmenplatte 31 der vorgestanzten Komponenten 30 aufgebracht, an dem der Diodenchip 20 präzise fixiert werden soll.
    • 3. Bonden und Löten des Diodenchips 20;
  • Wie in 4 dargestellt, werden die Diodenchips 20 mithilfe eines Die-Bonders jeweils präzise an ihre entsprechende Leiterrahmenplatte 31 gebondet, die aus den vorgestanzten Komponenten 30 zum Bonden des Diodenchips 20 angeordnet ist. Dank der Die-Bonding-Technologie wird jeder Spalt zwischen einem Diodenchip 20 und seinen zwei korrespondierenden Leiterrahmenplatten 31, die aus einem Satz aus gespiegelten, vorgestanzten Komponenten 30 zum Bonden des Diodenchips 20 angeordnet sind, gleichmäßig mit bleifreien, leitenden Pasten 40 gefüllt.
  • Nach dem Ausbacken härtet die bleifreie leitende Paste 40 zu einer leitenden Haftschicht 41 aus, so dass eine obere Fläche des Diodenchips 20 an eine erste Leiterrahmenplatte 31 gebondet wird und eine untere Fläche des Diodenchips 20 an eine zweite Leiterrahmenplatte 31 gebondet wird, die um 180 Grad zu der ersten Leiterrahmenplatte 31 gedreht und gespiegelt angeordnet ist, so dass alle Komponenten fest gebondet wie gelötet sind.
    • 4. Verpacken und Herstellen von gespiegelten Leiterrahmenelektroden (oder internen Elektroden) 33;
  • Wie in 5 dargestellt, wird der Diodenchip 20, nachdem er sowohl an seiner oberen als auch seiner unteren Fläche an die entsprechende Leiterrahmenplatte 31 gelötet wurde, in eine Gehäuseform platziert und halb geschmolzenes Kunstharz wird in die Form injiziert.
  • Nach dem Aushärten des Kunstharzes ist ein gekapseltes Gehäuse 50 entstanden, das den Diodenchip 20 und die zwei korrespondierenden Leiterrahmenplatten 31, die zum Bonden des Diodenchips 20 angeordnet sind, einkapselt. Nach dem Entgraten und Zuschneiden erstreckt sich jeweils ein Ende jeder der an den Diodenchip 20 gelöteten Leiterrahmenplatten 31 an eine laterale Fläche des gekapselten Gehäuses 50, so dass die zwei korrespondierenden Leiterrahmenplatten 31, die sowohl mit der oberen als auch der unteren Fläche des Diodenchips 20 verlötet sind, als gespiegelte Leiterrahmenelektroden (oder interne Elektroden) 33 in dem gekapselten Gehäuse 50 ausgebildet sind.
    • 5. Aufbringen von externen Elektroden 60, um ein fertiges Diodenpaket 10 ohne äußere Leiterstifte zu erhalten;
  • Wie in 5 und 6 dargestellt, wird jede laterale Fläche des gekapselten Gehäuses 50 mithilfe von Beschichten, Eintauchversilberung oder einem Dünnschichtverfahren mit einer externen Elektrode 60 beschichtet, um eine elektrische Verbindung mit den internen Elektroden 33 des gekapselten Gehäuses 50 herzustellen. Damit ist ein Chipscale-Diodenpaket 10 gemäß der vorliegenden Erfindung fertig.
  • Wie in 3 oder 7 dargestellt, weist das fertige Diodenpaket 10 ohne äußere Leiterstifte gemessen an seinen physikalischen Eigenschaften Diodenmerkmale auf, so dass das Diodenpaket 10 gemäß der vorliegenden Erfindung zur Verwendung als eine Halbleiterdiode qualifiziert ist.
  • So erfüllt das Herstellungsverfahren für ein Chipscale-Diodenpaket 10 oder ein Diodenpaket 15 vom Anordnungstyp gemäß der vorliegenden Erfindung aufgrund dessen, dass keine bleihaltige Zinnpaste verwendet wird, verschiedene internationale Bestimmungen zum Umweltschutz. Da das gemäß dem vorgestellten Verfahren gefertigte Chipscale-Diodenpaket 10 oder das Diodenpaket 15 vom Anordnungstyp außerdem keine äußeren Leiterstifte enthält, weist es keine Probleme hinsichtlich der Maßgenauigkeit auf, kann die Verpackungsstabilität verbessern und ist insbesondere für die automatisierte Serienfertigung geeignet.

Claims (6)

  1. Chipscale-Diodenpaket ohne äußere Leiterstifte, umfassend: einen oder mehrere Diodenchips (20), die jeweils aus einer TVS-Diode, einer Schottkydiode, einer Schaltdiode, eine Zenerdiode oder eine Gleichrichterdiode bestehen; ein oder mehrere Paare aus gespiegelten Leiterrahmenelektroden (33), die jeweils als interne Elektroden an einen oder mehrere Diodenchips (20) gebondet sind, wobei jedes Paar aus gespiegelten Leiterrahmenelektroden zwei identische Leiterrahmenelektroden umfasst, von welchen eine um 180 Grad zu der anderen gedreht und gespiegelt und mit einer oberen Fläche des korrespondierenden Diodenchips verbunden ist, und die andere mit einer unteren Fläche desselben Diodenchips verbunden ist; ein gekapseltes Gehäuse (50), das aus einem Keramikmaterial oder einem Kunststoffmaterial besteht und alle Diodenchips (20) und alle gespiegelten Leiterrahmenelektroden (33) kapselt, mit der Ausnahme, dass jeweils ein Ende jeder Leiterrahmenelektrode (33) an einer lateralen Fläche des gekapselten Gehäuses (50) freigelegt ist; und ein oder mehrere Paare aus externen Elektroden (60), wobei jedes Paar zwei gegenüberliegende externe Elektroden umfasst, von welchen die eine auf eine laterale Seite des gekapselten Gehäuses (50) aufgebracht ist und die andere auf eine andere laterale Fläche desselben gekapselten Gehäuses (50) aufgebracht ist, und die gegenüberliegenden externen Elektroden jeweils elektrisch mit ihren korrespondierenden gespiegelten Leiterrahmenelektroden (33) verbunden sind.
  2. Chipscale-Diodenpaket nach Anspruch 1, dadurch gekennzeichnet, dass eine leitende Haftschicht aus einer bleifreien leitenden Paste (40) zwischen jeden Diodenchip (20) und die korrespondierenden gespiegelten Leiterrahmenelektroden (33) gebondet ist, um den Diodenchip zu bonden.
  3. Chipscale-Diodenpaket nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die gespiegelten Leiterrahmenelektroden (33) und die externen Elektroden (60) aus einem oder mehreren bleifreien leitenden Metallen bestehen, die aus der Gruppe gewählt werden, die aus Silber (Ag), Zinn (Sn), Kupfer (Cu), Gold (Au), Nickel (Ni), Palladium (Pd) und Platin (Pt) besteht, oder einer metallischen Legierung daraus.
  4. Chipscale-Diodenpaket nach Anspruch 2 oder 3, wobei die bleifreie leitende Paste (40) ein oder mehrere bleifreie leitende Metalle enthält, die aus der Gruppe gewählt werden, die aus Silber (Ag), Zinn (Sn), Kupfer (Cu), Gold (Au), Nickel (Ni), Palladium (Pd) und Platin (Pt) besteht.
  5. Verfahren zur Herstellung des Chipscale-Diodenpakets nach einem der Ansprüche 1 bis 4, umfassend die folgenden Schritte: a) Vorbereiten einer vorgestanzten Komponente mit einer oder mehreren Leiterrahmenplatten, die parallel und mit Abstand zueinander angeordnet sind, und zahlreichen Positionierungsbohrungen, die an symmetrischen Positionen darin ausgebildet sind, b) Anordnen einer gespiegelten vorgestanzten Komponente, die aus zwei identischen vorgestanzten Komponenten aus Schritt a) besteht, indem die eine um 180 Grad gedreht und bezüglich der anderen gespiegelt angeordnet wird und beide durch ihre Positionierungsbohrungen zueinander akkurat ausgerichtet werden; c) Aufbringen von bleifreien leitenden Pasten auf einen vorgegebenen Bereich der gespiegelten, vorgestanzten Komponenten aus Schritt b), an dem ein relativer Diodenchip befestigt werden soll; d) Bonden von einem oder mehreren, präzise an den jeweils vorgegebenen Bereich aus Schritt c) gelöteten Diodenchips, bestehend aus einer TVS-Diode, einer Schottkydiode, einer Schaltdiode, einer Zenerdiode oder einer Gleichrichterdiode, so dass die obere Fläche jedes Diodenchips jeweils an eine zugehörige Leiterrahmenplatte aus den gespiegelten vorgestanzten Komponenten gelötet ist und seine untere Fläche an eine andere zugehörige Leiterrahmenplatte aus denselben gespiegelten vorgestanzten Komponenten gelötet ist; e) Packen eines versiegelten Gehäuses, so dass jeder Diodenchip und jede Leiterrahmenplatte aus Schritt d) gekapselt ist, mit der Ausnahme, dass bei jeder Leiterrahmenplatte ein Ende an einer lateralen Fläche des gekapselten Gehäuses freigelegt ist; und f) Aufbringen einer externen Elektrode auf jede relative laterale Fläche des gekapselten Gehäuses an dem entsprechenden freigelegten Ende der Leiterrahmenplatte aus Schritt e), so dass jede externe Elektrode jeweils elektrisch mit einem entsprechenden Ende der gespiegelten Leiterrahmenelektroden verbunden ist, die in dem versiegelten Gehäuse gekapselt sind; wobei dadurch ein Chipscale-Diodenpaket ohne äußere Leiterstifte erhalten wird.
  6. Verfahren zur Herstellung des Chipscale-Diodenpakets nach Anspruch 5, wobei das erhaltene Diodenpaket ein SMT-Diodenpaket mit einem einzelnen Diodenchip oder ein SMT-Diodenpaket vom Anordnungstyp mit mehreren Diodenchips ist.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI651830B (zh) * 2015-02-17 2019-02-21 立昌先進科技股份有限公司 多功能小型化表面黏著型電子元件及其製法
KR20180094345A (ko) * 2017-02-15 2018-08-23 주식회사 모다이노칩 칩 패키지

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6016111B2 (ja) * 1978-02-03 1985-04-23 株式会社東芝 光結合素子用リ−ドフレ−ム
JPS59143348A (ja) * 1983-02-07 1984-08-16 Hitachi Ltd 電子部品
US5103289A (en) * 1990-02-06 1992-04-07 Square D Company Dual sip package structures
JPH06310362A (ja) * 1993-04-24 1994-11-04 Taiyo Yuden Co Ltd リードフレーム及びその製造方法
US5506174A (en) * 1994-07-12 1996-04-09 General Instrument Corp. Automated assembly of semiconductor devices using a pair of lead frames
WO1996036071A2 (en) * 1995-05-12 1996-11-14 Philips Electronics N.V. Method of manufacturing a semiconductor device suitable for surface mounting
US20020113301A1 (en) * 2001-02-20 2002-08-22 Tai Pei Ling Leadless semiconductor package
TWI233195B (en) * 2003-12-19 2005-05-21 Concord Semiconductor Corp Method of distributing conducting adhesive to lead frame
JP2005286121A (ja) * 2004-03-30 2005-10-13 Toshiba Corp 半導体装置及びその製造方法
JP4503046B2 (ja) * 2007-05-30 2010-07-14 株式会社東芝 半導体装置の製造方法
JP5341337B2 (ja) * 2007-10-25 2013-11-13 スパンション エルエルシー 半導体装置及びその製造方法
TWI394176B (zh) * 2009-03-06 2013-04-21 Sfi Electronics Technology Inc 一種晶片型熱敏電阻及其製法
US8981539B2 (en) * 2013-06-10 2015-03-17 Alpha & Omega Semiconductor, Inc. Packaged power semiconductor with interconnection of dies and metal clips on lead frame
US8957510B2 (en) * 2013-07-03 2015-02-17 Freescale Semiconductor, Inc. Using an integrated circuit die configuration for package height reduction
US8987881B2 (en) * 2013-07-10 2015-03-24 Freescale Semiconductor, Inc. Hybrid lead frame and ball grid array package

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