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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die vorliegende Erfindung bezieht sich auf einen Chip-Widerstand vom Drahtbonding-Verbindungstyp, und ein Verfahren zur Herstellung eines solchen Chip-Widerstandes.
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2. Beschreibung des Standes der Technik
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Im Stand der Technik ist der folgende Chip-Widerstand vorgeschlagen worden, wie er in der
JP-A-9-162002 beschrieben wird. Dieser Chip-Widerstand ist so aufgebaut, dass von zwei vorderen Elektroden, die mit einem Widerstands-Material verbunden sind, eine als eine Elektrode für das Drahtbonden verwendet wird, und eine Stirnoberflächen-Elektrode, die elektrisch leitend mit der anderen vorderen Elektrode ist, wird als eine Anschlusselektrode für das Löten verwendet.
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Normaler Weise wird ein solcher Chip-Widerstand auf die folgende Weise hergestellt. Dabei wird ein großformatiges Substrat präpariert, bei dem primäre Teilungsnuten und sekundäre Teilungsnuten, die sich in einem Gittermuster erstrecken, ausgebildet werden. Die vorderen Elektroden werden in Paaren auf einer vorderen Oberfläche des großformatigen Substrats ausgebildet, um die primären Teilungsnuten seitlich zu schneiden. Zusätzlich werden jeweils Widerstands-Materialien ausgebildet, die mit den Paaren der vorderen Elektroden und Schutzfilmen bzw. -Schichten verbunden sind, die die Widerstand-Materialien bedecken bzw. abdecken. Anschließend wird das großformatige Substrat längs der primären Teilungsnuten primär zerteilt (zerbrochen), um dadurch streifenförmige Substrate zu erhalten. Dann werden die Stirnoberflächen-Elektroden durch Sputtern bzw. Zerstäubung, Beschichten usw. auf einer der geteilten Oberflächen der streifenförmigen Substrate ausgebildet. Anschließend werden die streifenförmigen Substrate sekundär längs der sekundären Teilungsnuten geteilt. Damit wird eine große Zahl von einzelnen Chips erhalten, die in individuelle Stücke aufgeteilt worden sind.
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Bei dem oben erwähnten allgemeinen Herstellungsverfahren nach dem Stand der Technik werden jedoch die vorderen Elektroden, die in die primären Teilungsnuten des großformatigen Substrats fließen, an zwei Bruchoberflächen jedes der streifenförmigen Substrate freigelegt, wenn das großformatige Substrat primär längs der primären Teilungsnuten in die streifenförmigen Substrate aufgeteilt wird. Damit kann das Verbindungsvermögen bzw. die Konnektivität zwischen einer vorderen Elektrode für das Löten und der entsprechenden End- bzw. Stirnoberflächen-Elektrode verbessert werden. Die andere vordere Elektrode für das Drahtbonden hängt jedoch auch über der gegenüber liegenden Stirnoberfläche des streifenförmigen Substrats. Wenn jeder der so komplettierten Chip-Bestandteilte auf einer Leiter- bzw. Schaltungsplatte montiert wird, wird eine hintere Elektrode leicht aufgrund eines elektrisch leitenden Materials (ein Lötmittel oder ein elektrisch leitendes Klebemittel) mit der vorderen Elektrode für das Drahtbonden kurzgeschlossen, wobei das elektrisch leitende Material vorgesehen wird, um fest auf einem Verdrahtungsmuster der Leiterplatte fixiert zu werden, jedoch über den Stirnoberflächen-Seiten der Chip-Komponente übergehangen ist.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Die Erfindung ist unter Berücksichtigung dieser aktuellen Umstände des Standes der Technik entwickelt worden. Ein erstes Ziel der Erfindung ist es, einen Chip-Widerstand zur Verfügung zu stellen, bei dem eine exzellente Zuverlässigkeit für die Verbindung zwischen einer vorderen Elektrode für das Löten und einer Stirnoberflächen-Elektrode gewährleistet werden kann, und gleichzeitig ein Kurzschließen zwischen einer vorderen Elektrode für das Drahtbonden und einer hinteren Elektrode verhindert werden kann, wenn die fertiggestellte Chip-Komponente auf einer Leiterplatte montiert wird. Es ist ein zweites Ziel der Erfindung, ein Verfahren zur Herstellung eines solchen Chip-Widerstandes zur Verfügung zu stellen.
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Um das oben erwähnte erste Ziel zu erreichen, ist der Chip-Widerstand gemäß der Erfindung ein Chip-Widerstand, der enthält: Ein quader- bzw. würfelförmiges isolierendes Substrat; eine erste vordere Elektrode und eine zweite vordere Elektrode, die auf einer Stirnfläche des isolierenden Substrats mit einem vorher bestimmten Abstand zwischen der ersten und der zweiten vorderen Elektrode ausgebildet werden; ein Widerstands-Material, das ausgebildet wird, um die erste und die zweite vordere Elektrode zu überbrücken; ein Schutzfilm bzw. eine Schutzschicht, der bzw. die das Widerstands-Material abdeckt; eine hintere Elektrode, die auf einer hinteren Oberfläche des isolierenden Materials ausgebildet ist; und eine Stirnoberflächen-Elektrode, die so ausgebildet ist, um eine elektrische Leitung zwischen der hinteren Elektrode und der ersten vorderen Elektrode aufzubauen, wobei die zweite vordere Elektrode als eine Elektrode für das Drahtbonden dient; wobei: die erste vordere Elektrode im Schnitt in einer L-Form ausgebildet wird, um sich von der vorderen Oberfläche des isolierenden Substrats zu einer Stirnoberfläche des isolierenden Substrats zu erstrecken, und die zweite vordere Elektrode linear bzw. geradlinig auf der vorderen Oberfläche des isolierenden Substrats ausgebildet ist, um sich bis zu einem Eckenbereich des isolierenden Substrats zu erstrecken.
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Bei dem so konfigurierten Chip-Widerstand wird die erste vordere Elektrode, die als eine Elektrode für das Löten dient, zu einer im Schnitt L-Form ausgebildet, um sich von der vorderen Oberfläche des isolierenden Substrats zu der Stirnoberfläche des isolierenden Substrats zu erstrecken, und die zweite vordere Elektrode, die als die Elektrode für das Drahtbonden dient, wird linear bzw. geradlinig auf der vorderen Oberfläche des isolierenden Substrats ausgebildet, um sich bis zu dem Eckenbereich des isolierenden Substrats zu erstrecken. Dementsprechend kann das Leitungsvermögen bzw. die Konnektivität zwischen der ersten vorderen Elektrode und der Stirnoberflächen-Elektrode gewährleistet werden. Gleichzeitig kann ein Kurzschließen zwischen der zweiten vorderen Elektrode und der hinteren Elektrode verhindert werden, wenn die so komplettierte Chip-Komponente auf einer Leiterplatte montiert wird.
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Das folgende Verfahren zur Herstellung eines Chip-Widerstandes gemäß der Erfindung wird als ein Verfahren zur Erzielung des oben erwähnten zweiten Ziels zur Verfügung gestellt. Danach enthält das Verfahren die folgenden Schritte: Präparieren bzw. Vorbereiten eines großformatigen Substrats mit einer großen Zahl von Teilungsnuten, die an einer vorderen bzw. Stirnoberfläche des großformatigen Substrats ausgebildet werden, um sich parallel in vorher bestimmten Abständen zu erstrecken; Ausbildung von ersten vorderen bzw. stirnseitigen Elektroden an der vorderen bzw. Stirnoberfläche des großformatigen Substrats, um sich mit den Teilungsnuten zu überlappen; Ausbildung von zweiten vorderen bzw. stirnseitigen Elektroden auf der vorderen bzw. stirnseitigen Oberfläche des großformatigen Substrats, um sich mit erwarteten Teilungslinien zu überlappen, von denen jede zwischen einem Paar von benachbarten der Teilungslinien eingestellt bzw. angeordnet wird; Ausbilden von Widerstands-Materialien, um die ersten vorderseitigen Elektroden und die zweiten vorderseitigen Elektroden zu überbrücken; Ausbilden von hinteren Elektroden auf einer hinteren Oberfläche des großformatigen Substrats; Aufteilen des großformatigen Substrats längs der Teilungsnuten, um die ersten vorderseitigen bzw. stirnseitigen Elektroden zu halbieren; Zerschneiden des großformatigen Substrats längs der erwarteten Teilungslinien durch eine Dicing- bzw. Zersäge- bzw. Trennklinge, um die zweiten vorderen Elektroden zu halbieren bzw. in zwei Teile zu spalten; und Ausbilden von Stirnoberflächen-Elektroden auf einer Stirnoberfläche der streifenförmigen Substrate, die durch Aufteilen des großformatigen Substrats längs der Teilungsnuten erhalten werden, so dass die Elektroden an der Stirnoberfläche eine elektrische Leitung zwischen den ersten vorderseitigen bzw. stirnseitigen Elektroden und den hinteren Elektroden aufbauen können.
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Auf diese Weise werden die Teilungsnuten, die sich in vorher bestimmten Abständen parallel erstrecken, in der vorderseitigen bzw. stirnseitigen Oberfläche des großformatigen Substrats ausgebildet, und jede der erwarteten Teilungslinien wird vorher zwischen benachbarten der Teilungsnuten festgelegt bzw. festgesetzt. An der vorderseitigen Oberfläche des großformatigen Substrats werden die ersten vorderseitigen Elektroden, die sich mit den Teilungsnuten überlappen, und die zweiten vorderseitigen Elektroden, die sich mit den erwarteten Teilungslinien überlappen, abwechselnd bzw. alternativ in einer Richtung senkrecht zu den Teilungsnuten ausgebildet. Dann wird das großformatige Substrat längs der Teilungsnuten zerbrochen bzw. aufgeteilt und längs der erwarteten Teilungslinien zerspaltet bzw. gediced, um dadurch die streifenförmigen Substrate zu erhalten. Da die ersten stirnseitigen bzw. vorderen Elektroden in die Teilungsnuten fließen, wird damit jede der ersten stirnseitigen Elektroden, die längs der Teilungsnuten zerbrochen wird, im Schnitt zu einer L-Form ausgebildet, um sich von der stirnseitigen Oberfläche des entsprechenden streifenförmigen Substrats zu einer Stirnoberfläche des streifenförmigen Substrats zu erstrecken. Andererseits hängt nicht jede der zweiten stirnseitigen Elektroden, die längs der erwarteten Teilungslinie zertrennt bzw. gediced werden, über der gegenüberliegenden Stirnoberfläche des entsprechenden streifenförmigen Substrats. Wenn also jede der Stirnoberflächen-Elektroden an der einen Stirnoberfläche des entsprechenden streifenförmigen Substrats in dem nachfolgenden Schritt ausgebildet wird, kann dadurch eine exzellente Zuverlässigkeit für die Verbindung zwischen der ersten vorderen bzw. stirnseitigen Elektrode und der Stirnoberflächen-Elektrode gewährleistet werden. Gleichzeitig kann das Kurzschließen zwischen der zweiten vorderen bzw. stirnseitigen Elektrode und der hinteren Elektrode verhindert werden, wenn die so komplettierte Chip-Komponente auf einer Leiterplatte montiert wird.
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Zusätzlich wird das folgende Verfahren zur Herstellung eines Chip-Widerstandes gemäß der Erfindung als ein weiteres Verfahren zur Erzielung des oben erwähnten zweiten Ziels zur Verfügung gestellt. D. h., dass das Verfahren die folgenden Schritte enthält: Präparieren bzw. Vorbereiten eines großformatigen Substrats mit vorderen bzw. stirnseitigen Teilungsnuten und hinteren bzw. rückseitigen Teilungsnuten, die abwechselnd bzw. alternativ in gegenüberliegenden vorderen und hinteren Oberflächen des großformatigen Substrats jeweils ausgebildet werden, um sich parallel zu erstrecken; Ausbilden von ersten vorderen bzw. stirnseitigen Elektroden und zweiten vorderen bzw. stirnseitigen Elektroden auf der vorderen Oberfläche des großformatigen Substrats, wobei sich die ersten vorderen Elektroden mit den vorderen Teilungsnuten überlappen und die zweiten vorderen Elektroden sich mit virtuellen Linien überlappen, auf die die hinteren Teilungsnuten projiziert werden; Ausbilden von Widerstands-Materialien, um die ersten vorderen Elektroden und die zweiten vorderen Elektroden zu überbrücken; Ausbilden von hinteren Elektroden in Bereichen, von denen jeder zwischen benachbarten der hinteren Teilungsnuten auf der hinteren Oberfläche des großformatigen Substrats gelegt bzw. festgelegt wird; Aufteilen des großformatigen Substrats längs der vorderen Teilungsnuten, um doppelte streifenförmige Substrate zu erhalten, bei denen jeder der beiden streifenförmigen Bereiche miteinander durch die entsprechende hintere Teilungsnut verbunden ist; Ausbilden von Elektroden an der Stirnoberfläche an gegenüberliegenden Stirnoberflächen jedes der doppelten streifenförmigen Substrate, so dass die Elektroden an der Stirnoberfläche eine elektrische Leitung zwischen den ersten vorderen Elektroden und den hinteren Elektroden aufbauen können; und Zerlegen der doppelten streifenförmigen Substrate längs der hinteren Teilungsnuten, um streifenförmige Substrate zu erhalten.
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Auf diese Weise werden die vorderen Teilungsnuten und die hinteren Teilungsnuten, die sich parallel erstrecken, vorher in abwechselnder Positionsbeziehung in der gegenüberliegenden vorderen und hinteren Oberfläche des großformatigen Substrats jeweils ausgebildet, und die ersten vorderen Elektroden, die sich mit den vorderen Teilungsnuten überlappen, und die zweiten vorderen Elektroden, die sich mit virtuellen Linien überlappen, auf die die hinteren Teilungsnuten projiziert werden, abwechselnd an der vorderen Oberfläche des großformatigen Substrates in einer Richtung senkrecht zu jeder Teilungsnut ausgebildet. Dann wird das großformatige Substrat längs der vorderen Teilungsnuten zertrennt, um dadurch die doppelten streifenförmigen Substrate zu erhalten. Damit hängen die Endbereiche der ersten vorderen Elektroden über den beiden Bruchoberflächen jedes der doppelten streifenförmigen Substrate längs der vorderen Teilungsnuten. Wenn die Stirnoberflächen-Elektroden auf den beiden Bruchoberflächen jedes der doppelten streifenförmigen Substrate bei dem nachfolgenden Schritt ausgebildet werden, kann deshalb eine exzellente Zuverlässigkeit bei der Verbindung zwischen den ersten vorderen Elektroden und den Stirnoberflächenelektroden gewährleistet werden. Dann werden die doppelten streifenförmigen Substrate längs der hinteren Teilungsnuten halbiert, um dadurch die streifenförmigen Substrate zu erhalten. Damit hängt keine der zweiten vorderen Elektroden über einer Bruchoberfläche des entsprechenden streifenförmigen Substrats längs der hinteren Teilungsnut. Dementsprechend kann ein Kurzschließen zwischen der zweiten vorderen Elektrode und der hinteren Elektrode verhindert werden, wenn die so komplettierte Chipkomponente auf einer Leiterplatte montiert wird.
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Gemäß der Erfindung ist es möglich, einen Chip-Widerstand zur Verfügung zu stellen, bei dem die Konnektivität bzw. das Verbindungsvermögen zwischen einer ersten vorderen Elektrode, die als eine Elektrode für das Löten dient, und einer Stirnoberflächen-Elektrode gewährleistet werden kann, und gleichzeitig ein Kurzschließen zwischen einer zweiten vorderen Elektrode, die als eine Elektrode für das Drahtbonden dient, und einer hinteren Elektrode verhindert werden kann, wenn die komplettierte Chipkomponente auf einer Leiterplatte montiert wird, sowie ein Verfahren zur Herstellung eines solchen Chip-Widerstandes.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 ist eine Draufsicht auf einen Chip-Widerstand gemäß einer ersten Ausführungsform der Erfindung;
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2 ist eine Schnittansicht längs der Linie II-II von 1;
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3 ist eine zur Erläuterung dienende Ansicht, die einen Zustand zeigt, bei dem der Chip-Widerstand auf einer Leiterplatte montiert ist;
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4A bis 4D sind zur Erläuterung dienende Ansichten, die das Herstellungsverfahren für den Chip-Widerstand zeigen;
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5A bis 5D sind zur Erläuterung dienende Ansichten, die das Herstellungsverfahren für den Chip-Widerstand zeigen;
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6A bis 6D sind zur Erläuterung dienende Ansichten, die das Herstellungsverfahren für den Chip-Widerstand zeigen;
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7A bis 7D sind zur Erläuterung dienende Ansichten, die das Herstellungsverfahren für den Chip-Widerstand zeigen;
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8 ist eine Schnittansicht eines Chip-Widerstandes gemäß einer zweiten Ausführungsform der Erfindung;
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9A bis 9D sind zur Erläuterung dienende Ansichten, die das Herstellungsverfahren für den Chip-Widerstand zeigen;
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10A bis 10D sind zur Erläuterung dienende Ansichten, die das Herstellungsverfahren für den Chip-Widerstand zeigen;
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11A bis 11C sind zur Erläuterung dienende Ansichten, die das Herstellungsverfahren für den Chip-Widerstand zeigen;
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12A bis 12C sind zur Erläuterung dienende Ansichten, die das Herstellungsverfahren für den Chip-Widerstand zeigen;
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13A und 13B sind zur Erläuterung dienende Ansichten, die das Herstellungsverfahren für den Chip-Widerstand zeigen; und
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14A und 14B sind zur Erläuterung dienende Ansichten, die das Herstellungsverfahren für den Chip-Widerstand zeigen.
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DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
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Ausführungsformen der Erfindung werden nun unter Bezugnahme auf die Zeichnungen beschrieben werden. Wie in den 1 und 2 gezeigt ist, wird ein Chip-Widerstand 1 gemäß einer ersten Ausführungsform der Erfindung durch ein isolierendes Substrat 2, eine erste vordere bzw. stirnseitige Elektrode 3, eine zweite vordere bzw. stirnseitige Elektrode 4, ein Widerstandsmaterial 5, einen Schutzfilm bzw. eine Schutzschicht 6, eine hintere Elektrode 7, eine hintere bzw. endseitige Oberflächenelektrode 8, eine erste äußere Elektrode 9 und eine zweite äußere Elektrode 10 gebildet. Das isolierende Substrat 2 ist wie ein Quader bzw. ein Würfel geformt. Die erste vordere Elektrode 3 und die zweite vordere Elektrode 4 werden auf einer vorderen Oberfläche des isolierenden Substrats 2 mit einem vorher bestimmten Abstand zwischen der ersten und der zweiten vorderen Elektrode 3 und 4 ausgebildet. Das Widerstandsmaterial 5 wird so gestaltet, dass es die erste und die zweite vordere Elektrode 3 und 4 überbrückt. Der Schutzfilm 6 bedeckt das Widerstandsmaterial 5. Die hintere Elektrode 7 wird auf einer hinteren Oberfläche des isolierenden Substrats 2 ausgebildet. Die hintere bzw. endseitige Oberflächenelektrode 8 wird so ausgebildet, dass sie eine elektrische Verbindung zwischen der hinteren Elektrode 7 und der ersten vorderen Elektrode 3 aufbaut. Die erste äußere bzw. externe Elektrode 9 bedeckt die frei liegenden Bereiche der ersten vorderen Elektrode 3, der hinteren Elektrode 7 und der endseitigen Oberflächenelektrode 8. Die zweite externe Elektrode 10 bedeckt einen frei liegenden Bereich der zweiten vorderen Elektrode 4.
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Das isolierende Substrat 2 ist ein Alumina- bzw. Aluminiumoxid-Substrat, das aus einem keramischen Werkstoff hergestellt wird. Eine große Anzahl solcher isolierenden Substrate 2 kann erhalten werden, indem ein großformatiges Substrat längs der ersten Teilungsnuten (und erwarteten Teilungslinien) und der zweiten Teilungsnuten aufgeteilt wird, die sich vertikal und seitlich bzw. quer in einem Gittermuster erstrecken. Das großformatige Substrat wird später beschrieben werden.
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Die erste vordere Elektrode 3 und die zweite vordere Elektrode 4 werden durch Siebdrucken einer Ag-Pd Paste bzw. Masse auf die vordere Oberfläche des isolierenden Substrats 2 und anschließendes Trocknen und Sintern der Ag-Pd Paste gewonnen. Die zweite vordere Elektrode 4 wird so ausgebildet, dass sie wesentlich größer als die erste vordere Elektrode 3 ist. Hierbei wird die erste vordere Elektrode 3 im Schnitt zu einer L-Form ausgestaltet, um sich von der vorderen Oberfläche des isolierenden Substrats 2 zu einer dargestellten linksseitigen Stirnoberfläche des isolierenden Substrats 2 zu erstrecken. Ein konisch zulaufender abgefaster bzw. abgeschrägter Bereich 2a, zu dem ein End- bzw. Stirnbereich der ersten vorderen Elektrode 3 hinein geht, wird an einem oberen Bereich der Stirn- bzw. Endoberfläche des isolierenden Substrats 2 ausgebildet. Andererseits hängt die zweite vordere Elektrode 4 nicht über einer dargestellten rechtsseitigen Stirnoberfläche des isolierenden Substrats 2. Die zweite vordere Elektrode 4 wird geradlinig bzw. linear (in der Draufsicht in einer I-Form) auf der vorderen Oberfläche des isolierenden Substrats 2 ausgebildet, um sich bis zu einem Eckenbereich des isolierenden Substrats 2 zu erstrecken.
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Das Widerstandsmaterial 5 wird durch Siebdrucken einer Widerstandsmaterial-Paste aus Rutheniumoxid usw. auf die vordere Oberfläche des isolierenden Substrats 2 und anschließendes Trocknen und Sintern der Widerstandsmaterial-Paste gebildet. Longitudinal gegenüber liegende Endbereiche des Widerstandsmaterials 5 überlappen sich mit ersten vorderen Elektroden 3 und der zweiten vorderen Elektrode 4. Obwohl es nicht dargestellt ist, wird eine Trimmnut (trimming groove) zur Einstellung eines Widerstandswertes in dem Widerstandsmaterial 5 ausgebildet.
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Der Schutzfilm 6 hat eine Zweischicht-Struktur, die aus einer Vor- bzw. Unterlackierungs-Schicht und einer Überlackierungs-Schicht besteht. Von dieser Struktur wird die Unterlackierungs-Schicht durch Siebdrucken, Trocknen und Sintern einer Glaspaste bzw. eines Glasmaterials erhalten, und die Überlackierungs-Schicht wird durch Siebdrucken und thermisches Aushärten einer Paste bzw. Masse auf Basis eines Epoxidharzes erhalten.
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Die hintere Elektrode 7 wird durch Siebdrucken der Ag-Pd Paste bzw. Masse auf der hinteren Oberfläche des isolierenden Substrates 2 und anschließendes Trocknen und Sintern der Ag-Pd Paste gewonnen. Die hintere Elektrode 7 wird so ausgebildet, dass sie sich zwischen den longitudinal gegenüber liegenden Endbereichen der hinteren Oberfläche des isolierenden Substrats 2 erstreckt.
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Die Stirn- bzw. Endoberflächen-Elektrode 8 wird durch Sputtern bzw. Zerstäuben von Ni-Cr usw. auf eine Stirnoberfläche des isolierenden Substrats 2 erhalten. Die Endoberflächen-Elektrode 8 wird auf der dargestellten linksseitigen Stirnoberfläche des isolierenden Substrats 2 ausgebildet, um eine elektrische Leitung zwischen der ersten vorderen Elektrode 3 und der hinteren Elektrode 7 aufzubauen.
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Jede der ersten und zweiten externen bzw. äußeren Elektroden 9 und 10 hat eine Zweischichten-Struktur, die aus einer Sperrschicht und einer äußeren bzw. externen Verbindungsschicht besteht. Von dieser Struktur ist die Sperrschicht eine Ni-plattierte Schicht, die durch elektrolytisches Galvanisieren bzw. Plattieren ausgebildet wird, und die äußere Verbindungsschicht ist eine Au-plattierte Schicht, die durch elektrolytisches Galvanisieren bzw. Plattieren ausgebildet wird.
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Wie in 3 gezeigt ist, wird der so konfigurierte Chip-Widerstand 1 auf einer Leiterplatte 20 unter Verwendung von gleichzeitigem Löten und Drahtbonden montiert. D. h., ein Verdrahtungsmuster 21 und ein nicht gezeigtes Verdrahtungsmuster werden auf der Leiterplatte im Abstand voneinander vorgesehen. In einem Zustand, bei dem der Chip-Widerstand 1 auf einem (Zahlwort) Verdrahtungsmuster 21 montiert wird, werden die erste äußere Elektrode 9, die die erste vordere Elektrode 3 bedeckt, die hintere Elektrode 7 und die Endoberflächen-Elektrode 8 fest auf dem Verdrahtungsmuster 21 durch ein Lötmittel 22 fixiert, und die zweite externe Elektrode 10, die die zweite vordere Elektrode 4 bedeckt, wird mit dem anderen Verdrahtungsmuster durch Drähte 23 verbunden. Die Drähte 23 werden aus Gold, Aluminium usw. hergestellt und individuell fest auf der zweiten äußeren Elektrode 10 und dem anderen Verdrahtungsmuster durch Ultraschall-Schweißen fixiert.
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Als Nächstes wird ein Verfahren zur Herstellung eines Chip-Widerstands 1 mit der oben beschriebenen Konfiguration unter Bezugnahme auf die 4A bis 4D, 5A bis 5D, 6A bis 6D und 7A bis 7D erläutert werden. Übrigens zeigen die 4A bis 4D Draufsichten eines großformatigen Substrats, die 5A bis 5D zeigen Schnittansichten, genommen längs der Linien XI-XI der 4A bis 4D, die 6A bis 6D zeigen Draufsichten auf die streifenförmigen Substrate und einzelne Chips, und die 7A bis 7D zeigen Schnittansichten, genommen längs der Linie X2-X2 der 6A bis 6D.
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Wie in den 4A und 5A gezeigt ist, wird zunächst das großformatige Substrat 11 präpariert bzw. vorbereitet, aus dem eine große Zahl von isolierenden Substraten 2 gewonnen kann. Erste Teilungsnuten 12 und die zweite Teilungsnuten 13, von denen jede im Schnitt zu einer V-Form ausgebildet wird, werden in einer vorderen Oberfläche des großformatigen Substrats 11 in einem Gittermuster vorgesehen bzw. gebildet. Zusätzlich werden erwartete Teilungslinien M, die als virtuelle Linien dienen, so eingestellt bzw. ausgebildet, dass jede der erwarteten Teilungslinien M so angeordnet werden kann, um eine Sektion zwischen einem Paar von benachbarten der ersten Teilungsnuten 12 zu halbieren. Jede der rechtwinkligen Zellen, die durch die gepaarten ersten Teilungsnuten 12, die erwarteten Teilungslinien M und die zweiten Teilungslinien 13 unterteilt bzw. parzelliert bzw. aufgeteilt sind, ist ein Chip-Formationsbereich, in dem ein Chip-Widerstand ausgebildet werden kann. Obwohl mehrere solcher Chip-Formationsbereiche zur Erläuterung in den 4A bis 4D gezeigt sind, wird übrigens jeder Schritt, der im Folgenden beschrieben werden wird, tatsächlich kollektiv bzw. gemeinsam an dem großformatigen Substrat 11 durchgeführt, das einer großen Zahl solcher Chip-Formationsbereiche entspricht.
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D. h., eine Ag-Pd Paste bzw. Masse wird auf die vordere Oberfläche und eine hintere Oberfläche des großformatigen Substrats 11 siebgedruckt und dann getrocknet und gesintert. Wie in den 4B und 5B gezeigt ist, werden also die ersten vorderen Elektroden 3 und die zweiten vorderen Elektroden 4 abwechselnd auf der vorderen Oberfläche des großformatigen Substrats 11 in einer Richtung ausgebildet, die die erste Teilungsnuten 12 seitlich bzw. quer schneidet, und die hinteren Elektroden 7, die sich wie Gürtel erstrecken, werden auf der hinteren Oberfläche des großformatigen Substrats 11 in der Richtung ausgebildet, die die ersten Teilungsnuten 12 seitlich bzw. quer schneidet (Elektrodenausbildungsschritt).
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Hierbei werden die ersten vorderen Elektroden 3 so ausgebildet, dass sie sich mit den ersten Teilungsnuten 12 überlappen. Dementsprechend fließen die ersten vorderen Elektroden 3 in die ersten Teilungsnuten 12. Zusätzlich werden die zweiten vorderen Elektroden 4 mit einer gleichmäßigen Dicke auf dem großformatigen Substrat 11 ausgebildet, um sich so mit den erwarteten Teilungslinien M zu überlappen. Jede der zweiten vorderen Elektroden 4 ist so ausgebildet, dass sie ungefähr zwei mal so groß wie jede der ersten vorderen Elektroden 3 ist. Das bedeutet in Bezug auf die beiden Chip-Formationsbereiche, die kontinuierlich zueinander in einer Links/Rechts-Richtung mit Zwischenschaltung bzw. Zwischenanordnung der erwarteten Teilungslinie M zwischen ihnen gemäß 4B ist, dass die zweiten vorderen Elektroden 4 mit einer großen Fläche in einem zentralen Bereich der beiden Chip-Formationsregionen bzw. -Bereiche ausgebildet werden, und dass die ersten vorderen Elektroden 3 mit einer kleinen Fläche auf der linken und der rechten Seite unter Zwischenschaltung bzw. Zwischenanordnung der zweiten vorderen Elektroden 4 dazwischen ausgebildet werden.
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Als Nächstes wird eine Widerstandsmaterial-Paste bzw. -Masse aus Rutheniumoxid usw. auf die vordere Oberfläche des großformatigen Substrates 11 siebgedruckt und dann getrocknet und gesintert. Damit werden Widerstandsmaterialien 5, die mit den ersten vorderen Elektroden 3 und den zweiten vorderen Elektroden 4 verbunden sind, die jeweils miteinander gepaart sind, ausgebildet, wie in den 4C und 5C gezeigt ist (Schritt der Bildung des Widerstandsmaterials).
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Als Nächstes wird eine Glaspaste bzw. Glasmasse auf die vordere Oberfläche des großformatigen Substrats 11 siebgedruckt und dann getrocknet und gesintert. Dadurch werden Unterlackierungsschichten ausgebildet, die die Widerstandsmaterialien 5 bedecken. Dann werden Trennnuten (nicht dargestellt) in den Widerstandsmaterialien 5 aus dem Bereich über den Unterlackierungsschichten ausgebildet, um die Widerstandswerte der Widerstandsmaterialien 5 einzustellen. Dann wird eine Paste bzw. Masse auf der Basis von Epoxidharzen siebgedruckt und thermisch ausgehärtet, um die Überlackierungsschichten zu bilden, so dass die Überlackierungsschichten die Unterlackierungsschichten bedecken können. Auf diese Weise werden, wie in den 4D und 5D gezeigt ist, Schutzfilme 6 ausgebildet, von denen jeder eine Zweischichtenstruktur hat, die aus der Unterlackierungsschicht und der Überlackierungsschicht besteht (Schritt der Bildung des Schutzfilms bzw. der Schutzschicht).
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Die Schritte, die bisher ausgeführt wurden, beziehen sich auf eine diskontinuierliche bzw. batchweise Ver- bzw. Bearbeitung des großformatigen Substrats 11. Als Nächstes wird das großformatige Substrat 11 längs der ersten Teilungsnuten 12 aufgeteilt (zerbrochen), und das großformatige Substrat 11 wird durch eine Trenn- bzw. Dice-Klinge längs der erwarteten Teilungslinien M zerschnitten. Damit werden aus dem großformatigen Substrat 11 streifenförmige Substrate 11A erhalten, wie in den 6A und 7A gezeigt ist (Schritt der primären Teilung).
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Die ersten vorderen Elektroden 3 werden längs der ersten Teilungsnuten 12 durch die primäre Teilung halbiert. Dementsprechend wird jede der ersten vorderen Elektroden 3 im Schnitt zu einer L-Form ausgestaltet, um sich von einer vorderen Oberfläche des entsprechenden streifenförmigen Substrats 11A zu einer endseitigen bzw. stirnseitigen Oberfläche des streifenförmigen Substrats 11A zu erstrecken. Andererseits werden die zweiten vorderen Elektroden 4 längs der erwarteten Teilungslinien M zertrennt bzw. zersägt bzw. gediced, um halbiert zu werden. Deshalb hängt keine der zweiten vorderen Elektroden 4 über der gegenüberliegenden Stirnoberfläche des entsprechenden streifenförmigen Substrats 11A. Übrigens entspricht ein abgeschrägter bzw. abgefaster Bereich 2a jedes isolierenden Substrats 2, wie in 2 gezeigt ist, einer Neigung bzw. einem Hang der entsprechenden ersten Teilungsnut 12, die durch die primäre Teilung geteilt wird.
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Als Nächstes wird Ni-Cr usw. auf eine der geteilten Oberflächen der streifenförmigen Substrate 11A gesputtert bzw. zerstäubt. Damit werden die Stirnoberflächen-Elektroden 8 auf einer (Zahlwort) End- bzw. Stirnoberfläche der streifenförmigen Substrate 11A ausgebildet, wie in den 6B und 7B gezeigt ist (Schritt der Ausbildung der Endoberflächen-Elektroden). Die elektrische Leitung zwischen den ersten vorderen Elektroden 3 und den hinteren Elektroden 7 auf den einander gegenüberliegenden vorderen und hinteren Oberflächen der streifenförmigen Substrate 11A wird in entsprechender Weise und jeweils durch die. Stirnoberflächen-Elektroden 8 aufgebaut. Da jede der ersten vorderen Elektroden 3 im Schnitt zu einer L-Form ausgestaltet wird, um sich von der vorderen Oberfläche des entsprechenden streifenförmigen Substrats 11A zu der Endoberfläche des streifenförmigen Substrats 11A zu erstrecken, kann eine exzellente Zuverlässigkeit bei der Verbindung zwischen den Endoberflächen-Elektroden 8 und den ersten vorderen Elektroden 3 aufrecht erhalten werden.
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Dann werden die streifenförmigen Substrate 11A längs der zweiten Teilungsnuten 13 zerbrochen bzw. getrennt (sekundär geteilt). Damit wird eine große Anzahl von einzelnen Chips 11B, die jeweils eine äquivalente Größe zu der des Chip-Widerstands 1 haben, aus den streifenförmigen Substraten 11A erhalten, wie in den 6C und 7C gezeigt ist (Schritt der sekundären Teilung).
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Als Nächstes wird elektrolytisches Galvanisieren unter Verwendung von Ni oder einem ähnlichen Material auf die einzelnen Chips 11B angewandt, die in die einzelnen Stücke zertrennt worden sind. Damit werden basisplattierte Schichten, die die freiliegenden Bereiche der ersten vorderen Elektroden 3, der hinteren Elektroden 7 und die Endoberflächen-Elektroden 8 bedecken, und basisplattierte Schichten, die die freiliegenden Bereiche der zweiten vorderen Elektroden 4 bedecken, jeweils ausgebildet. Dann wird elektrolytisches Galvanisieren bzw. Plattieren unter Verwendung von Au, Sn, Cu oder ähnlichen Materialien angewandt, um externe Verbindungsschichten auszubilden, um damit die basisplattierten Schichten zu bedecken. Damit werden erste äußere Elektroden 9 und zweite äußere Elektroden 10, die jeweils eine Zweischichtstruktur haben, die aus der basisplattierten Schicht und der externen bzw. äußeren Verbindungsschicht besteht, konfiguriert, wie in den 6D und 7D gezeigt ist. Als Ergebnis hiervon werden die in 1 gezeigten Chip-Widerstände 1 komplettiert bzw. fertiggestellt.
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Wie oben beschrieben wurde, wird bei dem Chip-Widerstand 1 gemäß der ersten Ausführungsform die erste vordere Elektrode 3, die als eine Elektrode für das Löten dient, im Schnitt zu einer L-Form ausgestaltet, um sich von der vorderen Oberfläche des isolierenden Substrats 2 zu einer Stirnoberfläche des isolierenden Substrats 2 zu erstrecken, und die zweite vordere Elektrode 4, die als eine Elektrode für das Drahtbonden dient, hängt nicht über der gegenüberliegenden Stirnoberfläche des isolierenden Substrats 2, sondern ist geradlinig bzw. linear auf der vorderen Oberfläche des isolierenden Substrats 2 ausgebildet, um sich bis zu dem Eckenbereich des isolierenden Substrats 2 zu erstrecken. Dementsprechend kann die Konnektivität bzw. das Verbindungsvermögen zwischen der ersten vorderen Elektrode 3 und der Endoberflächen-Elektrode 8 gewährleistet werden. Gleichzeitig kann das Kurzschließen zwischen der zweiten vorderen Elektrode 4 und der hinteren Elektrode 7 verhindert werden, wenn die so komplettierte Chip-Komponente auf einer Leiterplatte montiert wird.
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Zusätzlich werden bei dem Verfahren zur Herstellung des Chip-Widerstandes 1 gemäß der ersten Ausführungsform die ersten Teilungsnuten 12, die sich parallel in vorher bestimmten Abständen erstrecken, in der vorderen Oberfläche des großformatigen Substrats 11 ausgebildet. Zusätzlich werden die erwarteten Teilungslinien M, die als virtuelle Linien dienen, vorher festgelegt, so dass jede der erwarteten Teilungslinien M so angeordnet werden kann, dass sie einen Abschnitt bzw. eine Sektion zwischen benachbarten der ersten Teilungsnuten 12 halbiert. Die ersten vorderen Elektroden 3, die sich mit den ersten Teilungsnuten 12 überlappen, und die zweiten vorderen Elektroden 4, die die erwarteten Teilungslinien M überlappen, werden abwechselnd auf der vorderen Oberfläche des großformatigen Substrats 11 in einer Richtung ausgebildet, die senkrecht zu den ersten Teilungsnuten 12 ist. Dann wird das großformatige Substrat 11 längs der ersten Teilungsnuten 12 zerbrochen bzw. zertrennt und längs der erwarteten Teilungslinien M gediced bzw. zersägt, um dadurch die streifenförmigen Substrate 11A zu erhalten. Dementsprechend wird jede der ersten vorderen Elektroden 3, die längs der ersten Teilungsnuten 12 zerbrochen bzw. zertrennt werden, im Schnitt zu einer L-Form ausgestaltet, um sich von der vorderen Oberfläche des entsprechenden streifenförmigen Substrats 11A zu einer End- bzw. Stirnoberfläche des streifenförmigen Substrats 11A zu erstrecken. Jede der zweiten vorderen Elektroden 4, die durch Dicen längs der erwarteten Teilungslinien M zerschnitten wird, hängt jedoch nicht über der gegenüberliegenden End- bzw. Stirnoberfläche des entsprechenden streifenförmigen Substrats 11A. Dementsprechend wird jede der Endoberflächen-Elektroden 8 auf einer Stirnoberfläche des entsprechenden streifenförmigen Substrats 11A in dem nachfolgenden Schritt ausgebildet. Damit kann eine exzellente Zuverlässigkeit bei der Verbindung zwischen der ersten vorderen Elektrode 3 und der Endoberflächen-Elektrode 8 gewährleistet werden. Gleichzeitig kann das Kurzschließen zwischen der zweiten vorderen Elektrode 4 und der hinteren Elektrode 7 verhindert bzw. ausgeschlossen werden, wenn die so komplettierte Chip-Komponente auf einer Leiterplatte montiert wird. Dementsprechend ist es möglich, die zweite vordere Elektrode 4 mit einer großen Fläche auszugestalten, was vorteilhaft ist, wenn beispielsweise Bonding auf die zweite vordere Elektrode 4 angewandt wird.
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8 ist eine Schnittansicht eines Chip-Widerstands 30 gemäß einer zweiten Ausführungsform der Erfindung. In 8 werden die Bereiche, die denen in den 1 und 2 entsprechen, jeweils durch die gleichen Bezugszeichen bezeichnet.
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Der in 8 gezeigte Chip-Widerstand 30 unterscheidet sich von dem Chip-Widerstand 1 gemäß der ersten Ausführungsform in dem Punkt, dass ein konischer, schräg ausgestalteter bzw. gefaster Bereich 2b ausgebildet wird, um sich von einer hinteren Oberfläche eines isolierenden Substrats 2 zu einer dargestellten rechtsseitigen Stirnoberfläche des isolierenden Substrats 2 zu erstrecken. Mit Ausnahme dieses Unterschiedes hat der Chip-Widerstand 30 im Grunde die gleiche Konfiguration wie der Chip-Widerstand 1. Der abgeschrägte bzw. abgefaste Bereich 2b hat die gleiche Form wie der abgeschrägte Bereich 2a, der ausgestaltet wird, um sich von einer vorderen Oberfläche des isolierenden Substrats 2 zu einer dargestellten linksseitigen Stirnoberfläche des isolierenden Substrats 2 zu erstrecken. Ein Randbereich einer hinteren Elektrode 7 wird in einer getrennten Position von dem abgeschrägten Bereich 2b festgelegt bzw. vorgesehen.
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Als Nächstes wird ein Verfahren zur Herstellung des Chip-Widerstands 30 gemäß der zweiten Ausführungsform unter Bezugnahme auf die 9A bis 9D, die 10A bis 10D, die 11A bis 11C, 12A bis 12C, die 13A und 13B und die 14A und 14B beschrieben werden. Dabei zeigen übrigens die 9A bis 9D Draufsichten eines großformatigen Substrats, die 10A bis 10D zeigen Schnittansichten, genommen längs der Linie X1-X1 der 9A bis 9D, die 11A bis 11O zeigen Draufsichten der doppelten streifenförmigen Substrate und der streifenförmigen Substrate, die 12A bis 12C zeigen Schnittansichten, genommen längs der Linien X2-X2 der 11A bis 11C, die 13A und 13B zeigen Draufsichten von einzelnen Chips, und die 14A und 14B zeigen Schnittansichten, genommen längs der Linien X3-X3 in den 13A und 13B.
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Zunächst wird, wie in den 9A und 10A gezeigt ist, das großformatige Substrat 40 vorbereitet bzw. präpariert, aus dem eine große Zahl von isolierenden Substraten 2 erhalten bzw. gewonnen werden kann. Erste vordere Teilungsnuten 41 und zweite Teilungsnuten 42, von denen jede im Schnitt zu einer V-Form ausgestaltet wird, werden in einer vorderen Oberfläche des großformatigen Substrats 40 in einem Gittermuster vorgesehen bzw. zur Verfügung gestellt. Erste hintere Teilungsnuten 43, von denen jede im Schnitt zu einer V-Form ausgestaltet wird, werden in einer hinteren Oberfläche des großformatigen Substrats 40 vorgesehen bzw. zur Verfügung gestellt, so dass jede der ersten hinteren Teilungsnuten 43 so angeordnet werden kann, um eine Sektion bzw. einen Schnitt zwischen einem Paar von benachbarten der ersten vorderen Teilungsnuten 41 zu halbieren. D. h., das großformatige Substrat 40 unterscheidet sich von dem großformatigen Substrat 11 (siehe 4A bis 4D), das bei der ersten Ausführungsform verwendet wird, in dem folgenden Punkt. Die erwarteten Teilungslinien M werden nämlich so gesetzt bzw. eingestellt, dass jede der erwarteten Teilungslinien M angeordnet werden kann, um eine Sektion zwischen einem Paar von benachbarten der ersten Teilungsnuten 12 in dem großformatigen Substrat 11 gemäß der ersten Ausführungsform zu halbieren, während die ersten hinteren Teilungsnuten 43 in der hinteren Oberfläche des großformatigen Substrats 40 gemäß der zweiten Ausführungsform entsprechend den erwarteten Teilungslinien M vorgesehen werden.
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Eine Ag-Pd Paste bzw. Masse wird auf die vordere Oberfläche und die hintere Oberfläche des so konfigurierten großformatigen Substrats 40 siebgedruckt und dann getrocknet und gesintert. Damit werden, wie in den 9B und 10B gezeigt ist, erste vordere Elektroden 3 und zweite vordere Elektroden 4 abwechselnd auf der vorderen Oberfläche des großformatigen Substrats 40 in einer Richtung ausgebildet, die quer bzw. seitlich die ersten vorderen Teilungsnuten 41 schneidet, und hintere Elektroden 7 werden in Bereichen bzw. Regionen ausgebildet, von denen jede(r) zwischen benachbarte der ersten hinteren Teilungsnuten 43 auf der hinteren Oberfläche des großformatigen Substrats 40 (Elektroden-Formungsschritt) angeordnet bzw. gebracht wird.
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Hierbei werden die ersten vorderen Elektroden 3 ausgebildet, um sich mit den ersten vorderen Teilungsnuten 41 zu überlappen. Dementsprechend fließen die ersten vorderen Elektroden 3 in die ersten vorderen Teilungsnuten 41. Die zweiten vorderen Elektroden 4 werden mit gleichmäßiger Dicke auf der flachen vorderen Oberfläche des großformatigen Substrats 40 ausgebildet. Zusätzlich werden die hinteren Elektroden 7 in leicht getrennten Positionen in Bezug auf bzw. von den ersten hinteren Teilungsnuten 43 ausgebildet. Die hinteren Elektroden 7 werden mit einer gleichmäßigen Dicke auf der flachen hinteren Oberfläche des großformatigen Substrats 40 ausgestaltet.
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Als Nächstes wird eine Widerstandsmaterial-Paste bzw. -Masse aus Rutheniumoxid usw. auf die vordere Oberfläche des großformatigen Substrats 40 siebgedruckt und dann getrocknet und gesintert. Damit werden, wie in den 9C und 10C dargestellt ist, Widerstandsmaterialien 5 ausgebildet, die mit den ersten vorderen Elektroden 3 und den zweiten vorderen Elektroden 4 verbunden sind, die jeweils miteinander gepaart sind (Schritt der Ausbildung der Widerstandsmaterialien).
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Als Nächstes wird eine Glas-Paste bzw. -Masse auf die vordere Oberfläche des großformatigen Substrats 40 siebgedruckt und dann getrocknet und gesintert. Dadurch werden Unterlackierungsschichten ausgebildet, die die Widerstandsmaterialien 5 abdecken bzw. bedecken. Dann werden Trimmnuten (nicht dargestellt) in den Widerstandsmaterialien 5 von einem Bereich über den Unterlackierungsschichten aus ausgebildet, um die Widerstandswerte der Widerstandsmaterialien 5 einzustellen. Dann wird eine Paste bzw. Masse auf der Basis von Epoxidharzen siebgedruckt und thermisch ausgehärtet, um Überlackierungsschichten zu bilden, so dass die Überlackierungsschichten die Unterlackierungsschichten bedecken können. Damit werden, wie in 9D und 10D dargestellt ist, Schutzfilme 6 ausgebildet, von denen jeder eine Zweischichtstruktur hat, die aus der Unterlackierungsschicht und der Überlackierungsschicht besteht (Schritt der Ausgestaltung des Schutzfilms).
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Die Schritte, die bisher durchgeführt wurden, sind Batchprozess-Schritte an dem großformatigen Substrat 40. Als Nächstes wird das großformatige Substrat 40 primär längs der ersten vorderen Teilungsnuten 41 zerteilt. Damit werden, wie in den 11A und 12A dargestellt ist, doppelte streifenförmige Substrate 40A aus dem großformatigen Substrat 40 erhalten (primärer Teilungsschritt). Bei dieser Gelegenheit werden die ersten hinteren Teilungsnuten 43, die auf den Seiten der hinteren Oberfläche der zweiten vorderen Elektrode 4 positioniert sind, nicht primär geteilt bzw. zertrennt, sondern nur die ersten vorderen Teilungsnuten 41, die sich erstrecken, um die ersten vorderen Elektroden 3 vertikal zu schneiden, werden primär geteilt bzw. zertrennt. Deshalb werden bei jedem der doppelten streifenförmigen Substrate 40A die beiden streifenförmigen Bereiche miteinander durch die zweiten vorderen Elektroden 4 verbunden, unzerbrochen gelassen. Die erste vordere Elektrode 3 wird längs der ersten vorderen Teilungsnuten 41 durch die primäre Teilung halbiert. Dementsprechend wird jede der ersten vorderen Elektroden 3 im Schnitt zu einer L-Form ausgestaltet, um sich von einer vorderen Oberfläche des entsprechenden doppelten streifenförmigen Substrats 40A zu einer End- bzw. Stirnoberfläche des doppelten streifenförmigen Substrats 40A zu erstrecken.
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Als Nächstes wird Ni-Cr usw. auf die beiden gegenüberliegenden geteilten Oberflächen jedes der doppelten streifenförmigen Substrate 40A gesputtert bzw. zerstäubt. Damit werden, wie in 11B und 12B gezeigt ist, die Elektroden 8 an den End- bzw. Stirnoberflächen auf den linken und rechten Stirnoberflächen jedes der doppelten streifenförmigen Substrate 40A ausgebildet, und die elektrische Leitung zwischen den ersten vorderen Elektroden 3 und den hinteren Elektroden 7 auf den einander gegenüber liegenden vorderen und hinteren Oberflächen des doppelten streifenförmigen Substrats 40A wird durch die Elektroden 8 an den Stirnoberflächen entsprechend und jeweils aufgebaut (Schritt der Ausgestaltung der Elektroden an den Stirnoberflächen). Bei dieser Gelegenheit wird jede der ersten vorderen Elektroden 3 im Schnitt zu einer L-Form ausgestaltet, um sich von der vorderen Oberfläche des entsprechenden doppelten streifenförmigen Substrats 40A zu einer Stirnoberfläche des doppelten streifenförmigen Substrats 40A zu erstrecken. Dementsprechend kann eine exzellente Zuverlässigkeit bei der Verbindung zwischen den Elektroden 8 an den Stirnoberflächen und den ersten vorderen Elektroden 3 aufrechterhalten bzw. gewährleistet werden. Übrigens werden die Elektroden 8 an den Stirnoberflächen durch Zerstäuben auf den doppelten streifenförmigen Substraten 40A ausgebildet, die in einer Rauf/Runter-Richtung (up/down direction) bei dem Schritt zur Ausgestaltung der Elektroden an den Stirnoberflächen akkumuliert werden. Bei dieser Gelegenheit kann eine bilaterale Symmetrie in den doppelten streifenförmigen Substraten 40A beibehalten werden. Dementsprechend kann jedes der doppelten streifenförmigen Substrate 40A in einer horizontalen Position ohne irgend eine Neigung angeordnet werden, so dass die Elektroden 8 an den Stirnoberflächen kollektiv bzw. gemeinsam durch Sputtern auf den geteilten Oberflächen der doppelten streifenförmigen Substrate 40A gebildet werden können.
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Dann wird jedes der doppelten streifenförmigen Substrate 40A längs der entsprechenden Teilungsnut 43 von vorn nach hinten (front back) halbiert. Damit werden, wie in 11C und 12C dargestellt ist, zwei streifenförmige Substrate 40B aus einem doppelten streifenförmigen Substrat 40A erhalten (Schritt der sekundären Teilung). Die zweiten vorderen Elektroden 4 werden durch die sekundäre Teilung halbiert. Die zweiten vorderen Elektroden 4 werden jedoch auf der flachen vorderen Oberfläche des doppelten streifenförmigen Substrats 40A ausgebildet. Dementsprechend hängen die zweiten vorderen Elektroden 4 nicht über den Bruchoberflächen der streifenförmigen Substrate 40B. D. h., jedes der streifenförmigen Substrate 40B hat die Elektroden 8 an den Stirnoberflächen, die auf ihrer einen Stirnoberfläche durch den Schritt der Ausgestaltung der Elektroden an der Stirnoberfläche ausgebildet werden, es wird jedoch keine Elektrode an der Stirnoberfläche auf einer gegenüberliegenden Stirnoberfläche des streifenförmigen Substrats 40B ausgebildet, das durch den zweiten Teilungsschritt zerbrochen bzw. zertrennt wird. Ein vorher bestimmter Abstand wird zwischen der gegenüberliegenden Stirnoberfläche (die Oberfläche, die durch die sekundäre Trennung zerteilt wird) und jeder der zweiten vorderen Elektroden 4 sichergestellt bzw. gewährleistet. Übrigens entspricht der abgeschrägte bzw. abgefaste Bereich 2b jedes isolierenden Substrats 2, das in 8 gezeigt ist, einer Neigung bzw. einer Abschrägung der entsprechenden ersten hinteren Teilungsnut 43, die durch die sekundäre Teilung getrennt wird.
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Als Nächstes werden die streifenförmigen Substrate 40B tertiär längs der zweiten Teilungsnuten 42 getrennt. Damit wird, wie in 13A und 14A dargestellt ist, eine große Zahl von einzelnen Chips 40C, die jeweils eine äquivalente Größe zu der des Chip-Widerstandes 30 haben, aus den streifenförmigen Substraten 40B erhalten (Schritt der tertiären Teilung).
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Als Nächstes wird elektrolytische Galvanisierung unter Verwendung von Ni oder einem ähnlichem Material auf die einzelnen Chips 40C angewandt, die zu individuellen Stücken zertrennt worden sind. Damit werden jeweils Schichten mit einer Basis- bzw. Grundgalvanisierung, die die frei liegenden Bereiche der ersten vorderen Elektroden 3, die hinteren Elektroden 7 und die Elektroden 8 an den Stirnoberflächen bedecken, sowie basis-plattierte bzw. galvanisierte Grundschichten ausgebildet, die die frei liegenden Bereiche der zweiten vorderen Elektroden 4 bedecken. Dann wird eine elektrolytische Galvanisierung unter Verwendung von Au, Sn, Cu oder einem ähnlichen Material durchgeführt, um externe Verbindungsschichten auszubilden, so dass die externen Verbindungsschichten die basis-plattierten bzw. galvanisierten Grundschichten bedecken können. Damit werden, wie in 13B und 14B dargestellt ist, erste externe bzw. äußere Elektroden 9 und zweite externe bzw. äußere Elektroden 10 ausgebildet, von denen jede eine Zweischicht-Struktur hat, die aus der galvanisierten Grundschicht und der äußeren Verbindungsschicht besteht (Schritt der Ausgestaltung der äußeren Elektrode). Als Ergebnis hiervon werden die Chip-Widerstände 30 komplettiert, die in 8 gezeigt sind.
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Wie oben beschrieben wurde, werden bei dem Verfahren zur Herstellung des Chip-Widerstandes 30 gemäß der zweiten Ausführungsform die ersten vorderen Teilungsnuten 41 und die ersten hinteren Teilungsnuten 43, die sich parallel erstrecken, vorher in abwechselnder Positionsbeziehung in den gegenüberliegenden vorderen und hinteren Oberflächen des großformatigen Substrats 40 jeweils ausgebildet. Die ersten vorderen Elektroden 3, die sich mit den ersten vorderen Teilungsnuten 41 überlappen, und die zweiten vorderen Elektroden 4, die die virtuellen Linien überlappen, auf die die ersten hinteren Teilungsnuten 43 projiziert werden, werden auf der vorderen Oberfläche des großformatigen Substrats 40 ausgebildet. Dann wird das großformatige Substrat 40 primär längs der ersten vorderen Teilungsnuten 41 zerteilt, um dadurch die doppelten streifenförmigen Substrate 40A zu erhalten. Damit hängen die Endbereiche der ersten vorderen Elektroden 3 über den beiden Bruchoberflächen jedes der doppelten streifenförmigen Substrate 40A längs der ersten vorderen Teilungsnuten 41. Wenn die Elektroden 8 an den stirnseitigen Oberflächen auf den beiden Bruchoberflächen jedes der doppelten streifenförmigen Substrate 40A bei dem nachfolgenden Schritt ausgebildet werden, kann eine exzellente Zuverlässigkeit in der Verbindung zwischen den ersten vorderen Elektroden 3 und den Elektroden 8 an den Stirnoberflächen gewährleistet werden. Dann werden die doppelten streifenförmigen Substrate 40A längs der ersten hinteren Teilungsnuten 43 halbiert, um dadurch die streifenförmigen Substrate 40B zu erhalten. Damit hängt keine der zweiten vorderen Elektroden 4 über der Bruchoberfläche des entsprechenden streifenförmigen Substrats 40B längs der ersten hinteren Teilungsnut 43. Deshalb ist es möglich, ein Kurzschließen zwischen der zweiten vorderen Elektrode 4 und der hinteren Elektrode 7 zu vermeiden, wenn die so komplettierte Chip-Komponente auf einer Leiterplatte befestigt wird. Dementsprechend kann eine exzellente Zuverlässigkeit in der Verbindung zwischen der ersten vorderen Elektrode 3 und der Elektrode 8 an der Stirn- bzw. Endoberfläche gewährleistet werden. Gleichzeitig kann ein Kurzschließen zwischen der zweiten vorderen Elektrode 4 und der hinteren Elektrode 7 verhindert werden, wenn die so komplettierte Chipkomponente auf der Leiterplatte montiert wird. Es ist möglich, die zweite vordere Elektrode 4 mit einer großen Fläche auszugestalten, was vorteilhaft ist, wenn beispielsweise der Bonding-Schritt bei der zweiten vorderen Elektrode 4 ausgeübt bzw. angewandt wird.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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