DE102013103300A1 - Halbleitervorrichtungen mit einem Schutzring und zugehörige Halbleitersysteme - Google Patents

Halbleitervorrichtungen mit einem Schutzring und zugehörige Halbleitersysteme Download PDF

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    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract

Es werden Halbleitervorrichtungen bereitgestellt. Die Halbleitervorrichtungen umfassen ein Substrat und einen Transistor auf dem Substrat. Die Halbleitervorrichtungen können benachbart zu dem Transistor in dem Substrat einen ersten Schutzring eines ersten Leitfähigkeitstyps enthalten. Die Halbleitervorrichtungen können in dem Substrat benachbart zu dem ersten Schutzring einen zweiten Schutzring zweiten Leitfähigkeitstyps entgegengesetzt dem ersten Leitfähigkeitstyp enthalten. Auch zugehörige Halbleitersysteme werden bereitgestellt.

Description

  • BEZUGNAHME AUF ZUGEHÖRIGE ANMELDUNGEN
  • Diese Patentanmeldung beansprucht die Priorität, der am 6. April 2012 am koreanischen Patentamt eingereichten Patentanmeldung Nr. 10-2012-0036187 , deren Offenbarung voll empfänglich miteinbezogen wird.
  • HINTERGRUND
  • Die vorliegende Beschreibung bezieht sich auf Halbleitervorrichtungen mit einem Schutzring. Ein Halbleitersystem, wie beispielsweise ein EIN-Chip-System (system an chip SOC), eine Mikro-Controllereinheit (MCU microcontroller unit), ein Display-Treiber IC (dsplay driver IC DDI), oder ein Leistungs-Management-IC (power management IC PMIC) können einen Prozessor, einen Speicher und/oder eine Vielzahl an Perhiperiegeräten wie beispielsweise eine Logikschaltung, eine Sprach- und Bildverarbeitungsschaltung, und/oder verschiedene Schnittstellenschaltungen enthalten.
  • Indes, kann das Halbleitersystem auch einen Leistungstransistor, der Leistung überträgt, enthalten. Ein parasitärer Bipolar-Transistor (z. B. ein parasitärer NPN-Transistor oder ein parasitärer PNP-Transistor) in dem Leistungstransistor kann jedoch einen parasitären Strom verursachen, der eine Störung anderer Schaltungsblöcke bewirkt und einen Stillstand („latch-up”, z. B. Stromverlust und/oder Schaltungsfehler) verursacht.
  • ZUSAMMENFASSUNG
  • Gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts, werden Halbleitervorrichtungen bereitgestellt, die einen Transistor auf einem Substrat umfassen. Der Transistor kann eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode umfassen. Die Halbleitervorrichtungen können einen ersten Schutzring eines ersten Leitungstyps in dem zu dem Transistor benachbarten Substrat enthalten. Die Halbleitervorrichtungen können einen zweiten Schutzring eines zweiten Leitfähigkeitstyps unterschiedlich (z. B. entgegengesetzt) zu dem ersten Leitfähigkeitstyps in dem Substrat benachbart zu dem ersten Schutzring umfassen. An den ersten Schutzring kann eine Vorspannung angelegt werden. Der zweite Schutzring kann ausgebildet sein, um die gleiche (z. B. eine äquivalente) Vorspannung wie der erste Schutzring zu erhalten. An wenigstens eine Source-Elektrode und Drain-Elektrode kann die gleiche Vorspannung (z. B. eine äquivalente) wie an die ersten und zweiten Schutzringe angelegt werden. In verschiedenen Ausführungsformen umfassen die Halbleitervorrichtungen einen dritten Schutzring des ersten Leitfähigkeitstyps, der näher an dem zweiten Schutzring angeordnet ist als an dem ersten Schutzring. Die Vorspannung des ersten Schutzrings kann eine erste Vorspannung sein. An den dritten Schutzring kann eine zweite Vorspannung unterschiedlich von der ersten Vorspannung angelegt sein.
  • Gemäß verschiedener Ausführungsformen kann die erste Vorspannung eine von Massespannung und Betriebsspannung sein und die zweite Vorspannung kann die andere aus Massespannung und Betriebsspannung sein.
  • Gemäß verschiedener Ausführungsformen kann der erste Schutzring den Transistor umkreisen und der zweite Schutzring kann um den ersten Schutzring herum einen Kreis bilden.
  • Gemäß verschiedener Ausführungsformen kann das Substrat ein Basis-Substrat und eine Epi-Schicht unterschiedlicher (z. B. entgegengesetzter) Leitungstypen enthalten. Ein Abschnitt des ersten Schutzrings und ein Abschnitt des Basis-Substrats können miteinander überlappen.
  • Gemäß verschiedener Ausführungsformen können die Halbleitervorrichtungen unter dem zweiten Schutzring in dem Substrat eine vergrabene Schicht des zweiten Leitfähigkeitstyps enthalten, sodass ein Abschnitt des zweiten Schutzrings und ein Abschnitt der vergrabenen Schicht miteinander überlappen.
  • Gemäß verschiedener Ausführungsformen kann die Tiefe des ersten Schutzrings in dem Substrat größer sein als die Tiefe des zweiten Schutzrings.
  • Gemäß verschiedener Ausführungsformen kann der Transistor einen N-Typ-lateral-doppel-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) enthalten. Die Vorspannung kann eine Massespannung sein. Die Source-Elektrode kann auf entgegengesetzten Seiten der Drain-Elektrode erste und zweite Source-Elektroden enthalten. In einigen Ausführungsformen kann der erste Schutzring näher an der Source-Elektrode angeordnet sein als an der Drain-Elektrode.
  • Gemäß verschiedener Ausführungsformen kann der Transistor einen P-Typ-lateral-doppel-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) enthalten. Die Vorspannung kann die Betriebsspannung sein. Die Source-Elektrode kann auf entgegengesetzten Seiten der Drain-Elektrode erste und zweite Source-Elektroden enthalten. Gemäß einiger Ausführungsformen kann der erste Schutzring näher an der Source-Elektrode sein als an der Drain-Elektrode.
  • Gemäß verschiedener Ausführungsformen kann der Transistor einen N-Typ-lateral-doppel-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) enthalten. Die Vorspannung kann der Betriebsspannung entsprechen. Die Drain-Elektrode kann erste und zweite Drain-Elektroden enthalten. Die Source-Elektrode kann zwischen den ersten und zweiten Drain-Elektroden angeordnet sein. Gemäß einiger Ausführungsformen kann der erste Schutzring näher an der Drain-Elektrode als an der Source-Elektrode angeordnet sein.
  • Halbleitervorrichtungen gemäß verschiedener Ausführungsformen umfassen einen Transistor und einen ersten Schutzring eines ersten Leitfähigkeitstyps, der einen Kreis um den Transistor herum bildet und an den eine erste Vorspannung angelegt werden kann. Die Halbleitervorrichtungen können einen zweiten Schutzring eines zweiten Leitfähigkeitstyps umfassen, der von dem ersten Leitfähigkeitstyp unterschiedlich ist (z. B. entgegengesetzt), der um den ersten Schutzring herum einen Kreis bildet und an den eine erste Vorspannung angelegt werden kann. Die Halbleitervorrichtungen können einen dritten Schutzring des ersten Leitfähigkeitstyps umfassen, der um den zweiten Schutzring herum einen Kreis bildet und an den eine zweite Vorspannung verschieden von der ersten Vorspannung angelegt werden kann.
  • Gemäß verschiedener Ausführungsformen kann der Transistor einen N-Typ-lateral-doppelt-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) enthalten. Die zweite Vorspannung kann größer als die erste Vorspannung sein. Der Transistor kann eine Source-Elektrode enthalten, an die die erste Vorspannung angelegt werden kann.
  • Gemäß verschiedener Ausführungsformen kann der Transistor einen N-Typ-lateral-doppelt-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) enthalten. Die erste Vorspannung kann größer als die zweite Vorspannung sein. Der Transistor kann eine Drain-Elektrode enthalten, an die die erste Vorspannung angelegt werden kann.
  • Gemäß verschiedener Ausführungsformen kann der Transistor einen P-Typ-lateral-doppelt-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) enthalten. Die erste Vorspannung kann größer als die zweite Vorspannung sein. In verschiedenen Ausführungsformen kann die erste Vorspannung eine Betriebsspannung und die zweite Vorspannung eine Massespannung sein. Bei einigen Ausführungsformen kann der Transistor eine Source-Elektrode enthalten, an die die erste Vorspannung angelegt werden kann.
  • Halbleitervorrichtungen gemäß verschiedener Ausführungsformen können ein Substrat und einen lateral-doppelt-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) enthalten, der auf dem Substrat angeordnet ist und der geeignet ist über eine Bewegung von Ladungsträgern ein Signal zu übertragen. Die Halbleitervorrichtungen können einen ersten Schutzring umfassen, der sich in dem Substrat befindet und der um den Transistor herum einen Kreis bildet. Die Halbleitervorrichtungen können einen zweiten Schutzring enthalten, der in dem Substrat angeordnet ist und der um den ersten Schutzring herum einen Kreis bildet. Die Halbleitervorrichtungen können einen dritten Schutzring enthalten, der in dem Substrat ausgebildet ist und der um den zweiten Schutzring herum einen Kreis bildet. Das Potenzial-Niveau des zweiten Schutzrings kann von den entsprechenden Potenzial-Niveaus der ersten und dritten Schutzringe verschieden sein. Der zweite Schutzring kann eine Potenzial-Barriere bilden, welche die Bewegung der Ladungsträger von dem ersten Schutzring zum dritten Schutzring verhindert.
  • Halbleitersysteme gemäß der verschiedenen Ausführungsformen können einen Gate-Treiber und eine mit dem Gate-Treiber verbundene und von dem Gate-Treiber gesteuerte Leistungsstufe enthalten. Die Leistungsstufe kann in Reihe verschaltete erste und zweite Transistoren umfassen, einen ersten Schutzring ersten Leitfähigkeitstyps, und einen zweiten Schutzring zweiten Leitfähigkeitstyps. Der erste Schutzring kann einen Kreis um den ersten Transistor herum bilden, der zweite Schutzring kann einen Kreis um den ersten Schutzring herum bilden, und an die ersten und zweiten Schutzringe kann die gleiche (z. B. eine äquivalente) Vorspannung angelegt werden.
  • Gemäß verschiedener Ausführungsformen kann die Vorspannung eine erste Vorspannung sein. Die Leistungsstufe kann einen dritten Schutzring ersten Leitfähigkeitstyps enthalten. Der dritte Schutzring kann um den zweiten Schutzring herum einen Kreis bilden und es kann eine zweite Vorspannung verschieden von der ersten Vorspannung angelegt werden.
  • Gemäß verschiedener Ausführungsformen umfasst der Gate-Treiber einen ersten Gate-Treiber. Das Halbleitersystem kann einen zweiten Gate-Treiber enthalten. Die Leistungsstufe kann eine erste Leistungsstufe enthalten. Die Halbleitersysteme können eine zweite Leistungsstufe enthalten, die mit dem zweiten Gate-Treiber verbunden und von dem zweiten Gate-Treiber gesteuert ist. Die zweite Leistungsstufe kann in Reihe verbundene dritte und vierte Transistoren und dritte und vierte Schutzringe verschiedener (z. B. entgegengesetzter) Leitfähigkeitstypen enthalten. Der dritte Schutzring kann einen Kreis um den dritten Transistor herum bilden. Der vierte Schutzring kann um den dritten Schutzring herum einen Kreis bilden. An den dritten und vierten Schutzring kann jeweils die gleiche (z. B. äquivalente) Vorspannung angelegt werden.
  • Gemäß verschiedener Ausführungsformen können die Halbleitersysteme eine Spule mit ersten und zweiten Enden enthalten, wobei das erste Ende mit einem Ausgangsanschluss in der ersten Leistungsstufe und das zweite Ende mit einem Ausgangsanschluss in der zweiten Leistungsstufe verbunden ist.
  • Gemäß verschiedener Ausführungsformen umfassen die Halbleitersysteme einen Leistungsmanagement-IC (PNIC).
  • Halbleitervorrichtungen gemäß verschiedener Ausführungsformen können einen ersten Schutzring ersten Leitfähigkeitstyps enthalten, wobei der erste Schutzring einen Kreis um den Transistor auf dem Substrat bildet und geeignet ist ein erstes Potenzial-Niveau bereitzustellen. Die Halbleitervorrichtungen können einen zweiten Schutzring eines zweiten Leitfähigkeitstyps unterschiedlich (z. B. entgegengesetzt) von dem ersten Leitfähigkeitstyp enthalten, der zweite Schutzring bildet einen Kreis um den ersten Schutzring und ist geeignet um ein zweites Potenzial-Niveau verschieden von dem ersten Potenzial-Niveau bereitzustellen.
  • Gemäß verschiedener Ausführungsformen kann an die ersten und zweiten Schutzringe gleichzeitig die gleiche (z. B. äquivalente) Vorspannung angelegt werden.
  • Gemäß verschiedener Ausführungsformen können die Halbleitervorrichtungen einen dritten Schutzring ersten Leitfähigkeitstyps enthalten, wobei der dritte Schutzring einen Kreis um den zweiten Schutzring herum bildet und wobei eine Vorspannung unterschiedlich von der Vorspannung der ersten und zweiten Schutzringe angelegt werden kann.
  • Gemäß verschiedener Ausführungsformen, können die Halbleitervorrichtungen eine vergrabene Schicht zweiten Leitfähigkeitstyps enthalten, die zwischen dem Substrat und den ersten und zweiten Schutzringen angeordnet ist.
  • Gemäß verschiedener Ausführungsformen hat der zweite Schutzring eine geringere Tiefe in dem Substrat als die Tiefe des ersten Schutzrings in dem Substrat.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Die oben genannten und andere Eigenschaften und Vorteile der Offenbarung werden in Anbetracht der beiliegenden Figuren und der begleitenden detaillierten Beschreibung klarer.
  • 1 zeigt ein Schaltungsdiagramm einer Halbleitervorrichtung gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 2 zeigt ein Blockdiagramm eines Beispiels einer Halbleitervorrichtung aus 1, gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • Die 3 bis 5 zeigen Blockdiagramme zur Darstellung des Betriebs der Halbleitervorrichtung aus 1 gemäß verschiedener Ausführungsformen des erfindungsgemäßen Konzepts.
  • 6 zeigte eine Draufsicht einer Halbleitervorrichtung gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 7 zeigt eine Querschnittsansicht entlang der Linie C bis C' aus 6;
  • 8 zeigt ein Potenzial-Diagramm, das den Betrieb der Halbleitervorrichtung aus 7 zeigt gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 9 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 10 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 11 zeigt ein Potenzial-Diagramm, das den Betrieb einer Halbleitervorrichtung aus 10 zeigt gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 12 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 13 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 14 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 15 zeigt ein Potenzial-Diagramm, das den Betrieb einer Halbleitervorrichtung aus 14 zeigt gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 16 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 17 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß verschiedener Ausführungsformen des erfindungsgemäßen Konzepts.
  • 18 zeigt ein Blockdiagramm einer Halbleitervorrichtung gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 19 zeigt ein Blockdiagramm eines Halbleitersystems gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • 20 und 21 zeigen schematische Diagramme zur Erklärung von Halbleitersystemen gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden werden beispielhafte Ausführungsformen in Bezug auf die begleitenden Figuren beschrieben. Viele verschiedene Arten und Ausführungsformen sind möglich ohne von dem Term und den Lehren dieser Offenbarung abzuweichen und daher soll die vorliegende Beschreibung nicht auf die im Folgenden beschriebenen beispielhaften Ausführungsformen beschränkt werden. Die beispielhaften Ausführungsformen dienen vielmehr dazu, um eine sorgfältige und vollständige Offenbarung zu gewährleisten und um dem Fachmann den vollen Umfang der Offenbarung zu vermitteln. Aus Klarheitsgründen sind in den Figuren die Größen und relativen Größen von Schichten und Gebieten überzeichnet dargestellt. Gleiche Bezugszeichen bezeichnen durchwegs die gleichen Elemente.
  • Die im Folgenden verwendeten Ausdrücke dienen allein dazu, die speziellen Ausführungsformen zu beschreiben und sind nicht auf die beschriebenen Ausführungsformen beschränkt. Die im Folgenden verwendeten Einzahlformen „ein”, „eines”, und „der, die, das” bezeichnen, solange nicht explizit anders dargestellt, auch die Pluralformen. Es ist außerdem klar, dass die Ausdrücke „umfasst”, „umfassend”, „enthält”, und/oder „enthaltend”, wenn sie in dieser Beschreibung verwendet werden das Vorhandensein der genannten Eigenschaften, Schritte, Arbeitsabläufen, Elemente und/oder Komponenten bezeichnet, wobei das Vorhandensein oder die Ergänzung einer oder mehrerer anderer Eigenschaften, Schritte, Arbeitsabläufen, Elemente, Komponenten, und/oder Gruppen ausgeschlossen ist.
  • Es ist klar, dass wenn ein Element als „gekoppelt mit”, „verbunden mit”, oder „reagierend auf” oder „reagierend mit” einem anderen Element es direkt verbunden, gekoppelt, oder reagierend mit dem anderen Element sein kann oder aber auch Elemente dazwischen liegen können. Im Gegensatz dazu, wenn ein Element als „direkt gekoppelt”, „direkt verbunden”, oder „direkt reagierend” mit, oder „direkt auf” einem anderen Element bezeichnet wird, können keine anderen dazwischen liegende Elemente vorhanden sein. Der im Folgenden verwendete Ausdruck „und/oder” umfasst jede und alle Kombinationen eines oder mehrerer der entsprechend aufgeführten Ausdrücke.
  • Es ist klar, dass obwohl die Ausdrücke „erste”, „zweiter”, etc. im Folgenden verwendet werden, um verschiedene Elemente zu bezeichnen, diese Elemente nicht durch diese Ausdrücke beschränkt werden sollen. Diese Ausdrücke werden nur verwendet, um ein Element von einem anderen zu unterscheiden. Das heißt, ein „erstes” Element kann auch als „zweites” Element bezeichnet werden ohne von den Lehren der vorliegenden Ausführungsformen abzuweichen.
  • Räumlich relative Ausdrücke, wie „darunter”, „unter”, „niedriger”, „über”, „am obersten”, und Ähnliche werden im Folgenden verwendet, um die Beziehung eines Elements oder einer Eigenschaft zu anderen Elementen oder Eigenschaften, wie in den Figuren gezeigt, zu erläutern. Es ist klar, dass räumlich relative Ausdrücke sich auch auf verschiedene Ausrichtungen in der Vorrichtung, in der Verwendung oder im Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung verstehen. Falls beispielsweise die Vorrichtung in den Figuren umgedreht wird, wären die als „unter” oder „darunter” anderer Elemente oder Eigenschaften dann als „über” den anderen Elementen oder Eigenschaften ausgerichtet. Das heißt, der beispielhafte Ausdruck „unter” kann beide Orientierungen von über oder darunter bedeuten. Die Vorrichtung kann auch anders ausgerichtet (rotiert um 90° oder mit einer anderen Ausrichtung) sein und die räumlich relativen Beschreibungen sollen dann entsprechend gedeutet sein.
  • Beispielhafte Ausführungsformen der erfindungsgemäßen Konzepte sind im Folgenden mit Bezug auf die Querschnittsdarstellungen der beispielhaften Ausführungsformen die schematische Darstellungen, idealisierte Ausführungsformen bilden (und Zwischenstrukturen davon) dargestellt. Es sind daher auch Abweichungen der Formen der Darstellungen als Ergebnis beispielsweise von Herstellungstechniken und/oder Abweichungen zu erwarten. Solche beispielhaften Ausführungsformen der erfindungsgemäßen Konzepte sollen nicht auf die speziellen Formen der dargestellten Gebiete beschränkt sein, sondern umfassen auch Abweichungen in Formen aufgrund von beispielsweise dem Herstellungsverfahren. Beispielsweise kann ein implantiertes Gebiet, das als Rechteck dargestellt ist, auch gerundete oder kurvenförmige Eigenschaften und/oder einen Gradienten der Implantationskonzentration an seinen Enden aufweisen, anstelle des plötzlichen Übergangs von einem implantierten zu einem nichtimplantierten Gebiet. Genauso kann ein vergrabenes Gebiet, das durch Implantation hergestellt wurde, auch eine Implantation zwischen dem vergrabenen Gebiet und der Oberfläche, durch die die Implantation durchgeführt wurde, erzeugt werden. Das heißt, die in den Figuren dargestellten Gebiete sind schematisch dargestellt und die Formen sollen nicht die realistische Form eines Gebiets oder einer Vorrichtung wiedergeben und sind nicht auf die beispielhaften Ausführungsformen beschränkt.
  • Solange nicht eines definiert, haben alle im Folgenden verwendeten Ausdrücke (technischen und wissenschaftlichen Ausdrücke) dieselbe Bedeutung wie sie von einem Fachmann auf dem Gebiet der erfindungsgemäßen Konzepte allgemein verstanden wird. Es ist außerdem klar, dass die Ausdrücke die beispielsweise in allgemein gebräuchlichen Wörterbüchern verwendet werden so zu verstehen sind, dass ihre Bedeutung im Zusammenhang mit dem Stand der Technik und/oder der vorliegenden Beschreibung übereinstimmend verstanden wird und soll nicht in einer idealisierten oder überformalen Art interpretiert werden, solange es nicht anders dargestellt ist.
  • Die 1 bis 5 zeigen eine Halbleitervorrichtung gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts. Im Speziellen zeigt 1 ein Schaltungsdiagramm einer Halbleitervorrichtung, 2 zeigt ein Blockdiagramm eines Beispiels einer Halbleitervorrichtung aus 1, und die 3 bis 5 stellen Betriebsarten der Halbleitervorrichtung aus 1 dar, gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts. Obwohl die Halbleitervorrichtung ein DC-DC-Wandler sein kann, ist die vorliegende Offenbarung nicht hierauf beschränkt. Obwohl 1 vielmehr eine Vollbrückenleistungsstufe darstellt, ist die vorliegende Beschreibung nicht hierauf beschränkt. Beispielsweise könnte auch ein Halbbrückenschaltregler verwendet werden.
  • Bezugnehmend auf 1 umfasst eine Halbleitervorrichtung 100 gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts einen ersten Gate-Treiber 10, einen zweiten Gate-Treiber 20, und eine erste Leistungsstufe 40, und eine zweite Leistungsstufe 50.
  • Die erste Leistungsstufe 40 kann mit dem ersten Gate-Treiber 10 verbunden und von dem ersten Gate-Treiber 10 gesteuert werden. Die erste Leistungsstufe 40 kann den ersten Transistor MP1 und einen zweiten Transistor MN1 enthalten. Der erste Transistor MP1, der als „pull-up”-Transistor betrieben wird, kann zwischen einer Betriebsspannung VDD und einem ersten Ausgangsknoten A verbunden sein und kann ein lateraler-doppelt-diffundierter-Metalloxyd-Halbleiter-Transistor (LDMOS) von ersten Leitfähigkeitstyp (z. B. P-Typ) sein. Alternativ dazu kann der erste Transistor MP1 auch ein lateral-doppelt-diffundierter-MOS-Transistor (LDMOS) von zweiten Leitfähigkeitstyp (z. B. N-Typ) sein, der auch als „high-side”-N-Typ-LDMOS-Transistor bezeichnet wird. Der zweite Transistor MN1, der als „pull-down”-Transistor betrieben wird, kann zwischen dem ersten Ausgangsknoten A und der Massespannung VSS verbunden sein und kann ein LDMOS-Transistor zweiten Leitfähigkeitstyps (z. B. N-Typ) sein. Wie in 1 dargestellt, kann eine erste parasitäre Diode D1 mit dem ersten Transistor MP1 verbunden sein und eine zweite parasitäre Diode D2 kann mit dem zweiten Transistor MN1 verbunden sein. Die erste parasitäre Diode D1 und die zweite parasitäre Diode D2 kann betrieben werden, wenn der erste Transistor MP1 und der zweite Transistor MN1 ausgeschaltet sind.
  • Die zweite Leistungsstufe 50 kann mit dem zweiten Gate-Treiber 20 verbunden sein und kann von dem zweiten Gate-Treiber 20 gesteuert werden. Die zweite Leistungsstufe 50 kann einen dritten Transistor MP2 und einen vierten Transistor MN2 enthalten, die in Reihe geschalten sind. Der dritte Transistor MP2, der als „pull-up”-Transistor betrieben wird, kann zwischen der Betriebsspannung VDD und einem zweiten Ausgangsknoten B verbunden sein und kann ein LDMOS-Transistor ersten Leitfähigkeitstyps (z. B. P-Typ) sein. Alternativ dazu, kann der dritte Transistor MP2 ein LDMOS-Transistor zweiten Leitfähigkeitstyps (z. B. N-Typ) sein, der auch als „high-side”-N-Typ-LDMOS-Transistor bezeichnet wird. Der vierte Transistor MN2, der als „pull-down”-Transistor betrieben wird, kann zwischen dem zweiten Ausgangsknoten B und der Massespannung VSS verbunden sein und kann als LDMOS-Transistor zweiten Leitfähigkeitstyps (z. B. N-Typ) ausgebildet sein. Wie in 1 dargestellt, kann eine dritte parasitäre Diode D3 mit dem dritten Transistor MP2 verbunden sein und eine vierte parasitäre Diode D4 kann mit dem vierten Transistor MN2 verbunden sein. Die dritte parasitäre Diode D3, die vierte parasitäre Diode D4 können betrieben werden, wenn der dritte Transistor MP2 und der vierte Transistor MN2 ausgeschaltet sind.
  • Ein parasitärer Bipolar-Transistor (z. B. ein parasitärer NPN-Transistor oder ein parasitärer PNP-Transistor) kann in der Halbleitervorrichtung 100 vorhanden sein. Zusätzlich oder alternativ dazu kann eine Spule 30 zwischen dem ersten Ausgangsknoten A und dem zweiten Ausgangsknoten B verbunden sein.
  • Bezugnehmend auf 2 kann die erste Leistungsstufe 40 und die zweite Leistungsstufe 50 auch als ein Halbleiterchip (z. B. ein einzelner/individueller) ausgebildet sein. In einigen Ausführungsformen kann die Spule 30 auch nicht in dem implementierten Halbleiterchip ausgebildet sein. Einige Ausführungsformen stellen den ersten Gate-Treiber 10, den zweiten Gate-Treiber 20, die erste Leistungsstufe 40 und die zweite Leistungsstufe 50 in einem Halbleiterchip bereit.
  • Die 3 bis 5 zeigen den Betrieb der Halbleitervorrichtung 100 gemäß verschiedener Ausführungsformen der vorliegenden erfindungsgemäßen Konzepte. Bezugnehmend auf 3, kann der erste Transistor MP1 und der vierte Transistor MN2 angeschaltet sein und der zweite Transistor MN1 und der dritte Transistor MP2 ausgeschaltet sein. Demgemäß wird ein Strom I1, der durch den ersten Transistor MP1, in die Spule 30 und den vierten Transistor MN2 fließt, erzeugt. Die Spule 30 sorgt dafür, dass ein Stromniveau aufrecht erhalten wird. Nach den in 3 dargestellten Arbeitsabläufen agiert wenigstens eine der ersten bis vierten parasitären Dioden D1 bis D4.
  • Beispielsweise 4, zeigt einen Zustand, in dem nur der vierte Transistor MN2 nach den in 3 gezeigten Arbeitsschritten angeschaltet ist. Um den Strom, der durch die Spule 30 fließt aufrecht zu erhalten, wird die zweite parasitäre Diode D2 angeschaltet. Es wird daher ein Strom I2, der durch die zweite parasitäre Diode D2, die Spule 30 und den vierten Transistor MN2 fließt, erzeugt.
  • In einem anderen Beispiel, zeigt 5 einen Zustand in dem nur der erste Transistor MP1 nach den in 3 gezeigten Arbeitsabläufen angeschaltet ist. Um den Strom durch die Spule 30 aufrecht zu erhalten, wird die dritte parasitäre Diode D3 angeschaltet. Es wird daher ein Strom I3, der durch den ersten Transistor MP1, die Spule 30 und die dritte parasitäre Diode D3 fließt, erzeugt.
  • Indes, wenn wenigstens eine der ersten bis vierten parasitären Dioden D1 bis D4 angeschaltet werden, wird auch ein parasitärer Bipolar-Transistor angeschaltet. Wenn der parasitäre Bipolar-Transistor angeschalten ist, fließt ein Strom durch einen parasitären Bipolar-Transistor in eine ungewollte Richtung. Mit anderen Worten kann der Strom, der durch den parasitären Bipolar-Transistor fließt, benachbarte/nahegelegene Schaltungselemente/Blöcke beeinflussen.
  • Die Halbleitervorrichtung 100 gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts jedoch umfassen einen Schutzring, der den Stromfluss durch den parasitären Bipolar-Transistor unterbindet. Deshalb kann ein stabiler Betrieb der Halbleitervorrichtung 100 gewährleistet werden. Beispielsweise kann die Halbleitervorrichtung 100 durch die Verringerung der Verstärkung des parasitären Bipolar-Transistors stabil betrieben werden. 6 zeigt eine Draufsicht auf eine Halbleitervorrichtung 1, 7 zeigt eine Querschnittsansicht entlang der Linie C-C' aus 6, und 8 zeigt ein Potenzial-Diagramm von Funktionen der Halbleitervorrichtung 1 gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • Bezugnehmend auf die 6 und 7, umfasst die Halbleitervorrichtung 1 ein erstes Gebiet I, ein zweites Gebiet II und ein drittes Gebiet III. In dem ersten Gebiet I (z. B. ein Transistor-Ausbildungsgebiet) kann beispielsweise ein LDMOS-Transistor ausgebildet sein. Beispielsweise kann ein LDMOS-Transistor eines zweiten Leitfähigkeitstyps (z. B. N-Typ) in dem ersten Gebiet I ausgebildet sein. Das dritte Gebiet III kann ein Blockgebiet nahe (z. B. benachbart) zu dem ersten Gebiet enthalten.
  • Das zweite Gebiet II ist ein Gebiet zwischen dem ersten Gebiet I und dem dritten Gebiet III, und Schutzringe 162, 153 und 163 können in dem zweiten Gebiet II ausgebildet sein.
  • Bezugnehmend auf 7, die Substrate 110 und 120 können ein Basis-Substrat 110 eines ersten Leitfähigkeitstyps (z. B. P-Typ) und eine Epi-Schicht 120 von zweiten Leitfähigkeitstyp (z. B. N-Typ) enthalten. Beispielsweise kann das Substrat 110 ein Silizium-Substrat, ein Galliumarsenid-Substrat, ein Silizium-Germanium-Substrat, ein Keramik-Substrat, ein Quarz-Substrat, ein Glas-Substrat für ein Display, oder ein Halbleiter auf einem Isolator-(semiconductor an insulator, SOI)Substrat enthalten. Als Alternative zu dem Basis-Substrat 110 und der Epi-Schicht 120 mit verschiedenen/entgegengesetzten Leitfähigkeitstypen, kann die Epi-Schicht 120 auch den gleichen Leitfähigkeitstyp wie das Basis-Substrat 110 gemäß einiger Ausführungsformen aufweisen.
  • Erste vergrabene Schichten 131, 132, 133 und 134 eines ersten Leitfähigkeitstyps (z. B. P-Typ) und eine zweite vergrabene Schicht 142 eines zweiten Leitfähigkeitstyps (z. B. N-Typ) können in den Substraten 110 und 120 ausgebildet sein. Beispielsweise können die ersten vergrabenen Schichten 131 und 132 in dem ersten Gebiet I ausgebildet sein, und die ersten vergrabenen Schichten 133 und 134 können in dem zweiten Gebiet II ausgebildet sein und die zweite vergrabene Schicht 142 kann in dem dritten Gebiet III ausgebildet sein. Die ersten vergrabenen Schichten 131, 132, 133 und 134 können ebenso an einem Übergang zwischen dem Basis-Substrat 110 und der Epi-Schicht 120 ausgebildet sein. Mit anderen Worten können einige Abschnitte (z. B. die unteren Abschnitte) in den ersten vergrabenen Schichten 131, 132, 133 und 134 und der zweiten vergrabenen Schicht 142 in dem Basis-Substrat 110 ausgebildet sein und die verbleibenden Abschnitte (z. B. die oberen Abschnitte) können in der Epi-Schicht 120 ausgebildet sein. Beispielsweise können auch in die ersten vergrabenen Schichten 131, 132, 133 und 134 in die zweite vergrabene Schicht 142 auf dem Basis-Substrat 110 ausgebildet sein, die Epi-Schicht 120 kann auf dem Basis-Substrat 110 ausgebildet sein, und die ersten vergrabenen Schichten 131, 132, 133 und 134 und die zweite vergrabene Schicht 142 können durch einen nachfolgenden Ausheil-Prozess in das Basis-Substrat 110 und die Epi-Schicht 120 diffundiert werden.
  • Senken 151 und 152 vom ersten Leitfähigkeitstyps können in dem ersten Gebiet I der Substrate 110 und 120 ausgebildet sein und eine tiefe Wanne 161 von zweiten Leitfähigkeitstyp kann ausgebildet werden. Wie in 7 gezeigt, können die Senken 151 und 152 die entsprechenden ersten vergrabenen Schichten 131 und 132 berühren (z. B. physikalisch berühren). Demgemäß können Abschnitte der Senken 151 und 152 Abschnitte der ersten vergrabenen Schichten 131 und 132 entsprechend überlappen. Zusätzlich oder alternativ dazu kann der erste Schutzring 162 einen Abschnitt des Substrats 110 überlappen.
  • Ein LDMOS-Transistor vom zweiten Leitfähigkeitstyp (z. B. N-Typ) kann Gate-Elektroden 211 und 212, eine Drain-Elektrode 201 und Source-Elektroden 202 und 203 enthalten. Der N-Typ-LDMOS-Transistor wie er in der Halbleitervorrichtung 1 gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts genutzt wird kann ein „low-side”-N-Typ-LDMOS-Transistor sein. Wie schon beschrieben, kann der „low-side”-LDMOS-Transistor ein „pull-down”-Transistor (z. B. ein „pull-down”-Transistor wie in 1 gezeigt) sein. Gemäß einiger Ausführungsformen kann die Drain-Elektrode 201 in dem Drift-Gebiet 171 von zweiten Leitfähigkeitstyp, und das Drift-Gebiet 171 kann in einer tiefen Wanne 161 ausgebildet sein.
  • Die Drain-Elektrode 201 kann eine höhere Konzentration an Dupanden zweiten Leitfähigkeitstyps enthalten als das Drift-Gebiet 171. Vielmehr kann das Drift-Gebiet 171 eine hohe Durchbruchspannung (BV) sicherstellen.
  • Die Source-Elektroden 202 und 203 können in den Body-Gebieten 181 und 182 eines ersten Leitfähigkeitstyps ausgebildet sein. Die Drain-Elektrode 201 kann mit einem Ausgangsknoten verbunden sein, und die Source-Elektroden 202 und 203 können mit einer ersten Vorspannung BIAS1 verbunden sein. Die erste Vorspannung BIAS1 kann eine Massespannung VSS sein, ist aber nicht hierauf beschränkt. Wie in 7 gezeigt können in einem LDMOS-Transistor von zweiten Leitfähigkeitstyp die Source-Elektroden 202 und 203 auf/an entgegengesetzten Seiten (z. B. entsprechend links und rechts) der Drain-Elektrode 201 angeordnet sein, wodurch sich die Stromtreiberkapazität des LDMOS-Transistors erhöhen lässt. Ohmsche-Kontakte 191 und 192 eines ersten Leitfähigkeitstyps können Abschnitte sein, an die die erste Vorspannung BIAS1 angelegt wird und können nahe (benachbart) zu den Source-Elektroden 202 und 203 des LDMOS-Transistors ausgebildet werden.
  • Wie im Folgenden beschrieben, kann das dritte Gebiet III ein Sperrgebiet nahe dem ersten Gebiet I sein. Wie in 7 dargestellt kann eine Wanne 164 vom zweiten Leitfähigkeitstyp in dem dritten Gebiet III der Substrate 110 und 120 ausgebildet sein, ist jedoch nicht hierauf beschränkt.
  • Der erste Schutzring 162 vom zweiten Leitfähigkeitstyp (N-Typ), der zweite Schutzring 153 vom ersten Leitfähigkeitstyp (z. B. P-Typ), und der dritte Schutzring 163 von zweiten Leitfähigkeitstyp kann in dem zweiten Gebiet II der Substrate 110 und 120 ausgebildet werden. Der Ohmsche-Kontakt 202 von zweiten Leitfähigkeitstyp kann auf dem ersten Schutzring 162 ausgebildet sein, der Ohmsche-Kontakt 193 vom ersten Leitfähigkeitstyp kann auf dem zweiten Schutzring 153 ausgebildet sein, und der Ohmsche-Kontakt 204 vom zweiten Leitfähigkeitstyp kann auf dem dritten Schutzring 163 ausgebildet sein. Wie beschrieben, kann die N-Typ-Leitfähigkeit als „entgegengesetzt zur” P-Typ-Leitfähigkeit bezeichnet sein und umgekehrt.
  • Der erste Schutzring 162 kann nahe (d. h. benachbart) zu dem LDMOS-Transistor ausgebildet sein, der zweite Schutzring 153 kann nahe (d. h. benachbart) zum ersten Schutzring 162 ausgebildet sein, und der dritte Schutzring 163 kann nahe (d. h. benachbart) zum zweiten Schutzring 152 ausgebildet sein. Wie in 6 gezeigt, kann der erste Schutzring 162 das erste Gebiet I in den Substraten 110 und 120, in dem der LDMOS-Transistor ausgebildet ist, umgeben (d. h. einen Kreis darum bilden) und die erste Vorspannung BIAS1 kann an den ersten Schutzring 162 angelegt werden. Der zweite Schutzring 153 kann den ersten Schutzring 162 in den Substraten 110 und 120 umgeben (d. h. einen Kreis darum bilden), und die erste Vorspannung BIAS1 kann an den zweiten Schutzring 153 angelegt werden. Der dritte Schutzring 163 kann den zweiten Schutzring 153 in den Substraten 110 und 120 umgeben (z. B. einen Kreis darum bilden), und eine zweite Vorspannung BIAS2 (die von der ersten Vorspannung BIAS1 verschieden ist) kann an den dritten Schutzring 153 angelegt sein.
  • Indes, kann bezugnehmend auf 7 bei gegebenem N-Typ-LDMOS-Transistor die zweite Vorspannung BIAS2 größer als die erste Vorspannung BIAS1 sein. Beispielsweise kann die zweite Vorspannung BIAS2 eine Betriebsspannung VDD sein und die erste Vorspannung BIAS1 kann eine Massespannung VSS sein, jedoch sind die Aspekte der vorliegenden erfindungsgemäßen Konzepte nicht hierauf beschränkt.
  • Außerdem kann die erste Vorspannung BIAS1 an die Source-Elektroden 202 und 203 des Endtyp LDMOS-Transistor angelegt werden. Mit anderen Worten kann die erste Vorspannung BIAS1 (z. B. die gleiche/äquivalente Vorspannung) gleichzeitig an die Source-Elektroden 202 und 203, den ersten Schutzring 162, den zweiten Schutzring 153 angelegt sein. Die gleiche Vorspannung muss jedoch nicht notwendigerweise an den Endtyp LDMOS-Transistor die Source-Elektroden 202 und 203, den ersten Schutzring 162 und den zweiten Schutzring 153 angelegt werden.
  • Zusätzlich kann die Tiefe des ersten Schutzrings 162 und die Tiefe des zweiten Schutzrings 153 im Wesentlichen gleich sein, jedoch sind Aspekte der vorliegenden erfindungsgemäßen Konzepte nicht hierauf beschränkt. Beispielsweise kann die Tiefe des ersten Schutzrings 162 größer als die des zweiten Schutzrings 153 sein. Die Tiefe des ersten Schutzrings 162 oder des zweiten Schutzrings 153 können entsprechend der Prozessbedingung oder der Betriebscharakteristik angepasst werden.
  • Indes, kann eine tiefe Wanne 161 von zweitem Leitfähigkeitstyp, ein Body 182 vom ersten Leitfähigkeitstyp (oder die Senke 152), und der erste Schutzring 162 einen parasitären Bipolar-Transistor bilden. Wird eine entsprechende parasitäre Diode (z. B. wenigstens eine der parasitären Dioden D1 bis D4 wie in 1 gezeigt) angeschalten, kann der parasitäre Bipolar-Transistor angeschalten werden.
  • Wenn daher der parasitäre Bipolar-Transistor angeschaltet wird, können sich Ladungsträger (z. B. Ladungen) von der Drain-Elektrode 201 nahe zu den benachbarten Blöcken/Elementen durch den parasitären Bipolar-Transistor bewegen. Mit anderen Worten können sich die Ladungsträger (z. B. Ladungen) von dem ersten Gebiet I aufgrund des parasitären Bipolar-Transistors zum dritten Gebiet III bewegen. Der erste Schutzring 162, der zweite Schutzring 153 und der dritte Schutzring 163 jedoch können zwischen dem ersten Gebiet I und dem dritten Gebiet III angeordnet werden, um dadurch die Ladungsträgerbewegung zu sperren. Die Ladungen können in einem von dem ersten Schutzring 162 und dem zweiten Schutzring 153 gebildeten Verarmungsgebiet eingefangen werden.
  • Zusätzlich kann der dritte Schutzring 163 zum Abziehen der nach außen durch das Verarmungsgebiet hindurchgehenden Ladungsträger bereitgestellt werden.
  • Bezugnehmend auf 7 kann der erste Schutzring 162 und der zweite Schutzring 153 näher an der Source-Elektrode 203 als zur Drain-Elektrode 201 angeordnet sein. Das ist deshalb, da die Ladungen die sich von der Drain-Elektrode 201 zur Source-Elektrode 203 hin bewegen durch den parasitären Bipolar-Transistor hindurchgehen. Demgemäß, kann der erste Schutzring 162 und der zweite Schutzring 153 mehr Ladungen blockieren.
  • 8 zeigt den Betrieb des ersten Schutzrings 162, des zweiten Schutzrings 153 und des dritten Schutzrings 163. Bezugnehmend auf 8 bezeichnet das Bezugszeichen 330 ein Leitungsband, und das Bezugszeichen 340 bezeichnet ein Valenzband. Ladungen können (beispielsweise wie dargestellt durch die Ladungsbewegung 301) durch das Body-Gebiet 182 von ersten Leitfähigkeitstyp (oder die Senke 152 vom ersten Leitfähigkeitstyp) von der Drain-Elektrode 201 hindurch treten und sich in dem ersten Schutzring 162 sammeln. Da ein Potenzial-Niveau des zweiten Schutzrings 153 größer als das des ersten Schutzrings 162 sein kann, kann der zweite Schutzring 153 als Potenzial-Barriere dienen, die eine Ladungsträgerbewegung erschwert/verhindert.
  • Zusätzlich kann der dritte Schutzring 163 zum Abziehen der Ladungen verwendet werden, die durch den ersten Schutzring 162 und den zweiten Schutzring 153 zur zweiten Versorgungsspannung BIAS2 hindurch gekommen sind. Wie in 8 gezeigt, kann ein Potenzial-Barrieren-Niveau des dritten Schutzrings 163 kleiner als das des zweiten Schutzrings 153 sein.
  • Bezugnehmend auf die 7 und 8 kann die erste Vorspannung BIAS1 an den ersten Schutzring 162 und den zweiten Schutzring 153 angelegt werden. Solange jedoch der zweite Schutzring 153 als Potenzial-Barriere dient, muss sie durch jegliche Vorspannung an den ersten Schutzring 162 und den zweiten Schutzring 153 angelegt werden. Aber wie in 7 und 8 gezeigt, falls die gleiche erste Vorspannung BIAS 1 an den ersten Schutzring 162, den zweiten Schutzring 153 und die Source-Elektrode 203 angelegt wird, kann die Größe der Halbleitervorrichtung 1 (z. B. die Chip-Größe) verringert werden. Falls die an die Source-Elektrode 203 angelegte Vorspannung von der an den ersten Schutzring 162 und den zweiten Schutzring 153 angelegten Vorspannung verschieden ist, ist ein Abstand für einen Puffer notwendig.
  • 9 zeigt eine Querschnittsansicht einer Halbleitervorrichtung 2 gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts. Auf die Beschreibung von Eigenschaften, die denen der Halbleitervorrichtung 1 aus 7 entsprechen, wird verzichtet. Bezugnehmend auf 9 umfasst die Halbleitervorrichtung 2 nur einen ersten Schutzring 162 und einen zweiten Schutzring 153. Mit anderen Worten wird auf einen dritten Schutzring (z. B. den dritten Schutzring 163 in 7) verzichtet. Beispielsweise falls eine Menge an Ladungsträgern (z. B. Ladungen) durch das von dem ersten Schutzring 162 und dem zweiten Schutzring 153 gebildete Verarmungsgebiet hindurch treten nicht groß genug ist, um eine zusätzliche Sperre zu rechtfertigen, dann wird auf den dritten Schutzring 163 verzichtet. Ein erste Vorspannung BIAS1 kann an den ersten Schutzring 162 und an den zweiten Schutzring 153 angelegt werden. Die erste Vorspannung BIAS1 kann auch an eine Source-Elektrode 203 eines LDMOS-Transistors angelegt werden.
  • 10 zeigt eine Querschnittsansicht einer Halbleitervorrichtung 3 und 11 zeigt ein Potenzial-Diagramm von Betriebsarten der Halbleitervorrichtung 3 gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts. Auf die Beschreibung von Eigenschaften, die denen der Halbleitervorrichtung 1 aus 7 entsprechen, wird verzichtet. Während ein „low-side”-N-Typ-LDMOS-Transistor als/in der Halbleitervorrichtung 1 in 7 verwendet wird, kann auch ein P-Typ-LDMOS-Transistor als/in der Halbleitervorrichtung 3 in 10 verwendet werden.
  • Bezugnehmend auf 10, umfasst die Halbleitervorrichtung 3 ein erstes Gebiet I, ein zweites Gebiet II und ein drittes Gebiet III. Ein LDMOS-Transistor kann im ersten Gebiet I ausgebildet sein. Das dritte Gebiet III kann ein Block-Gebiet nahe (benachbart) zum ersten Gebiet umfassen. Das zweite Gebiet II kann ein Gebiet zwischen dem ersten Gebiet I und dem dritten Gebiet III sein, und die Schutzringe 155, 166 und 156 können in dem zweiten Gebiet II ausgebildet sein.
  • In einigen Ausführungsformen können die Substrate 110 und 120 ein Basis-Substrat 110 eines ersten Leitfähigkeitstyps (z. B. P-Typ) sein und eine Epi-Schicht 120 vom zweiten Leitfähigkeitstyp (z. B. N-Typ). Eine erste vergrabene Schicht (PBL) 136 von ersten Leitfähigkeitstyp (P-Typ) und zweite vergrabene Schichten (NBLs) 143 und 145 von zweiten Leitfähigkeitstyp (N-Typ) können in den Substraten 110 und 120 ausgebildet werden. Beispielsweise können einige Abschnitte der zweiten vergrabenen Schicht 143 in dem ersten Gebiet I ausgebildet sein, und die erste vergrabene Schicht 136 und andere Abschnitte der zweiten vergrabenen Schicht 143 können in dem zweiten Gebiet II ausgebildet sein, und die zweite vergrabene Schicht 145 kann in dem dritten Gebiet III ausgebildet sein.
  • Eine tiefe Wanne 165 von zweiten Leitfähigkeitstyp (z. B. N-Typ) kann in dem ersten Gebiet I der Substrate 110 und 120 ausgebildet sein. Der LDMOS-Transistor von ersten Leitfähigkeitstyp (z. B. P-Typ) kann Gate-Elektroden 213 und 240 umfassen, eine Drain-Elektrode 194 und Source-Elektroden 195 und 196. Die Drain-Elektrode 194 kann in dem Drift-Gebiet 183 des ersten Leitfähigkeitstyps und die Source-Elektroden 195 und 196 können in den Wannen 172 und 173 von zweiten Leitfähigkeitstyp entsprechend ausgebildet sein. Die Drain-Elektrode 194 kann mit einem Ausgangsknoten verbunden sein, und die Source-Elektroden 195 und 196 können mit einer ersten Vorspannung BIAS1 verbunden sein.
  • Die erste Vorspannung BIAS1 kann eine Betriebsspannung VDD sein, ist jedoch nicht hierauf beschränkt. Wie in dem LDMOS-Transistor in 10 gezeigt, können die Source-Elektroden 195 und 196 auf/bei entgegengesetzten Seiten in der Drain-Elektrode 194 angeordnet sein, um die Stromtreiberkapazität des LDMOS-Transistors zu erhöhen Ohmsche-Kontakte 205 und 206 von zweiten Leitfähigkeitstyp (z. B. N-Typ) können Abschnitte umfassen, an die die erste Vorspannung BIAS1 angelegt ist und können nahezu (z. B. benachbart) zu den Source-Elektroden 195 und 196 des LDMOS-Transistors ausgebildet sein. Obwohl eine Wanne 167 von zweiten Leitfähigkeitstyp in dem dritten Gebiet III der Substrate 110 und 120 ausgebildet ist, sind Aspekte des vorliegenden erfindungsgemäßen Konzepts nicht hierauf beschränkt.
  • Ein erster Schutzring 155 von ersten Leitfähigkeitstyp (z. B. P-Typ), ein zweiter Schutzring 166 von zweiten Leitfähigkeitstyp (z. B. N-Typ), und ein dritter Schutzring 156 von ersten Leitfähigkeitstyp können in dem zweiten Gebiet II der Substrate 110 und 120 ausgebildet sein. Ein Ohmscher-Kontakt 197 von ersten Leitfähigkeitstyp kann auf dem ersten Schutzring 155 ausgebildet sein, ein Ohmscher-Kontakt 107 von zweiten Leitfähigkeitstyp kann auf dem zweiten Schutzring 166 ausgebildet sein, und der Ohmsche-Kontakt 198 von ersten Leitfähigkeitstyp kann auf dem dritten Schutzring 156 ausgebildet sein.
  • Der erste Schutzring 155 kann nahe (z. B. benachbart) zu dem LDMOS-Transistor ausgebildet sein, der zweite Schutzring 166 kann nahe (z. B. benachbart) zum ersten Schutzring 155 ausgebildet sein, und der dritte Schutzring 156 kann nahe (z. B. benachbart) zum zweiten Schutzring 166 ausgebildet sein. Der erste Schutzring 155 kann das erste Gebiet I in dem Substrat 110 und 120 in dem der LDMOS-Transistor ausgebildet ist umgeben (z. B. einen Kreis darum bilden), und die erste Vorspannung BIAS1 kann an den ersten Schutzring 155 angelegt werden. Der zweite Schutzring 166 kann den ersten Schutzring 155 in den Substraten 110 und 120 umgeben (z. B. einen Kreis darum bilden), und die erste Vorspannung BIAS1 kann an dem zweiten Schutzring 166 angelegt werden. Der dritte Schutzring 156 kann den zweiten Schutzring 166 in den Substraten 110 und 120 umgeben (z. B. einen Kreis darum bilden) und eine zweite Vorspannung BIAS2, verschieden von der ersten Vorspannung BIAS1, kann an dem dritten Schutzring 156 angelegt werden. Insbesondere kann die erste Vorspannung BIAS1 an die Source-Elektroden 196 des P-Typ-LDMOS-Transistors aus 10 angelegt werden.
  • Zusätzlich zeigt 10, dass eine Tiefe des ersten Schutzrings 155 und eine Tiefe des zweiten Schutzrings 156 im Wesentlichen gleich sein können. Beispielsweise können die untersten Oberflächen der ersten und zweiten Schutzringe 155 und 166 im Wesentlichen koplanar sein. Alternativ dazu können die ersten und zweiten Schutzringe 155 und 166 verschiedene Tiefen aufweisen. Der erste Schutzring 155 und der zweite Schutzring 166 können auch näher an der Source-Elektrode 196 als an der Drain-Elektrode 194 angeordnet sein. Der erste Schutzring 155 und der zweite Schutzring 166 können mit der zweiten vergrabenen Schicht 143 verbunden sein. Dementsprechend können Abschnitte des ersten Schutzrings 155 und des zweiten Schutzrings 166 mit einem Abschnitt der zweiten vergrabenen Schicht 143 überlappen.
  • Bezugnehmend auf 11 bezeichnet das Bezugszeichen 331 ein Leitungsband und das Bezugszeichen 341 bezeichnet ein Valenzband. Löcher (z. B. dargestellt als „+”-Symbole in 11) können durch die Wanne 173 von zweiten Leitfähigkeitstyp (z. B. N-Typ) von der Drain-Elektrode 194 hindurch gehen und sich in dem ersten Schutzring 155 sammeln. Da ein Potenzial-Niveau des zweiten Schutzrings 166 geringer sein kann als das des ersten Schutzrings 155 kann der zweite Schutzring 166 als Potenzial-Barriere dienen, die die Löcherbewegung erschwert/verhindert.
  • 12 zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts. Zur einfacheren Erklärung wird auf die im Beschreiben von Eigenschaften die denen der Halbleitervorrichtung 3 in 10 entsprechen verzichtet. Bezugnehmend auf 12, umfasst die Halbleitervorrichtung 4 nur den ersten Schutzring 155 und den zweiten Schutzring 166. Mit anderen Worten wird auf den dritten Schutzring 156 verzichtet. Eine erste Vorspannung BIAS1 wird an den ersten Schutzring 155 und den zweiten Schutzring 166 angelegt. Die erste Vorspannung BIAS1 kann ebenso an die Source-Elektrode 196 des LDMOS-Transistors in der Halbleitervorrichtung 4 angelegt werden. Wenn die Menge an Ladungsträgern (z. B. Löchern), die durch das von dem ersten Schutzring 155 und dem zweiten Schutzring 166 gebildete Verarmungsgebiet hindurch gehen, nicht groß genug ist, um eine zusätzliche Barriere zu rechtfertigen, dann wird auf den dritten Schutzring 156 verzichtet.
  • 13 zeigte eine Querschnittsansicht einer Halbleitervorrichtung 5 gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts. Zur Vereinfachung der Erklärung wird auf die Beschreibung von Eigenschaften, die denen der Halbleitervorrichtung 3 aus 10 entsprechen, verzichtet.
  • Bezugnehmend auf 13 ist in der Halbleitervorrichtung 5 die Tiefe eines zweiten Schutzrings 174 von zweiten Leitfähigkeitstyp (z. B. N-Typ) kleiner/flacher als die eines ersten Schutzrings 155. Beispielsweise kann die Tiefe des zweiten Schutzrings 174 auch im Wesentlichen der Tiefe der Wanne 173 von zweiten Leitfähigkeitstyp entsprechen. Der zweite Schutzring 174 kann beispielsweise gleichzeitig mit der Wanne 173 gebildet werden. Der erste Schutzring 155 kann mit einer zweiten vergrabenen Schicht 143 verbunden sein, wobei der zweite Schutzring 174 nicht mit der zweiten vergrabenen Schicht 143 verbunden ist. Beispielsweise kann eine Wanne 165 von zweiten Leitfähigkeitstyp zwischen dem zweiten Schutzring 174 und der zweiten vergrabenen Schicht 143 angeordnet sein.
  • 14 zeigt eine Querschnittsansicht einer Halbleitervorrichtung 6 und 15 zeigt ein Potenzial-Diagramm, das Betriebsarten der Halbleitervorrichtung 6 gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts darstellt. Zur Vereinfachung der Erklärung wird auf die Beschreibung von Eigenschaften, die denen der Halbleitervorrichtung 1 in 7 entsprechen, verzichtet.
  • Während der Halbleitervorrichtung 1 in 7 ein „low-side”-N-Typ-LDMOS-Transistor verwendet wird, kann in der Halbleitervorrichtung 6 in 14 „high-side”-N-Typ-LDMOS-Transistor verwendet werden. Der „high-side”-LDMOS-Transistor kann ein Bipolar-Transistor sein.
  • Bezugnehmend auf 14 kann die Halbleitervorrichtung 6 in 14 ein erstes Gebiet I umfassen, ein zweites Gebiet II, und ein drittes Gebiet III. Ein „high-side”-N-Typ-LDMOS-Transistor kann in dem ersten Gebiet I ausgebildet sein. Das dritte Gebiet III kann ein Sperrgebiet nahe (benachbart zu) dem ersten Gebiet I enthalten. Das zweite Gebiet II kann zwischen dem ersten Gebiet I und dem dritten Gebiet III ausgebildet sein, und Schutzringe 157, 169 und 158 können in dem zweiten Gebiet II ausgebildet sein.
  • Gemäß verschiedener Ausführungsformen können die Substrate 110 und 120 ein Basis-Substrat 110 ersten Leitfähigkeitstyps (z. B. P-Typ) und eine Epi-Schicht 120 zweiten Leitfähigkeitstyps (z. B. N-Typ) enthalten. Eine erste vergrabene Schicht (PBL) 138 von ersten Leitfähigkeitstyp (P-Typ) und zweite vergrabene Schichten (NBL) 146 und 147 von zweiten Leitfähigkeitstyp (N-Typ) können in den Substraten 110 und 120 ausgebildet sein. Beispielsweise können einige Abschnitte der zweiten vergrabenen Schicht 146 in dem ersten Gebiet I ausgebildet sein, die erste vergrabene Schicht 138 und andere Abschnitte der zweiten vergrabenen Schicht 146 können in dem zweiten Gebiet II ausgebildet sein, und die zweite vergrabene Schicht 147 kann in dem dritten Gebiet III ausgebildet sein. Eine tiefe Wanne 168 von zweiten Leitfähigkeitstyp kann in dem ersten Gebiet I der Substrate 110 und 120 ausgebildet sein.
  • Der LDMOS-Transistor von zweiten Leitfähigkeitstyp (z. B. N-Typ) kann Gate-Elektroden 215 und 216, Drain-Elektroden 228 und 292, und Source-Elektroden 209 und 291 umfassen. Die Drain-Elektroden 228 und 292 können in Drift-Gebieten 174 und 175 des zweiten Leitfähigkeitstyps ausgebildet sein, und die Source-Elektroden 209 und 291 können im Body 184 von ersten Leitfähigkeitstyp ausgebildet sein. Die Source-Elektroden 209 und 291 können mit einem Ausgangsknoten verbunden sein, die Drain-Elektroden 228 und 292 können mit einer ersten Vorspannung BIAS1 verbunden sein. Die erste Vorspannung BIAS1 kann eine Betriebsspannung VDD sein, ist jedoch nicht hierauf beschränkt. Wie in der 14 dargestellt, können in dem LDMOS-Transistor die Drain-Elektroden 228 und 292 auf/an entgegengesetzten Seiten (z. B. links und rechts entsprechend) der Source-Elektroden 209 und 291 angeordnet sein, wodurch sich die Stromtreiberkapazität des LDMOS-Transistors erhöht. Beispielsweise können die Source-Elektroden 209 und 291 zwischen den Drain-Elektroden 228 und 292 angeordnet sein. Die Source-Elektroden 209 und 291 können auch auf/an entgegengesetzten Seiten eines Ohmschen-Kontakts 199 ausgebildet sein. Vielmehr kann eine Wanne 1691 von zweiten Leitfähigkeitstyp in dem dritten Gebiet III der Substrate 110 und 120 ausgebildet sein, wobei Aspekte des vorliegenden erfindungsgemäßen Konzepts nicht hierauf beschränkt sind.
  • Bezugnehmend auf 14, können der erste Schutzring 157 von ersten Leitfähigkeitstyp (z. B. P-Typ), der zweite Schutzring 169 von zweiten Leitfähigkeitstyp (z. B. N-Typ) und der dritte Schutzring 158 von ersten Leitfähigkeitstyp in dem zweiten Gebiet II der Substrate 110 und 120 ausgebildet sein. Ein Ohmscher-Kontakt 1991 von ersten Leitfähigkeitstyp kann in dem ersten Schutzring 157 ausgebildet sein, und ein Ohmscher-Kontakt 2093 von zweiten Leitfähigkeitstyp kann auf dem zweiten Schutzring 169 ausgebildet sein, und ein Ohmscher-Kontakt 1992 von ersten Leitfähigkeitstyp kann auf dem dritten Schutzring 158 ausgebildet sein. Der erste Schutzring 157 kann nahe (z. B. benachbart) zu dem LDMOS-Transistor ausgebildet sein, der zweite Schutzring 169 kann nahe (z. B. benachbart) zum ersten Schutzring 157 ausgebildet sein, und der dritte Schutzring 158 kann nahe (z. B. benachbart) zum zweiten Schutzring 169 ausgebildet sein. Der erste Schutzring 157 kann das erste Gebiet I in dem Substrat 110 und 120, in dem der LDMOS ausgebildet ist, umgeben (z. B. einen Kreis darum bilden), und die erste Vorspannung BIAS1 kann an den ersten Schutzring 157 angelegt werden. Der zweite Schutzring 169 kann den ersten Schutzring 157 in dem Substrat 110 und 120 umgeben (z. B. einen Kreis darum bilden), und die erste Vorspannung BIAS1 kann an den zweiten Schutzring 169 angelegt werden. Der dritte Schutzring 158 kann den zweiten Schutzring 169 in den Substraten 110 und 120 umgeben (z. B. einen Kreis darum bilden), und eine zweite Vorspannung BIAS2 verschieden von der ersten Vorspannung BIAS1 kann an den dritten Schutzring 158 angelegt werden. Außerdem kann die erste Vorspannung BIAS1 an eine Drain-Elektrode 2092 des N-Typ-LDMOS-Transistors angelegt werden.
  • 14 zeigt weiterhin, dass eine Tiefe des ersten Schutzrings 157 und eine Tiefe des zweiten Schutzrings 169 im Wesentlichen gleich sind. Beispielsweise können die unteren Oberflächen der ersten und zweiten Schutzringe 157 und 169 entsprechend im Wesentlichen koplanar sein. Alternativ dazu kann eine Tiefe des ersten Schutzrings 157 und eine Tiefe des zweiten Schutzrings 169 unterschiedlich sein. Außerdem kann der erste Schutzring 157 und der zweite Schutzring 169 näher an der Drain-Elektrode 2092 angeordnet sein als an den Source-Elektroden 209 und 2091. Der erste Schutzring 157 und der zweite Schutzring 169 können mit der zweiten vergrabenen Schicht 146 verbunden sein. Demgemäß können Abschnitte des ersten Schutzrings 157 und des zweiten Schutzrings 169 einen Abschnitt der zweiten vergrabenen Schicht 146 überlappen.
  • Bezugnehmend auf 15, bezeichnet das Bezugszeichen 332 ein Leitungsband, und Bezugszeichen 342 bezeichnet ein Valenzband. Löcher (z. B. dargestellt durch das „plus-”Symbol) können durch das Drift-Gebiet 175 des zweiten Leitfähigkeitstyps von den Drain-Elektroden 208 und 2092 hindurch treten und sich in dem ersten Schutzring 157 ansammeln. Da ein Potenzial-Niveau des zweiten Schutzrings 169 niedriger sein kann als das des ersten Schutzrings 157, kann der zweite Schutzring 169 als Potenzial-Barriere dienen, die die Löcherbewegung erschwert/verhindert.
  • 16 zeigt eine Querschnittsansicht einer Halbleitervorrichtung 7 gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts. Zur Vereinfachung der Erklärung wird auf Beschreibungen der Eigenschaften, die denen der Halbleitervorrichtung 6 in 14 entsprechen, verzichtet. Bezugnehmend auf 16 umfasst die Halbleitervorrichtung 7 einen ersten Schutzring 157 und einen zweiten Schutzring 169 verzichtet jedoch auf einen dritten Schutzring (z. B. den dritten Schutzring 158 in 14 und 15). Beispielsweise falls die Anzahl der Ladungsträger (z. B. Löcher), die durch das vom ersten Schutzring 157 und vom zweiten Schutzring 169 gebildete Verarmungsgebiet hindurch treten, nicht groß genug ist, um eine zusätzliche Barriere zu rechtfertigen, dann wird auf den dritten Schutzring 158 verzichtet. Eine erste Vorspannung BIAS1 kann an den ersten Schutzring 157 und den zweiten Schutzring 169 angelegt werden. Außerdem kann die erste Vorspannung BIAS1 an die Drain-Elektrode 2092 des LDMOS-Transistors in der Halbleitervorrichtung 7 angelegt werden.
  • 17 zeigt eine Querschnittsansicht einer Halbleitervorrichtung 8 gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts. Zur Vereinfachung der Erklärung wird auf die Beschreibung der Eigenschaften, die denen der Halbleitervorrichtung 6 in 14 entsprechen, verzichtet. Bezugnehmend auf 17 ist in der Halbleitervorrichtung 8 die Tiefe des zweiten Schutzrings 1692 von zweiten Leitfähigkeitstyp (z. B. N-Typ) kleiner/flacher, als die des ersten Schutzrings 157. Beispielsweise kann eine unterste Oberfläche des zweiten Schutzrings 1692 flacher als die untersten Oberflächen der Drift-Gebiete 174 und 175 des zweiten Leitfähigkeitstyps sein. Der erste Schutzring 157 kann mit der zweiten vergrabenen Schicht 146 verbunden sein, wobei der zweite Schutzring 1692 nicht mit der zweiten vergrabenen Schicht 146 verbunden ist. Beispielsweise kann eine N-Wanne 168 zwischen dem zweiten Schutzring 1692 und der zweiten vergrabenen Schicht 146 angeordnet sein.
  • Die 18 bis 21 zeigen Halbleitersysteme, die eine Halbleitervorrichtung gemäß der verschiedenen Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts nutzen. Bezugnehmend auf 18, wird ein Blockdiagramm eines Halbleitersystems 400 gemäß verschiedener Ausführungsformen dargestellt. Das Halbleitersystem 400 kann eine Batterie 410, ein Power-Management-IC(PMIC) 420, und eine Vielzahl von Modulen 431 bis 434 enthalten. Der PMIC 420 kann eine Spannung von der Batterie 410 empfangen, diese Spannung in einen von den entsprechenden Modulen 431 bis 434 benötigte Spannung wandeln und diese gewandelte Spannung an die entsprechenden Module 431 bis 434 anlegen. Der PMIC 420 kann wenigstens eine der Halbleitervorrichtungen 1 bis 8, wie oben beschrieben, entsprechend der verschiedenen Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts umfassen.
  • Bezugnehmend auf 19, wird ein Blockdiagramm eines Halbleitersystems 500 gemäß verschiedener Ausführungsformen bereitgestellt. Bezugnehmend auf 19 kann das Halbleitersystem 500 ein tragbarer Computer (Terminal) sein. Der tragbare Computer 500 umfasst einen Controller 510, einen PMIC 512, eine Batterie 515, eine Signal-Verarbeitungseinheit 523, eine Audio-Verarbeitungseinheit 525, einen Speicher 530, und ein Display 550. Gemäß einiger Ausführungsformen umfasst der tragbare Computer 500 eine Tastatur 527 mit Tasten zum Eingeben von Zahlen und/oder Textinformation und/oder Funktionstasten zum Auslösen verschiedener Funktionen.
  • Die Signal-Verarbeitungseinheit 523 führt die drahtlose Kommunikation des tragbaren Computers durch und kann eine RF-Einheit und ein Modem enthalten. Die RF-Einheit kann einen RF-Übertrager umfassen, der eine Frequenz eines übertragenen Signals aufwärts konvertiert und einen RF-Empfänger, der ein empfangenes Signal „low-noise”-verstärkt und eine Frequenz herunter konvertiert. Das Modem kann einen Transmitter umfassen, das übertragene Signal kodiert und moduliert und einen Empfänger, der das von der RF-Einheit empfangene Signal demoduliert und dekodiert.
  • Die Audio-Verarbeitungseinheit 525 des tragbaren Computers 500 kann einen Codec (Kodier-/Dekodierverfahren) bereitstellen/zusammenwirken, der einen Daten-Codec und/oder einen Audio-Codec umfasst. Der Daten-Codec kann Paketdaten usw. verarbeiten, und der Audio-Codec kann ein Audio-Signal, wie beispielsweise ein Sprach- oder eine Multimediadatei, verarbeiten. Außerdem kann die Audio-Verarbeitungseinheit 525 ein von dem Modem empfangenes digitales Audio-Signal durch den Audio-Codec in ein Analog-Signal wandeln, um dasselbe wiederzugeben (z. B. über einen Lautsprecher (SPK)) oder kann ein analoges Audio-Signal das von einem Mikrofon erzeugt wurde (MIC) in ein digitales Audio-Signal mittels des Audio-Codec wandeln, um dieses dann an das Modem zu vermitteln. Der Codec kann getrennt bereitgestellt sein oder kann in dem Controller 510 des tragbaren Computers enthalten sein.
  • Der Speicher 530 kann ein Nur-Lesespeicher (ROM) und/oder einen Zufallszugriffspeicher (RAM) enthalten. Der Speicher 530 kann einen Programmspeicher und/oder Datenspeicher enthalten, die Programme zum Steuern des Betriebs des tragbaren Computers 500 und/oder Daten zum Booten des tragbaren Computers 500 umfassen.
  • Das Display 550 kann ein Video-Signal und/oder Nutzerdaten auf einen Bildschirm und/oder Daten in Zusammenhang mit einem Telefonanruf anzeigen. Das Display 550 kann ein Flüssigkristall-Display (LCD) oder ein organische lichtabgebende Diode-Display (OLED) sein. Handelt es sich bei dem LCD oder bei dem OLED um einen Touch-Screen, kann das Display 550 auch als Eingabeeinheit zum Steuern des tragbaren Computers 500 zusammen mit der Tastatur 527 dienen.
  • Der Controller 510 steuert den Gesamtbetriebsablauf des tragbaren Computers 500. Der Controller 510 umfasst den PMIC 512. Der PMIC 512 kann von der Batterie 515 eine Spannung erhalten und diese Spannung auf das erforderliche Spannungs-Niveau wandeln. Der PMIC 512 kann wenigstens eine in den Halbleitervorrichtungen 1 bis 8, wie oben beschrieben, umfassen, gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts.
  • Die 20 und 21 zeigen schematische Diagramme von Halbleitersystemen gemäß verschiedener Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts. Insbesondere zeigt 20 eine tragbare elektronische Tablet-Computer-Vorrichtung 2000 (z. B. einen Tablet-Personal-Computer (PC) oder Ähnliches) und 21 zeigt ein Notebook PC 2100. Wenigstens eine der Halbleitervorrichtungen 1 bis 8 wie oben beschrieben können in dem Tablet PC 2000 oder dem Notebook PC 2100 enthalten sein. Es ist jedoch vielmehr klar, dass die Halbleitervorrichtungen 1 bis 8, wie oben beschrieben, auch auf viele andere integrierte Schaltkreise Anwendung linden.
  • Der oben beschriebene Gegenstand ist beispielhaft und nicht beschränkt zu verstehen, und die folgenden Patentansprüche sollen alle solche Modifikationen, Verbesserungen, und weitere Ausführungsformen, die unter den wahren Sinn und Umfang fallen, umfassen. Das heißt, bis zu dem gesetzlich maximal erlaubten Umfang ist die breiteste erlaubte Interpretation in den folgenden Patentansprüchen und ihre Äquivalente zu ermitteln, und soll nicht durch die vorangegangene detaillierte Beschreibung beschränkt oder begrenzt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2012-0036187 [0001]

Claims (30)

  1. Halbleitervorrichtung (100) umfassend: ein Substrat; einen Transistor (MP1) auf dem Substrat, wobei der Transistor eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode umfasst; einen ersten Schutzring (162) ersten Leitfähigkeitstyps in dem Substrat benachbart zu dem Transistor (MP1); und einen zweiten Schutzring (153) zweiten Leitfähigkeitstyps entgegengesetzt zu dem ersten Leitfähigkeitstyp in dem Substrat benachbart zu dem ersten Schutzring, wobei der erste Schutzring (162), der zweite Schutzring (153) und wenigstens eine von der Source-Elektrode und der Drain-Elektrode geeignet sind, um die gleiche Vorspannung (BIAS1) zu erhalten.
  2. Halbleitervorrichtung nach Anspruch 1, weiterhin umfassend: einen dritten Schutzring (163) ersten Leitfähigkeitstyps, der näher an dem zweiten Schutzring (153) angeordnet ist als an dem zweiten Schutzring, wobei: die gleiche Vorspannung eine erste Vorspannung (BIAS1) umfasst; und der dritte Schutzring geeignet ist, um eine zweite Vorspannung anzulegen, die von der ersten Vorspannung verschieden ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die erste Vorspannung die Massespannung oder die Betriebsspannung enthält, und die zweite Vorspannung die entsprechend andere der Massespannung oder der Betriebsspannung umfasst.
  4. Halbleitervorrichtung nach Anspruch 1, wobei der erste Schutzring (162) einen Kreis um den Transistor herum bildet und der zweite Schutzring (153) einen Kreis um den ersten Schutzring (162) herum bildet.
  5. Halbleitervorrichtung nach Anspruch 1, wobei das Substrat ein Basis-Substrat und eine Epi-Schicht (120) mit jeweils verschiedenen Leitfähigkeitstypen umfasst; und ein Abschnitt des ersten Schutzrings (162) und ein Abschnitt des Basis-Substrats (110) einander überlappen.
  6. Halbleitervorrichtung nach Anspruch 1, weiterhin umfassend: eine vergrabene Schicht (131, 132, 133, 134) zweiten Leitfähigkeitstyps, unter dem zweiten Schutzring (153) in dem Substrat, sodass ein Abschnitt des zweiten Schutzrings (153) und ein Abschnitt der vergrabenen Schicht miteinander überlappen.
  7. Halbleitervorrichtung nach Anspruch 1, wobei eine Tiefe des ersten Schutzrings (162) größer in dem Substrat ist als eine Tiefe des zweiten Schutzrings (153).
  8. Halbleitervorrichtung nach Anspruch 1, wobei der Transistor einen N-Typ-lateral-doppel-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) umfasst; die gleiche Vorspannung eine Massespannung enthält; und die Source-Elektrode erste und zweite Source-Elektroden an entgegengesetzten Seiten der Drain-Elektrode enthält.
  9. Halbleitervorrichtung nach Anspruch 8, wobei der erste Schutzring (162) näher an der Source-Elektrode als an der Drain-Elektrode angeordnet ist.
  10. Halbleitervorrichtung nach Anspruch 1, wobei der Transistor einen P-Typ-lateral-doppelt-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) enthält; die gleiche Vorspannung die Betriebsspannung enthält; und die Source-Elektrode erste und zweite Source-Elektroden an entgegengesetzten Enden der Drain-Elektrode enthält.
  11. Halbleitervorrichtung nach Anspruch 10, wobei der erste Schutzring näher an der Source-Elektrode als an der Drain-Elektrode angeordnet ist.
  12. Halbleitervorrichtung nach Anspruch 1, wobei: der Transistor einen N-Typ-lateral-doppelt-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) enthält; die gleiche Vorspannung eine Betriebsspannung enthält; die Drain-Elektrode erste und zweite Drain-Elektroden enthält; und die Source-Elektrode zwischen den ersten und zweiten Drain-Elektroden angeordnet ist.
  13. Halbleitervorrichtung nach Anspruch 12, wobei der erste Schutzring (162) näher an der Drain-Elektrode angeordnet ist als an der Source-Elektrode.
  14. Halbleitervorrichtung umfassend: einen Transistor (MP1); einen ersten Schutzring (162) ersten Leitfähigkeitstyps, der einen Kreis um den Transistor bildet und an den eine erste Vorspannung (BIAS1) angelegt werden kann; ein zweiter Schutzring (153) zweiten Leitfähigkeitstyps entgegengesetzt dem ersten Leitfähigkeitstyp, der einen Kreis um den ersten Schutzring herum bildet und an dem eine erste Vorspannung (BIAS1) angelegt werden kann; und ein dritter Schutzring (163) ersten Leitfähigkeitstyps, der einen Kreis um den zweiten Schutzring (153) herum bildet und an den eine zweite Vorspannung angelegt werden kann, die von der ersten Vorspannung verschieden ist.
  15. Halbleitervorrichtung nach Anspruch 14, wobei der Transistor einen N-Typ-lateral-doppelt-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) enthält; die zweite Vorspannung größer ist als die erste Vorspannung; und der Transistor außerdem eine Source-Elektrode umfasst, an die die erste Vorspannung angelegt werden kann.
  16. Halbleitervorrichtung nach Anspruch 14, wobei der Transistor einen N-Typ-lateral-doppelt-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) enthält; die erste Vorspannung größer ist als die zweite Vorspannung; und der Transistor außerdem eine Drain-Elektrode enthält, an die die erste Vorspannung angelegt werden kann.
  17. Halbleitervorrichtung nach Anspruch 14, wobei der Transistor ein P-Typ-lateral-doppelt-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS) ist; und die erste Vorspannung größer ist als die zweite Vorspannung.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die erste Vorspannung eine Betriebsspannung enthält und die zweite Vorspannung eine Massespannung enthält.
  19. Halbleitervorrichtung nach Anspruch 17, wobei der Transistor außerdem eine Source-Elektrode umfasst, an die die erste Vorspannung angelegt werden kann.
  20. Halbleitervorrichtung umfassend: ein Substrat; einen lateral-doppelt-diffundierten-Metalloxyd-Halbleiter-Transistor (LDMOS), der auf einem Substrat angeordnet ist und der geeignet ist über die Bewegung von Ladungsträgern ein Signal zu übertragen; einen ersten Schutzring (162) in dem Substrat, der einen Kreis um den Transistor herum bildet; einen zweiten Schutzring (153) in dem Substrat, der einen Kreis um den ersten Schutzring herum bildet; und einen dritten Schutzring (163) in dem Substrat, der einen Kreis um den zweiten Schutzring (153) herum bildet, wobei: ein Potenzial-Niveau des zweiten Schutzrings von dem entsprechenden Potenzial-Niveau des ersten und dritten Schutzrings verschieden ist; und der zweite Schutzring geeignet ist, um eine Potenzial-Barriere zu bilden, die die Ladungsträgerbewegung von dem ersten Schutzring zu dem dritten Schutzring erschwert.
  21. Halbleitersystem umfassend: einen Gate-Treiber (10); und eine mit dem Gate-Treiber (10) verbundene und von dem Gate-Treiber gesteuerte Leistungsstufe (40), wobei: die Leistungsstufe (40) erste und zweite in der Reihe miteinander verbundene Transistoren (MP1, MN1) umfasst, einen ersten Schutzring (162) ersten Leitfähigkeitstyps und einen zweiten Schutzring (153) zweiten Leitfähigkeitstyps; und der erste Schutzring einen Kreis um den ersten Transistor herum bildet, der zweite Schutzring einen Kreis um den ersten Schutzring herum bildet, und an die ersten und zweiten Schutzringe gleiche Vorspannungen (BIAS1) angelegt werden können.
  22. Halbleitersystem nach Anspruch 21, wobei: die gleichen Vorspannungen eine erste Vorspannung umfasst; und die Leistungsstufe außerdem einen dritten Schutzring (163) ersten Leitfähigkeitstyps umfasst, der einen Kreis um den zweiten Schutzring (153) herum bildet und an den eine zweite Vorspannung angelegt werden kann, die von der ersten Vorspannung verschieden ist.
  23. Halbleitervorrichtung nach Anspruch 21, wobei: der Gate-Treiber einen ersten Gate-Treiber (10) umfasst; das Halbleitersystem außerdem einen zweiten Gate-Treiber (20) umfasst; die Leistungsstufe eine erste Leistungsstufe (40) umfasst; das Halbleitersystem außerdem eine zweite Leistungsstufe (50) umfasst, die mit dem zweiten Gate-Treiber (20) verbunden und von dem zweiten Gate-Treiber (20) gesteuert ist; und die zweite Leistungsstufe (50) umfasst: dritte und vierte in der Reihe verbundene Transistoren (MP2, MN2); und dritte und vierte Schutzringe unterschiedlichen Leitfähigkeitstyps, wobei: der dritte Schutzring einen Kreis um den dritten Transistor herum bildet; der vierte Schutzring einen Kreis um den dritten Schutzring herum bildet; und an die dritten und vierten Schutzringe die gleiche Vorspannung angelegt werden kann.
  24. Halbleitervorrichtung nach Anspruch 23, außerdem umfassend eine Spule (30) mit ersten und zweiten Enden, wobei das erste Ende mit einem Ausgangsanschluss (A) der ersten Leistungsstufe (40) verbunden ist und das zweite Ende mit einem Ausgangsanschluss (B) der zweiten Leistungsstufe (50) verbunden ist.
  25. Halbleitersystem nach Anspruch 21, wobei das Halbleitersystem einen Power-Management-IC (PMIC) enthält.
  26. Halbleitervorrichtung umfassend: einen ersten Schutzring (162) ersten Leitfähigkeitstyps, wobei der erste Schutzring einen Kreis um einen Transistor auf dem Substrat herum bildet und geeignet ist ein erstes Potenzialniveau bereitzustellen; und einen zweiten Schutzring (153) zweiten Leitfähigkeitstyps entgegengesetzt dem ersten Leitfähigkeitstyp, wobei der zweite Schutzring einen Kreis um den ersten Schutzring herum bildet und geeignet ist ein zweites Potenzial-Niveau verschieden von dem ersten Potenzial-Niveau bereitzustellen.
  27. Halbleitervorrichtung nach Anspruch 26, wobei an die ersten und zweiten Schutzringe gleichzeitig eine gleiche Vorspannung (BIAS1) angelegt werden kann.
  28. Halbleitervorrichtung nach Anspruch 27, außerdem umfassend einen dritten Schutzring (163) ersten Leitfähigkeitstyps, wobei der dritte Schutzring einen Kreis um den zweiten Schutzring (153) herum bildet und an den eine Vorspannung verschieden von der gleichen Vorspannung der ersten und zweiten Schutzringe angelegt werden kann.
  29. Halbleitervorrichtung nach Anspruch 28, außerdem umfassend eine vergrabene Schicht (133) zweiten Leitfähigkeitstyps zwischen dem Substrat und den ersten und zweiten Schutzringen.
  30. Halbleitervorrichtung nach Anspruch 27, wobei der zweite Schutzring (153) eine geringere Tiefe in dem Substrat als die Tiefe des ersten Schutzrings (162) in dem Substrat aufweist.
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