DE102012106454A1 - Halbleiterbauelemente, die zu Mono- und Multi-Ranks kompatibel sind - Google Patents

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Abstract

Eine Speichervorrichtung (10) ist kompatibel mit einem Mono-Rank oder Multi-Ranks. Eine Mehrzahl von Speicherschichten (12, 14) sind in der Speichervorrichtung gestapelt. Die Speichervorrichtung (10) empfängt eine Adresssignal (RA, CA) und Chip-Auswahlsignale (CS0, CS1) als Antwort auf ein Chip-Identifikationssignal (CID) und ein Modus-Signal (FID), die verwendet werden zum Bestimmen eines Mono-Rank oder Multi-Ranks. Die Mehrzahl von Speicherschichten (12, 14) arbeitet als das Mono-Rank, auf das durch das Adresssignal (RA, CA) zugegriffen wird, oder arbeitet als die Multi-Ranks, auf die durch die Chip-Auswahlsignale (CS0, CS1) zugegriffen wird.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der am 20. Juli 2011 beim Koreanischen Amt für Geistiges Eigentum eingereichten Koreanischen Patentanmeldungen Nr. 10-2011-0072076 , deren Offenbarung hierin in ihrer Gesamtheit durch Bezugnahme mit aufgenommen wird.
  • HINTERGRUND
  • Eine Halbleiterspeichervorrichtung wie zum Beispiel ein DRAM wird weit verbreitet benutzt als ein Hauptspeicher eines Computers, wie zum Beispiel eines Server. Anforderungen des Hauptspeichers and die Speicherkapazität und -geschwindigkeit nehmen fortwährend zu, um Hochgeschwindigkeits-Hardware und komplexe Software zu unterstützen. Eine Vielzahl von Technologien wurden entwickelt zum Erzielen eines Massenspeichers.
  • KURZFASSUNG
  • Das erfinderische Konzept sieht eine Speichervorrichtung vor, bei der eine Mehrzahl von gestapelten Speicherschichten gemäß einem Modus-Signal selektiv als ein Mono-Rank oder ein Multi-Rank arbeiten, sowie ein Speichersystem mit der Speichervorrichtung. Eine Speichervorrichtung gemäß einigen Ausführungsformen enthält eine erste Speicherschicht und ein zweite auf der ersten Speicherschicht gestapelte zweite Speicherschicht. Die erste Speicherschicht und die zweite Speicherschicht sind konfiguriert zum Empfangen von zumindest einem Adresssignal und/oder von zumindest einem Chip-Auswahlsignal, um selektiv in entweder einem Mono-Rank-Modus oder in einem Dual-Rank-Modus zu arbeiten als Antwort auf das zumindest eine Adresssignal und/oder das zumindest eine Chip-Auswahlsignal.
  • Bei einigen Ausführungsformen sind die erste Speicherschicht und die zweite Speicherschicht gleiche Typen von Speicherchips, und sowohl die erste Speicherschicht als auch die zweite Speicherschicht enthalten eine Kernschaltungseinheit, in der eine Speicherzelle ausgebildet ist, und eine Peripherieschaltungseinheit, die bezüglich der Speicherzelle ausgebildet ist.
  • Einige Ausführungsformen sehen vor, dass die erste Speicherschicht und die zweite Speicherschicht verschiedene Arten von Speicherchips sind und dass sowohl die erste Speicherschicht als auch die zweite Speicherschicht eine Kernschaltungseinheit, in der eine Speicherzelle ausgebildet ist, und eine Peripherieschaltungseinheit enthält, die bezüglich der Speicherzelle ausgebildet ist. Bei einigen Ausführungsformen weist die erste Speicherschicht weiter einen Master-Schaltungsbereich auf, der konfiguriert ist zum Verbinden mit zumindest einer Vorrichtung, die extern zu der Speichervorrichtung ist.
  • Einige Ausführungsformen sehen vor, dass sowohl die erste Speicherschicht als auch die zweite Speicherschicht eine Puffereinheit, die zum Empfangen von dem zumindest einem Adresssignal und/oder dem zumindest einen ersten Chip-Auswahlsignal als Antwort auf ein Chip-Identifikationssignal, und eine Chip-Auswahladresssteuereinheit enthält, die konfiguriert ist zum Bestimmen, ob die jeweilige von der ersten Speicherschicht und/oder der zweiten Speicherschicht ausgewählt ist gemäß dem zumindest einem Adresssignal und/oder dem zumindest einem Chip-Auswahlsignal als Antwort auf das Chip-Identifikationssignal und ein Modus-Signal, und zum Erzeugen von zumindest einem Chip-Auswahladresssteuersignal, das verwendet wird zum Bestimmen des Mono-Rank-Modus oder des Dual-Rank-Modus. Bei einigen Ausführungsformen umfasst das zumindest eine Chip-Auswahlsignal ein erstes Chip-Auswahlsignal und ein zweites Chip-Auswahlsignal, und die Ausgangssignalleitungen der Puffereinheit der ersten Speicherschicht, die das zumindest eine Adresssignal, das erste Chip-Auswahlsignal und das zweite Chip-Auswahlsignal empfängt, sind elektrisch verbunden mit Signalleitungen des zumindest einen Adresssignals, des ersten Chip-Auswahlsignals und des zweiten Chip-Auswahlsignals, die der Chip-Auswahladresssteuereinheit der zweiten Speicherschicht bereit gestellt werden unter Verwendung von Silizium-Durchkontaktierungen (TSVs).
  • Einige Ausführungsformen sehen vor, dass die Chip-Auswahladresssteuereinheit eine erste logische Einheit, die konfiguriert ist zum Erzeugen eines ersten ME-Chip-Auswahladresssignals gemäß dem ersten Chip-Auswahlsignal, dem zweiten Chip-Auswahlsignal und dem Chip-Identifikationssignal, einen ersten Puffer, der konfiguriert ist zum Übertragen des ersten ME-Chip-Auswahladresssignals an einem ersten Knoten als Antwort ein Komplementärsignal des Modus-Signals, einen zweiten Puffer, der konfiguriert ist zum Eingeben eines Signals des ersten Knotens und zum Erzeugen eines ME-Chip-Auswahlzeilenadresssteuersignals und eine zweite logische Einheit enthält, die konfiguriert ist zum Erzeugen eines ersten OTHER-Chip-Auswahladresssignals gemäß dem ersten Chip-Auswahlsignal, dem Adresssignal und dem Chip-Identifikationssignal. Die Chip-Auswahladresssteuereinheit kann weiter einen dritten Puffer, der konfiguriert ist zum Übertragen des ersten OTHER-Chip-Auswahladresssignals an einen zweiten Knoten als Antwort auf das Komplementärsignal des Modus-Signals, einem vierten Puffer, der konfiguriert ist zum Eingeben eines Signals des zweiten Knotens und zum Erzeugen eines weiteren Chip-Auswahlzeilenadresssteuersignals, eine dritte logische Einheit, die konfiguriert ist zum Erzeugen eines zweiten ME-Chip-Auswahladresssignals gemäß dem ersten Chip-Auswahlsignal, dem zweiten Chip-Auswahlsignal und dem Chip-Identifikationssignal, einen fünften Puffer, der konfiguriert ist zum Übertragen des zweiten ME-Chip-Auswahladresssignals an den ersten Knoten als Antwort auf das Modus-Signal, eine vierte logische Einheit, die konfiguriert ist zum Erzeugen eines zweiten OTHER-Chip-Auswahladresssignals gemäß dem ersten Chip-Auswahlsignal, dem zweiten Chip-Auswahlsignal und dem Chip-Identifikation-Signal und einen sechsten Puffer enthält, der konfiguriert ist zum Übertragen des zweiten OTHER-Chip-Auswahladresssignals an den zweiten Knoten als Antwort auf das Modus-Signal.
  • Bei einigen Ausführungsformen umfasst die Chip-Auswahladresssteuereinheit weiter einen siebten Puffer, der aktiviert ist, wenn die Speichervorrichtung mit Strom versorgt wird und der konfiguriert ist zum Übertragen des zweiten ME-Chip-Auswahladresssignals, einen achten Puffer, der konfiguriert ist zum Übertragen einer Ausgabe des siebten Puffers als ein ME-Chipauswahlspaltenadresssteuersignal, einen neunten Puffer, der aktiviert ist, wenn die Speichervorrichtung mit Strom versorgt wird, und der konfiguriert ist zum Übertragen des zweiten OTHER-Chipauswahladresssignals, und einen zehnten Puffer, der konfiguriert ist zum Erzeugen einer Ausgabe des neunten Puffers als weiteres Chip-Auswahlspaltenadresssteuersignals.
  • Einige Ausführungsformen sehen vor, dass eine Mehrzahl von Speicherschichten auf der zweiten Speicherschicht in einer solchen Art und Weise gestapelt sind, dass die Mehrzahl von Speicherschichten ausgewählt werden kann zum Arbeiten entweder in dem Mono-Rank-Modus oder in einem Multi-Rank-Modus.
  • Bei einigen Ausführungsformen sind die erste Speicherschicht und die zweite Speicherschicht konfiguriert zum Empfangen von zumindest einem Adresssignal und/oder zumindest einem Chip-Auswahlsignal als Antwort auf ein Chip-Identifikationssignal und ein Modussignal. Bei einigen Ausführungsformen wird das Modus-Signal bereitgestellt von einer Sicherungseinheit von einer Mehrzahl von Sicherungen in der ersten Speicherschicht. Einige Ausführungsformen sehen vor, dass das Modussignal von einem Modus-Register bereitgestellt wird.
  • Bei einigen Ausführungsformen umfasst die Speichervorrichtung weiter eine Schnittstellenschicht, die konfiguriert ist zum Empfangen von dem zumindest einem Adresssignal oder zumindest einem Chip-Auswahlsignal als Antwort auf ein Chip-Identifikationssignal und zum Erzeugen von Chip-Auswahlsteuersignalen gemäß dem Adresssignal oder den Chip-Auswahlsignalen, die als Antwort auf das Modus-Signal empfangen wurden.
  • Einige Ausführungsformen der vorliegenden Erfindungen enthalten eine Speichervorrichtung, die eine erste Daten-Eingabe/Ausgabe-Einheit, die konfiguriert ist zum Eingeben und Ausgeben von Daten in und von einer ersten Speicherschicht als Antwort auf ein erstes Chip-Identifikationssignal, eine zweite Daten-Eingabe/Ausgabe-Einheit, die konfiguriert ist zum Eingeben und Ausgeben der Daten in und von einer zweiten Speicherschicht als Antwort auf ein zweites Chip-Identifikationssignal, wobei die zweite Speicherschicht auf der ersten Speicherschicht gestapelt ist, eine erste Master-Daten-Eingabe/Ausgabe-Einheit, die mit der ersten Daten-Eingabe/Ausgabe-Einheit verbunden ist zwischen einer ersten Gruppe von Daten-Eingabe/Ausgabe Kontaktstellen, und eine zweite Master-Daten-Eingabe/Ausgabe-Einheit enthält, die mit der zweiten Daten-Eingabe/Ausgabe-Einheit verbunden ist zwischen einer zweiten Gruppe von Daten-Eingabe/Ausgabe-Kontaktstellen.
  • Bei einigen Ausführungsformen sind die erste Daten-Eingabe/Ausgabe-Einheit, die erste Master-Daten-Eingabe/Ausgabe-Einheit, die zweite Master-Daten-Eingabe/Ausgabe-Einheit in der ersten Speicherschicht angeordnet, und ist die zweite Daten-Eingabe/Ausgabe-Einheit in der zweiten Speicherschicht angeordnet. Einige Ausführungsformen sehen vor, dass die zweite Daten-Eingabe/Ausgabe-Einheit und die zweite Master-Daten-Eingabe/Ausgabe-Einheit elektrisch miteinander verbunden sind unter Verwendung einer TSV. Einige Ausführungsformen enthalten eine Schnittstellenschicht, in der die erste Master-Daten-Eingabe/Ausgabe-Einheit und die zweite Master-Daten-Eingabe/Ausgabe-Einheit angeordnet sind. Bei einigen Ausführungsformen ist die erste Daten-Eingabe/Ausgabe-Einheit in der ersten Speicherschicht angeordnet, und ist die zweite Daten-Eingabe/Ausgabe-Einheit in der zweiten Speicherschicht angeordnet. Einige Ausführungsformen sehen vor, dass die erste Daten-Eingabe/Ausgabe-Einheit und die erste Master-Daten-Eingabe/Ausgabe-Einheit elektrisch miteinander verbunden sind unter Verwendung einer ersten TSV, und dass die zweite Daten-Eingabe/Ausgabe-Einheit und die zweite Master-Daten-Eingabe/Ausgabe-Einheit elektrisch miteinander verbunden sind unter Verwendung einer zweiten TSV.
  • Es sei bemerkt, dass Aspekte des mit Bezug auf eine Ausführungsform beschriebenen erfinderischen Konzepts in einer unterschiedlichen Ausführungsform verwendet werden können, obwohl es nicht speziell in Bezug darauf beschrieben ist. Das bedeutet, dass alle Ausführungsformen und/Merkmale irgendeiner Ausführungsform in irgendeiner Weise und/oder Kombination kombiniert werden können. Diese und weitere Aufgaben und/oder Aspekte des vorliegenden erfinderischen Konzepts werden im Detail in der weiter unten ausgeführten Beschreibung erklärt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die begleitenden Figuren sind enthalten zum Bereitstellen eines weiteren Verständnisses des vorliegenden erfinderischen Konzepts und sind einbezogen in und bilden einen Teil dieser Beschreibung. Die Zeichnungen stellen einige Ausführungsformen des erfinderischen Konzepts dar und dienen zusammen mit der Beschreibung zum Erklären von Prinzipien des vorliegenden erfinderischen Konzepts.
  • 1A und 1B sind Querschnittsansichten einer Speichervorrichtung, die kompatibel ist mit einem Mono-Rank oder mit Dual-Ranks, gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • 2 ist ein Blockdiagramm einer Speichervorrichtung die kompatibel ist mit einem Mono-Rank oder mit Dual-Ranks, gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • 3 ist ein Schaltplan einer Chip-Auswahladresssteuereinheit aus 2.
  • 4A bis 6B veranschaulichen Daten-Ausgangsstrukturen einer Speichervorrichtung aus 2.
  • 7 ist ein Blockdiagramm einer Speichervorrichtung, die kompatibel ist mit einem Mono-Rank oder Dual-Ranks, gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • 8A bis 8B sind Querschnittsansichten einer Speichervorrichtung, die kompatibel ist mit einem Mono-Rank oder Dual-Ranks aus 7.
  • 9A und 9B sind Querschnittsansichten einer Speichervorrichtung, die kompatibel ist mit einem Mono-Rank oder Dual-Ranks, gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • 10 ist ein Blockdiagramm der mit einem Mono-Rank oder Dual-Rank kompatiblen Speichervorrichtung, die mit Bezug auf 9 beschrieben ist.
  • 11 ist ein Schaltplan einer Chip-Auswahl-MUX-Einheit aus 10.
  • 12 ist ein Schaltplan einer Chip-Auswahl-Anpassungseinheit aus 10.
  • 13 bis 15 sind Querschnittsansichten von Datenausgangsstrukturen ein Speichervorrichtung aus 10.
  • 16 ist ein Blockdiagramm einer Speichervorrichtung, die mit einem Mono-Rank oder Multi-Ranks kompatibel ist, gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • 17A bis 17E sind Querschnittsansichten einer mit einem Mono-Rank oder Multi-Ranks kompatiblen Speichervorrichtung aus 16.
  • 18A und 18B veranschaulichen ein Speichersystem mit einer Speichervorrichtung gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • 19A und 19B veranschaulichen ein Speichersystem mit einer Speichervorrichtung gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • 20 ist ein Diagramm eines allgemeinen gefädelten Speichermoduls (Threaded Memory Module) gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • 21 ist ein Diagramm eines Speichermoduls mit einer Mehrzahl von Speichervorrichtungen gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • 22 ist ein Diagramm eines allgemeinen Dual-Rank-Speichermoduls gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • 23 ist ein Diagramm eines Speichermoduls mit einer Mehrzahl von Speichervorrichtungen gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • DETAILLIERTE BESCHREIBUNG
  • Das vorliegende erfinderische Konzept wird nun im Folgenden ausführlicher beschrieben werden mit Bezug auf die begleitenden Zeichnungen, in denen Ausführungsformen des erfinderischen Konzepts gezeigt sind. Jedoch sollte dieses erfinderische Konzept nicht als auf die hier ausgeführten Ausführungsformen beschränkt ausgelegt werden. Vielmehr sind diese Ausführungsformen so vorgesehen, dass diese Offenbarung durchgehend und vollständig ist, und den Umfang des erfinderischen Konzepts den Fachmännern vollständig vermittelt.
  • Es wird selbstverständlich sein, dass obwohl die Bergriffe erster/erste/erstes zweiter/zweite/zweites, usw. hier verwendet werden können zum Beschreiben von verschiedenen Elementen, diese Elemente nicht auf diese Begriffe beschränkt sein sollen. Diese Begriffe werden nur verwendet zum Unterscheiden eines Elementes von einem anderen Element. Somit könnte ein unten diskutiertes erstes Element als zweites Element bezeichnet werden ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Zusätzlich ist beabsichtigt, dass die Singularformen „einer/eine/eines” und „der/die/das” auch die Pluralformen enthalten, es sei denn der Zusammenhang zeigt eindeutig anderes an. Es wird auch selbstverständlich sein, dass der Begriff „umfassend” oder „umfasst”, wie er hier verwendet wird, offen ist und eines oder mehrere angegebene Element, einen oder mehrere angegebene Schritte und/oder eine oder mehrere angegebene Funktionen enthält ohne ein oder mehrere nicht angegebene Elemente, Schritte und/oder Funktionen auszuschließen. Der Begriff „und/oder” enthält irgendeinen und alle Kombinationen von einem oder mehreren der verknüpft aufgelisteten Gegenstände.
  • Es wird außerdem selbstverständlich sein, dass wenn ein Element als mit einem anderen Element „verbunden” bezeichnet wird, es direkt mit dem anderen Element verbunden sein kann oder dazwischen liegende Elemente vorhanden sein können. Wenn im Gegensatz dazu ein Element als „direkt verbunden” mit einem anderen Element bezeichnet wird, sind keine dazwischen liegenden Elemente vorhanden. Es wird außerdem selbstverständlich sein, dass die Größen und relativen Orientierungen der dargestellten Elemente nicht maßstabsgetreu sind und in einigen Fällen zum Zwecke der Erklärung übertrieben wurden.
  • Außer es ist anders definiert haben alle hier verwendeten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung, wie sie von einem gewöhnlichen Fachmann in dem technischen Gebiet verstanden werden, zu dem das erfinderische Konzept gehört. Es wird weiter selbstverständlich sein, dass Begriffe wie zum Beispiel in herkömmlich verwendeten Wörterbüchern definierte, so interpretiert werden sollten, dass sie eine Bedeutung besitzen, die konsistent ist mit ihrer Bedeutung im Kontext der relevanten Technik, und diese Beschreibung nicht in einer idealisierten oder überformalen Art und Weise interpretiert werden wird, es sei denn es ist hier ausdrücklich so definiert.
  • Es sollte so verstanden werden, dass die vorgehenden allgemeinen Veranschaulichungen und die folgenden detaillierten Beschreibungen veranschaulichend sind und eine zusätzliche Erklärung der beanspruchten erfinderischen Konzepte bereitgestellt wird.
  • Bezugszeichen sind im Detail bei einigen Ausführungsformen des vorliegenden erfinderischen Konzepts angegeben, und ihre Beispiele sind in Referenzzeichnungen wiedergegeben. In den Zeichnungen werden gleiche Bezugszeichen durchgehend verwendet zum Bezugnehmen auf die gleichen oder ähnliche Elemente in der Beschreibung und in den Zeichnungen.
  • Ein Speicherchip eines Computers, wie z. B. eines Servers, ist möglicherweise nicht in der Lage, die von einem Hauptspeicher benötigte Speicherkapazität bereitzustellen. Ein Dual Inline Memory Module (DIMM), bei dem eine Mehrzahl von Speicherchips auf einem Modulsubstrat montiert ist, kann verwendet werden. Wenn Speicherchips auf einem Modulsubstrat in einer flachen Weise angeordnet sind, kann die Anzahl von auf dem Modulsubstrat zu montierenden Speicherchips beschränkt sein, was die Speicherkapazität beschränken kann. Von daher werden hier Verfahren zum Montieren einer Speichervorrichtung, bei der eine Mehrzahl von Speicherchips in einer kubischen und/oder dreidimensionalen Art und Weise gestapelt und auf dem Modulsubstrat gehäust sind, beschrieben.
  • Zum Beschreiben einer Speicherkapazität einer Speichervorrichtung kann eine Bank auf einem Speicherchip und ein Rank auf einer Modulkonstruktion eingeführt werden. Die Bank und das Rank können beschrieben werden unter Verwendung eines DRAM-Chips als ein Beispiel.
  • Ein Speicherkern des DRAM-Chips kann eine Mehrzahl von Speicherbänken enthalten. Bänke können definiert werden als ein Satz von zugänglichen Speicherzellen. Bänke können allgemein identifiziert werden durch Adressen, insbesondere durch Bankadressen.
  • Auf einem Speichermodul mit einem oder mehreren DRAM-Chips können Ranks definiert werden als ein Satz von DRAM-Chips, die eine allgemein empfangenen Befehl und eine Adresse entsprechen, die gleichzeitig von dem einem oder den mehreren DRAM-Chips empfangen werden können, die mit diesem Rank verknüpft sind. Im Allgemeinen werden Ranks identifiziert durch Verwenden eines Chip-Auswahlsignals (CS), das auf dem Speichermodul bereitgestellt wird.
  • Auf dem Speichermodul montierte Speicherchips können als Antwort auf eine Forderung nach hoher Integration und einem Speicher mit hoher Kapazität eine Anordnungstechnologie mit kubischer Struktur (3D) des Stapelns von Speicherchips verwenden. Das 3D-Anordnungsverfahren von Speicherchips kann eine herkömmliche Unterteilung von einem Speicherchip in eine Mehrzahl von Speicherchips vorsehen. Das Stapeln von Speicherchips kann einen Speicher mit hoher Kapazität realisieren.
  • Jeder von einem in einem DRAM-Chip gestapelten Speicherchips kann ein allgemeiner DRAM-Chip mit dem gleichen Aufbau sein und zu unabhängigen Lese und Schreiboperationen in der Lage sein. Ein Speichercontroller zum Treiben des DRAM-Chips kann selektiv auf die Speicherchips zugreifen durch Verwenden eines Chip-Auswahlsignals, das jedem der in dem DRAM-Chip gestapelten Speicherchips entspricht. In diesem Fall können die bei dem DRAM-Chip gestapelten Speicherchips als Multi-Rank arbeiten.
  • Bei einigen Ausführungsformen kann der Speichercontroller die in dem DRAM-Chip gestapelten Speicherchips als einen Speicherchip erkennen und selektiv auf die Speicherchips zugreifen. In diesem Fall arbeiten die Speicherchips in dem DRAM-Chip als ein Mono-Rank, bei dem die Speicherchips durch Verwenden eines Chip-Auswahlsignals ausgewählt werden.
  • Gemäß einer selektiven Anforderung des Speichercontrollers ist eine Speichervorrichtung vorgesehen, bei der die in den DRAM-Chip gestapelten Speicherchips kompatibel mit dem Mono-Rank oder dem Multi-Rank sind.
  • 1A und 1B sind Querschnittsansichten einer Speichervorrichtung 10, die kompatibel ist mit einem Mono-Rank oder Dual-Rank, gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • Bezug nehmend auf 1A und 1B ist die Speichervorrichtung 10 durch Stapeln eines ersten Speicherchips 12 und eines zweiten Speicherchips 14 auf einer Leiterplatte (PCB) 11 gehäust. Lötkugeln 11s, die äußere Anschlüsse sind, sind auf einer rückseitigen Oberfläche der PCB 11 angeordnet. Die Lötkugeln 11s sind unter anderem verbunden mit Adresssignalen RA, CA, Chip-Auswahlsignalen CS0, CS1, einem Taktsignal CK, einem Taktaktivierungssignal CKE, einem Zeilenadress-Strobe-Signal RAS, einem Spaltenadress-Strobe-Signal CAS, einem Schreibaktivierungssignal WE, einer Versorgungsspannung VDD und/oder einem Massesignal VSS. Diese Befehls- und Adresssignale können von einem Speichercontroller bereitgestellt werden und können mit dem ersten Speicherchip 12 durch Verwenden von Lötkugeln (Bumps) 12b elektrisch verbunden sein.
  • Obwohl die Speichervorrichtungen 10 die zwei in einem Halbleitergehäuse gestapelten Speicherchips 12 und 14 enthält, ist das erfinderische Konzept nicht darauf beschränkt und zwei oder mehr Speicherchips können gestapelt sein.
  • Der erste Speicherchip 12 und der zweite Speicherchip 14 enthalten eine Kernschaltungseinheit, in der Speicherzellen ausgebildet sind, und eine Peripherieschaltungseinheit, in der Peripherieschaltungen bezüglich der Speicherzellen ausgebildet sind.
  • Der unterhalb des zweiten Speicherchips 14 gestapelte erste Speicherchip 12 kann weiter einen Schaltungsbereich (im Folgenden als ein „Master-Schaltungsbereich” bezeichnet) zum Verbinden der Speichervorrichtung 10 nach außen enthalten. Die Kernschaltungseinheit und die Peripherieschaltungseinheit, die in dem ersten Speicherchip 12 enthalten sind, führen Lese/Schreib-Operationen durch zum Verbinden mit dem Master-Schaltungsbereich. Der erste Speicherchip 12, der den Master-Schaltungsbereich enthält, kann ein Master-Chip sein.
  • Der oberhalb des ersten Speicherchips 12 gestapelte zweite Speicherchip 14 kann elektrisch mit dem Master-Schaltungsbereich des ersten Speicherchips 12 verbunden sein, und die darin enthaltene Kernschaltungseinheit und Peripherieschaltungseinheit führen Lese/Schreiboperationen durch. Der mit dem ersten Speicherchip 12, der der Master-Chip ist, verbundene zweite Speicherchip 14 kann ein Slave-Chip genannt werden.
  • Die Speichervorrichtung besitzt eine Stapelstruktur, bei der der erste Speicherchip 12 und der zweite Speicherchip 14 elektrisch miteinander verbunden sind durch Verwenden von Silizium-Durchkontaktierungen (TSVs) 12t und 14t sowie von Mikro-Bumps 14b. Obwohl bei der vorliegenden Ausführungsform die Speichervorrichtung 10 die Stapelstruktur besitzt, bei der der erste Speicherchip 12 und der zweite Speicherchip 14 elektrisch miteinander verbunden sind durch Verwenden von TSVs 12t und 14t sowie von Mikro-Bumps 14b, ist das erfinderische Konzept nicht darauf beschränkt und die Speichervorrichtung 10 kann unter anderem eine Stapelstruktur besitzen, bei der der erste Speicherchip 12 und der zweite Speicherchip 14 elektrisch miteinander verbunden sind durch Verwenden von Drahtbonding, einem Interposer und/oder einem Film mit Drähten.
  • Außerdem können der erste Speicherchip 12 und der zweite Speicherchip 14 miteinander elektrisch verbunden sein durch Verwenden eines Strahlungsverfahrens, bei dem eine Radiofrequenz (RF) und/oder Ultraschall verwendet wird, eines induktiven Kopplungsverfahrens, das magnetische Induktion verwendet, und/oder eines nicht strahlenden Verfahrens, das magnetische Resonanz verwendet.
  • Das Strahlungsverfahren überträgt ein Signal drahtlos durch Verwenden einer Antenne wie z. B. einer Monopolantenne oder einer Planar-Inverted-F-Antenne (PIFA). Leistung strahlt ab, während zeitveränderliche elektrische Felder und/oder magnetische Felder sich gegenseitig verbinden. Wenn zwei Antennen die gleiche Frequenz aufweisen, kann das Signal gemäß den Polarisationseigenschaften einer einlaufenden Welle empfangen werden.
  • Das induktive Kopplungsverfahren verwendet eine Anzahl von Spulen, sodass ein magnetisches Feld in einer Richtung stark induziert wird, und wenn Spulen, die bei einer gleichen Frequenz in Resonanz sind, sehr nahe zusammen kommen, tritt induktive Kopplung auf.
  • Das nicht strahlende Verfahren verwendet evaneszente Kopplung, die elektrische Wellen zwischen zwei Medien bewegt, die bei der gleichen Frequenz in Resonanz sind durch ein elektrisches Nahfeld.
  • In 1A arbeitet die Speichervorrichtung 10 als ein Mono-Rank, bei dem der erste Speicherchip 12 und der zweite Speicherchip 14 durch ein Chip-Auswahlsignal (nicht dargestellt) ausgewählt werden. Auf dem ersten Speicherchip 12 und auf dem zweiten Speicherchip 14 kann selektiv zugegriffen werden durch Adresssignale /RA, RA. Das Adresssignal /RA ist komplementär zu dem Adresssignal RA. Auf den ersten Speicherchip 12 wird zugegriffen durch das Adresssignal /RA. Auf den zweiten Speicherchip 14 wird zugegriffen durch das Adresssignal RA. Wenn z. B. jeder von dem ersten Speicherchip 12 und dem zweiten Speicherchip 14 eine Speicherkapazität von 4 Gb besitzt, arbeitet die Speichervorrichtung 10 wie ein Speicherchip mit einer Speicherkapazität von 8 Gb.
  • In 1B arbeitet die Speichervorrichtung 10 als ein Zweifach-Rank, bei dem der erste Speicherchip 12 und der zweite Speicherchip 14 ausgewählt werden durch die zwei Chip-Auswahlsignale CS0 und CS1. Auf dem ersten Speicherchip 12 und dem zweiten Speicherchip 14 wird selektiv zugegriffen durch die Chip-Auswahlsignale CS0 und CS1. Auf den ersten Speicherchip 12 wird zugegriffen durch das Chip-Auswahlsignal CS0. Auf dem zweiten Speicherchip 14 wird zugegriffen durch das Chip-Auswahlsignal CS1. Wenn zum Beispiel jeder von dem ersten Speicherchip 12 und dem zweiten Speicherchip 14 eine Speicherkapazität von 4 Gb besitzt, arbeitet die Speichervorrichtung 10 wie zwei Speicherchips mit einer Speicherkapazität von 4 Gb.
  • 2 ist ein Blockdiagramm der Speichervorrichtung 10, die kompatibel ist mit einem Mono-Rank oder einem Zweifach-Rank, gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • Bezug nehmend auf 2 enthält die Speichervorrichtung 10 den ersten Speicherchip 12 und den zweiten Speicherchip 14, die in einem Gehäuse gestapelt sind. Der erste Speicherchip 12 und der zweite Speicherchip 14 sind ein einem Gehäuse gestapelt, und somit wird der Einfachheit der Beschreibung halber der erste Speicherchip 12 und der zweite Speicherchip 14 als eine erste Speicherschicht bzw. eine zweite Speicherschicht bezeichnet werden.
  • Die erste Speicherschicht 12 enthält eine Puffereinheit 21, eine Chip-Auswahladresssteuereinheit 22, einen Befehlsdekodierer 23, einen Adressdekodierer 24, ein Speicherzellenarray 25 und eine Daten-Eingabe/Ausgabe-Einheit 26. Das Speicherzellenarray 25 kann konfiguriert sein als eine Kernschaltungseinheit mit einer Speicherzelle. Die Puffereinheit 21, die Chip-Auswahladresssteuereinheit 22, der Befehlsdekodierer 23, der Adressdekodierer 24 und die Daten-Eingabe/Ausgabe-Einheit 26 können konfiguriert sein als eine Peripherieschaltungseinheit bezüglich des Speicherzellenarrays 25. Die zweite Speicherschicht 14 kann in der gleichen Art und Weise wie die erste Speicherschicht 12 konfiguriert sein. Um redundante Beschreibung zu vermeiden werden speziell die Elemente der ersten Speicherschicht 12 beschrieben.
  • Die Puffereinheit 21, der ersten Speicherschicht 12 empfängt das Adresssignal RA, das erste Chip-Auswahlsignal CS0 und das zweite Chip-Auswahlsignal CS1 als Antwort auf das Chip-Identifikationssignal CID. Das Chip-Identifikationssignal CID identifiziert die erste Speicherschicht 12. Das Chip-Identifikationssignal CID wird bereitgestellt durch eine Sicherungseinheit (nicht dargestellt), die in der ersten Speicherschicht 12 angeordnet ist. Die Sicherungseinheit enthält eine Mehrzahl von Sicherungen. Das Chip-Identifikationssignal CID wird festgelegt durch Kombinationen von selektiv getrennten Sicherungen, die in der Sicherungseinheit enthalten sind.
  • Das Adresssignal RA, das erste Chip-Auswahlsignal CS0 und das zweite Chip-Auswahlsignal CS1 können bereitgestellt werden von einem Speichercontroller. Das Adresssignal RA kann ein Zeilenadresssignal sein, das Wortleitungen des Speicherzellenarrays 25 adressiert. Insbesondere kann das Adresssignal RA festgelegt sein als ein höchstwertiges Bit (MSB) unter Adresssignalen, die eine Mehrzahl von Bänken A_BANK, B_BANK, C_BANK, D_BANK, E_BANK, F_BANK, G_BANK und H_BANK des Speicherzellenarrays 25 adressieren. Der Speichercontroller kann das Spaltendresssignal CA anstelle des Zeilenadresssignals RA bereitstellen. Das Spaltenadresssignal CA adressiert Bitleitungen des Speicherzellenarrays 25. Das erste Chip-Auswahlsignal CS0 kann zum Auswählen der ersten Speicherschicht 12 festgelegt sein. Das zweite Chip-Auswahlsignal CS1 kann zum Auswählen der zweiten Speicherschicht 14 festgelegt sein.
  • Die Puffereinheit 21 enthält einen ersten Puffer 211, der das Adresssignal RA empfängt, einen zweiten Puffer 212, der das erste Chip-Auswahlsignal CS0 empfängt, und einen dritten Puffer 213, der das zweite Chip-Auswahlsignal CS1 empfängt als Antwort auf das Chip-Auswahlsignal CID. Das Adresssignal RA, das erste Chip-Auswahlsignal CS0 und das zweite Chip-Auswahlsignal CS1, die von der Puffereinheit 21 empfangen werden, werden an die Chip-Auswahladresssteuereinheit 22 übertragen.
  • Die Chip-Auswahladresssteuereinheit 22 bestimmt, ob der Chip-Auswahladresssteuereinheit 22 entsprechende Chips oder andere Chips ausgewählt werden als Antwort auf das Chip-Auswahlsignal CID, und bestimmt einen Mono-Rank-Modus (Multi-Rank-Modus) als Antwort auf ein Modussignal FID. Das Modussignal FID kann bereitgestellt werden von einer Sicherungseinheit (nicht dargestellt) die in der ersten Speicherschicht 12 angeordnet ist. Die Sicherungseinheit enthält eine Mehrzahl von Sicherungen (Fuse-Bits). Das Modussignal FID wird festgelegt durch Kombinationen von selektiv getrennten Sicherungen, die in der Sicherungseineinheit enthalten sind. Das Modussignal FID kann außerdem festgelegt sein gemäß einer in einem Modusregister MRS gespeicherten Bit-Informationen.
  • Die Chip-Auswahladresssteuereinheit 22 erzeugt Chip-auswahladresssteuersignale CS_ME2ROW, CS_ME2COL, CS_OTHER2ROW und CS_OTHER2COL gemäß dem Adresssignal RA, dem ersten Chip-Auswahlsignal CS0 und dem zweiten Chip-Auswahlsignal CS1, die an die Puffereinheit 21 übertragen werden als Antwort auf das Chip-Auswahlsignal CID und das Modussignal FID. Die Chip-Auswahladresssteuereinheit 22 erzeugt das ME-Chip-Auswahl-Zeilenadresssteuersignal CS_ME2ROW, das OTHER-Chip-Auswahl-Zeilenadresssteuersignal CS_ME2COL, das ME-Chip-Auswahlspaltenadresssteuersignal CS_OTHER2ROW und das OTHER-Chip-Auswahlspaltenadresssteuersignal CS_OTHER2COL.
  • Der Befehlsdekodierer 23 erzeugt Befehlssteuersignale gemäß den Chip-Auswahladressteuersignalen CS_ME2ROW, CS_ME2COL, CS_OTHER2ROW und CS_OTHER2COL, die von der Chip-Auswahladressteuereinheit 22 ausgegeben werden, und ein Befehlssignal CMD. Der Befehlsdekodierer 23 kann einen Zeilenbefehlsdekodierer und einen Spaltenbefehlsdekodierer enthalten. Die Befehlssteuersignale werden an den Adressdekodierer 24 übertragen.
  • Der Adressdekodierer 24 enthält einen Zeilendekodierer und einen Spaltendekodierer, welche die Speicherzellen adressieren, und aktiviert Wortleitungen und Bitleitungen, die Speicherzellen auswählen, als Antwort auf die Befehlssteuersignale und ein Adresssignal ADDR.
  • Das Speicherzellenarray 25 enthält die Bänke A_BANK, B_BANK, C_BANK, D_BANK, E_BANK, F_BANK, G_BANK und H_BANK.
  • Die Daten-Eingabe/Ausgabe-Einheit 26 schreibt Daten in das und liest Daten von dem Speicherzellenarray 25. Die Schreibdaten werden dann sequentiell in eine Daten-Eingabe/Ausgabe-Kontaktstelle DQ eingegeben, werden an einem Eingangspuffer und einem Flipflop der Daten-Eingabe/Ausgabe-Einheit 26 übertragen und durch eine Seriell-Parallel-Umsetzungseinheit in parallele Daten gewandelt. Die parallelen Daten werden an eine Daten-Eingabe/Ausgabe-Treibereinheit/Leseverstärkereinheit übertragen durch eine Schreibdatenausrichtungseinheit, welche die parallelen Daten derart abstimmt, dass sie in einer Reihe in den Speicherzellenarray 25 angeordnet sind. Daten werden von dem Speicherzellenarray 25 ausgelesen, werden als parallele Lesedaten durch die Daten/Eingabe-Ausgabe-Treibereinheit/Leseverstärkereinheit ausgegeben, werden durch eine Lesedatenanordnungseinheit oder eine Lese-First-In/First-Out-Einheit (FiFo-Einheit) abgestimmt, werden durch eine Parallel-Seriell-Umsetzungseinheit in serielle Daten gewandelt und werden durch einen Ausgabepuffer sequentiell an die Daten-Eingabe/Ausgabe-Kontaktstelle DQ ausgegeben.
  • Die Puffereinheit 21, die Chip-Auswahladresssteuereinheit 22, der Befehlsdekodierer 23, der Adressdekodierer 24, das Speicherzellenarray 25 und die Daten-Eingabe/Ausgabe-Einheit 26, die in der ersten Speicherschicht 12 enthalten sind, können in der zweiten Speicherschicht 24 in der gleichen Art und Weise konfiguriert sein und arbeiten, mit der Ausnahme, dass eine Puffereinheit 21b der zweiten Speicherschicht 14 als Antwort auf das Chip-Identifikationssignal CID deaktiviert wird.
  • Die Speichereinheit 21 der ersten Speicherschicht 12 empfängt das Adresssignal RA, das erste Auswahlsignal CS0 und das zweite Chip-Auswahlsignal CS1 durch den ersten bis dritten Puffer 211, 212 und 213, die als Antwort auf das Chip-Auswahlsignal CID aktiviert werden. Der erste bis dritte Puffer 211, 212 und 213 übertragen das Adresssignal RA, das erste Auswahlsignal CS0 und das zweite Chip-Auswahlsignal CS1 zu Ausgangssignalleitungen 211a, 212a und 213a.
  • Die Ausgangssignalleitungen 211a, 212a und 213a der Puffereinheit 21 der ersten Speicherschicht 12 können mit der zweiten Speicherschicht 14 elektrisch verbunden sein durch Verwenden von TSVs 211t, 212t und 213t. Die Ausgangssignalleitung 211a der Puffereinheit 21, die das Adresssignal RA empfängt, ist elektrisch mit einer Signalleitung 211b der zweiten Speicherschicht 14 verbunden durch Verwenden der TSV 21 lt. Die Signalleitung 211b der zweiten Speicherschicht 14 ist eine Adresssignal-RA-Leitung, mit der eine Chip-Auswahladresssteuereinheit 22b der zweiten Speicherschicht 14 versorgt wird. Das bedeutet, dass das durch den ersten Puffer 211 der ersten Speicherschicht 12 eingegebene Adresssignal der Chip-Auswahladresssteuereinheit 22b der zweiten Speicherschicht 14 bereitgestellt wird durch Verwenden der TSV 211t.
  • Die Ausgangssignalleitung 212a des zweiten Puffers 212, die das erste Chip-Auswahlsignal CS0 empfängt, ist elektrisch mit einer Signalleitung 212b der zweiten Speicherschicht 14 verbunden. Die Signalleitung 212b der zweiten Speicherschicht 14 ist für das erste Chip-Auswahlsignal CS0, das der Chip-Auswahladresssteuereinheit 22b der zweiten Speicherschicht 14 bereitgestellt wird. Das bedeutet, dass das durch den zweiten Puffer 212 der ersten Speicherschicht 12 eingegebene erste Chip-Auswahlsignal CS0 an die Chip-Auswahladresssteuereinheit 22b der zweiten Speicherschicht 14 bereitgestellt wird durch Verwenden der TSV 212t.
  • Die Ausgangssignalleitung 213a des dritten Puffers 213, der das zweite Chip-Auswahlsignal CS1 empfängt, ist elektrisch mit einer Signalleitung 213b der zweiten Speicherschicht 14 verbunden. Die Signalleitung 213b der zweiten Speicherschicht 14 ist für das zweite Chip-Auswahlsignal CS1, das der Chip-Auswahladresssteuereinheit 22b der zweiten Speicherschicht 14 bereitgestellt wird. Das bedeutet, dass das durch den dritten Puffer 213 der ersten Speicherschicht 12 eingegebene zweite Chip-Auswahlsignal CS1 der Chip/Auswahladresssteuereinheit 22b der zweiten Speicherschicht 14 bereitgestellt wird durch Verwenden der TSV 213t.
  • Die Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 12 schreibt Daten und Lesedaten zu und aus dem Speicherzellenarray 25. Genauso treibt eine Daten-Eingabe/Ausgabe-Einheit 26b der zweiten Speicherschicht 14 Schreibdaten und Lesedaten zu und aus einem Speicherzellenarray der zweiten Speicherschicht 14. Eine Daten-Eingabe/Ausgabe-Leitung 27a, die mit der Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 12 verbunden ist, ist elektrisch mit einer Daten-Eingabe/Ausgabe-Leitung 27b verbunden, die mit der Daten-Eingabe/Ausgabe-Einheit 26b der zweiten Speicherschicht 14 verbunden ist.
  • 3 ist ein Schaltplan der Chip-Auswahladresssteuereinheit 22 aus 2.
  • Bezug nehmend auf 3 enthält die Chip-Auswahladresssteuereinheit 22 erste bis vierte Kombinationslogikeinheiten 310, 320, 330 und 340, Puffer 311–313, 321–323, 331–334 und 341–344. Die ersten bis vierten Kombinationslogikeinheiten 310, 320, 330 und 340 bestimmen, ob Chips der ersten bis vierten Kombinationslogikeinheiten 310, 320, 330 und 340, welche die Chip-Auswahladresssteuereinheit 22 enthalten, oder andere Chips ausgewählt werden als Antwort auf das Chip-Identifikationssignal CID. Die Puffer 311, 321, 334 und 344 bestimmen einen Mono-Rank-Modus oder einen Dual-Rank-Modus als Antwort auf das Modussignal FID.
  • Die erste Kombinationslogikeinheit 310 erzeugt ein erstes ME-Chip-Auswahladresssignal CS_ME_ROW als Antwort auf logische Pegel des ersten Chip-Auswahlsignals CS0, des Adresssignals RA und des Chip-Auswahlsignals CID so wie eine Signalübergangszeit. Das erste ME-Chip-Auswahladresssignal CS_ME_ROW wird übertragen an einen ersten Knoten N31 durch den Puffer 311, der auf ein komplementäres Modussignal FID anspricht. Ein Signal des ersten Knotens N31 wird durch die Puffer 312 und 313 als das ME-Chip-Auswahlzeilenadresssteuersignal CS_ME2ROW erzeugt. Das komplementäre Modussignal FIDB ist komplementär zu dem Modussignal FID.
  • In der ersten Speicherschicht 12 kann das erste ME-Chip-Auswahladresssignal CS_ME_ROW aktiviert werden als Antwort auf das erste Chip-Auswahlsignal CS0 mit einem logisch hohen Pegel, das Adresssignal /RA mit einem logisch niedrigen Pegel und dem Chip-Auswahlsignal CID mit einem logisch hohen Pegel. Dementsprechend bedeutet das ME-Chip-Auswahlzeilenadresssteuersignal CS_ME2ROW, dass die erste Speicherschicht 12 ausgewählt wird und darauf durch das komplementäre Adresssignal /RA zugegriffen wird. Das ME-Chip-Auswahlzeilenadresssteuersignal CS_ME2ROW wird einem Zeilenbefehlsdekodierer des Befehlsdekodierers 23 bereitgestellt.
  • Die zweite Kombinationslogikeinheit 320 erzeugt ein erstes OTHER-Chip-Auswahladresssignal CS_OTHER_ROW als Antwort auf logische Pegel des ersten Chip-Auswahlsignals CS0, des Adresssignals RA und des Chip-Auswahlsignals CID sowie eine Signalübergangszeit. Das erste OTHER-Chip-Auswahladresssignal CS_OTHER_ROW wird an einen zweiten Knoten N32 übertragen durch den Puffer 321, der auf ein komplementäres Modussignal FIDB anspricht. Ein Signal des zweiten Knotens N32 wird als das OTHER-Chip-Auswahlzeilenadresssteuersignal CS_OTHER2ROW durch die Puffer 322 und 333 erzeugt.
  • In der ersten Speicherschicht kann das erste OTHER-Chip-Auswahladresssignal CS_OTHER_ROW aktiviert werden als Antwort auf das erste Chip-Auswahlsignal CS0 mit einem logisch hohen Pegel, das Adresssignal RA mit einem logisch hohen Pegel und das Chip-Auswahlsignal CID mit einem logisch hohen Pegel. Dementsprechend bedeutet das OTHER-Chipauswahlzeilenadresssteuersignal CS_OTHER2ROW, dass auf eine andere als Speicherschicht 12 zugegriffen wird. Zum Beispiel bedeutet das OTHER-Chip-Auswahlzeilenadresssteuersignal CS_OTHER2ROW, dass die zweite Speicherschicht 14 ausgewählt wird und darauf von dem Adresssignal RA zugegriffen wird. Das OTHER-Chip-Auswahlzeilenadresssteuersignal CS_OTHER2ROW wird dem Zeilenbefehlsdekodierer des Befehlsdekodierer 23 bereitgestellt.
  • Die dritte Kombinationslogikeinheit 330 erzeugt ein zweites ME-Chip-Auswahladresssignal CS_ME_COL als Antwort auf logische Pegel des ersten Chip-Auswahlsignals CS0, des zweiten Chip-Auswahlsignals CS1 und des Chip-Auswahlsignals CID sowie eine Signalübergangszeit. Das zweite ME-Chip-Auswahladresssignal CS_ME_COL wird an den ersten Knoten N31 übertragen durch den Puffer 334, der auf das Modussignal FID anspricht. Das Signal des ersten Knotens N31 wird durch die Puffer 312 und 313 als das ME-Chip-Auswahlzeilenadresssteuersignal CS_ME2ROW erzeugt.
  • In der ersten Speicherschicht 12 kann das zweite ME-Chip-Auswahladresssignal CS_ME_COL aktiviert werden als Antwort auf das erste Chip-Auswahlsignal CS0 mit einem logisch hohen Pegel, das zweite Chip-Auswahlsignal CS1 mit einem logisch niedrigen Pegel und das Chip-Auswahlsignal CID mit einem logisch hohen Pegel. Dementsprechend bedeutet dass ME-Chip-Auswahlzeilenadresssteuersignal CS_ME2ROW, dass die erste Speicherschicht 12 ausgewählt wird und darauf zugegriffen wird von dem zweiten Chip-Auswahlsignal CS1.
  • Das zweite ME-Chip-Auswahladresssignal CS_ME_COL wird an den Puffer 332 übertragen durch den Puffer 331, der aktiviert wird, wenn externe Spannungsversorgung VEXT angelegt wird, und wird als das ME-Chip-Auswahlspaltenadresssteuersignal CS_ME2COL durch die Puffer 332 und 333 erzeugt. Das ME-Chip-Auswahlspaltenadresssteuersignal CS_ME2COL wird einem Spaltenbefehlsdekodierer des Spaltendekodierers 23 bereitgestellt.
  • Die vierte Kombinationslogikeinheit 340 erzeugt ein zweites OTHER-Chip-Auswahladresssignal CS_OTHER_COL als Antwort auf logische Pegel des ersten Chip-Auswahlsignals CS0, des zweiten Chip-Auswahlsignals CS1 und des Chip-Auswahlsignals CID sowie eine Signalübergangszeit. Das zweite OTHER-Chip-Auswahladresssignal CS_OTHER_COL wird an den zweiten Knoten N32 übertragen durch den Puffer 344, der auf das Modussignal FID anspricht. Das Signal de zweiten Knoten 32 wird als das OTHER-Chip-Auswahlzeilenadresssteuersignal CS_OTHER2ROW erzeugt durch die Puffer 322 und 333.
  • In der ersten Speicherschicht 12 kann das zweite OTHER-Chip-Auswahladresssignal CS_OTHER_COL aktiviert werden als Antwort auf das erste Chip-Auswahlsignal CS0 mit einem logisch hohen Pegel, das zweite Chip-Auswahlsignal CS1 mit einem logisch hohen Pegel und dem Chip-Auswahlsignal CID mit einem logisch hohen Pegel. Dementsprechend bedeutet das OTHER-Chip-Auswahlzeilenadresssteuersignal CS_OTHER2ROW, dass auf eine andere Speicherschicht als auf die erste Speicherschicht 12 zugegriffen wird. Zum Beispiel bedeutet dass OTHER-Chip-Auswahlzeilenadresssteuersignal CS_OTHER2ROW, dass die zweite Speicherschicht 14 ausgewählt wird und darauf zugegriffen wird von dem zweiten Chip-Auswahlsignal CS1.
  • Das zweite OTHER-Chip-Auswahladresssignal CS_OTHER_COL wird an den Puffer 342 übertragen durch den Puffer 341, der aktiviert wird, wenn die externe Versorgungsspannung VEXT angelegt wird, und wird als das OTHER-Chip-Auswahlspaltenadresssteuersignal CS_OTHER2COL erzeugt durch die Puffer 342 und 343. Das OTHER-Chip-Auswahlspaltenadresssteuersignal CS_OTHER2COL wird dem Spaltenbefehlsdekodierer des Befehlsdekodierers 23 bereitgestellt.
  • Wenn die erste Speicherschicht 12 und die zweite Speicherschicht 14 in der gleichen Art und Weise konfiguriert sind, benötigt die Chip-Auswahladresssteuereinheit 22 verschiedene Befehlsdekodiererpfade, um zu bestimmen, ob Chips der Chip-Auswahlsteuereinheit 22 oder andere Chips ausgewählt werden. Dementsprechend stellt die Chip-Auswahladresssteuereinheit 22 dem Zeilenbefehlsdekodierer des Befehlsdekodierers 23 das ME-Chip-Auswahlzeilenadresssteuersignal CS_ME2ROW und das OTHER-Chip-Auswahlzeilenadresssteuersignal CS_OTHER2ROW bereit, und stellt den Spaltenbefehlsdekodierer des Befehlsdekodierers 23 das ME-Chip-Auswahlspaltenadresssteuersignal CS_ME2COL und das OTHER-Chip-Auswahlspaltenadresssteuersignal CS_OTHER2COL bereit.
  • Wenn auf die erste Speicherschicht 12 durch das Adresssignal RA und das erste Chip-Auswahlsignal CS0 zugegriffen wird, aktiviert die Chip-Auswahladresssteuereinheit 22 der ersten Speicherschicht 12 das ME-Chip-Auswahlzeilenadresssteuersignal CS_ME2ROW und das ME-Auswahlspaltenadresssteuersignal CS_ME2COL, und deaktiviert das OTHER-Chip-Auswahlzeilenadresssteuersignal CS_OTHER2ROW und das OTHER-Chip-Auswahlspaltenadresssteuersignal CS_OTHER2COL. In dieser Hinsicht deaktiviert die Chip-Auswahl-Adresssteuereinheit 22b der zweiten Speicherschicht 14 das ME-Chip-Auswahlzeilenadresssteuersignal CS_ME2ROW und das ME-Chip-Auswahlspaltenadresssteuersignal CS_ME2COL, und aktiviert das OTHER-Chip-Auswahlzeilenadresssteuersignal CS_OTHER2ROW und das OTHER-Chip-Auswahlspaltenadresssteuersignal CS_OTHER2COL.
  • Wenn von dem Adresssignal RA und dem ersten Chip-Auswahlsignal CS0 auf die zweite Speicherschicht 14 zugegriffen wird, aktiviert die Chip-Auswahladresssteuereinheit 22b der zweiten Speicherschicht 14 das ME-Chip-Auswahlzeilenadresssteuersignal CS_ME2ROW und das ME-Chip-Auswahlspaltenadresssteuersignal CS_ME2COL, und deaktiviert das Chip-Auswahlzeilenadresssteuersignal CS_OTHER2ROW und das OTHER-Chip-Auswahlspaltenadresssteuersignal CS_OTHER2COL. In diesem Zusammenhang deaktiviert die Chip-Auswahladresssteuereinheit 22 der ersten Speicherschicht 12 das ME-Chip-Auswahlzeilenadresssteuersignal CS_ME2ROW und das ME-Chip-Auswahlspaltenadresssteuersignal CS_ME2COL, und aktiviert das OTHER-Chip-Auswahlzeilenadresssteuersignal CS_OTHER2ROW und das OTHER-Chip-Auswahlspaltenadresssteuersignal CS_OTHER2COL.
  • 4A bis 6B stellen Datenausgabestrukturen der Speichervorrichtung 10 aus 2 dar.
  • 4A und 4B sind eine Querschnittsansicht einer Einkanalstruktur der Speichervorrichtung 10 bzw. ein Zeitablaufdiagramm davon, wenn die Speichervorrichtung 10 als ein Mono-Rank arbeitet. 5A und 5B sind eine Querschnittsansicht einer Einkanalstruktur der Speichervorrichtung 10 bzw. ein Zeitablaufdiagramm davon, wenn die Speichervorrichtung 10 als ein Dual-Rank (Multi-Rank) arbeitet. 6A und 6B sind eine Querschnittsansicht einer gefädelten Kanalstruktur der Speichervorrichtung 10 bzw. ein Zeitablaufdiagramm davon, wenn die Speichervorrichtung 10 als ein Dual-Rank (Multi-Rank) arbeitet. Bei der Einkanalstruktur werden Daten durch einen einzelnen Kanal als Antwort auf ein Adresssignal ausgegeben, das zusammen mit einem Aktivbefehl von einem Speichercontroller bereit gestellt wird. Bei der gefädelten Kanalstruktur werden Daten durch duale Kanäle ausgegeben gemäß einer Mehrzahl von Aktivbefehlen, die von dem Speichercontroller bereitgestellt sind.
  • Bezug nehmend auf 4A gibt die erste Speicherschicht 12 Daten an die Daten-Eingabe/Ausgabe-Einheit 26 aus als Antwort auf Befehlssignale CMDs, die zusammen mit einem Taktsignal CLK und dem komplementären Adresssignal /RA eingegeben wurden. Die Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 12 ist mit der Daten-Eingabe/Ausgabe-Leitung 27a verbunden. Die zweite Speicherschicht 14 gibt Daten an Daten-Eingabe/Ausgabe-Einheit 26b aus als Antwort auf die Befehlssignale CMDs, die zusammen mit dem Taktsignal CLK und dem Adresssignal RA eingegeben wurden. Die Daten-Eingabe/Ausgabe-Einheit 26b der zweiten Speicherschicht 14 ist mit der Daten-Eingabe/Ausgabe-Leitung 27b verbunden.
  • Die Daten-Eingabe/Ausgabe-Leitung 27a der ersten Speicherschicht 12 ist elektrisch verbunden mit der Daten-Eingabe/Ausgabe-Leitung 27b der zweiten Speicherschicht 14 durch eine TSV 27t. Die Daten-Eingabe/Ausgabe-Leitungen 27a und 27b der ersten Speicherschicht 12 und der zweiten Speicherschicht 14 kann mit zum Beispiel 8 Bit konfiguriert sein. Die erste Speicherschicht 12 kann außerdem eine Master-Daten-Eingabe/Ausgabe-Einheit 28 enthalten zum Verbinden mit der Außenseite der Speichervorrichtung 10, wenn die erste Speicherschicht 12 als ein Master-Chip arbeitet. Die Daten-Eingabe/Ausgabe-Leitung 27a der ersten Speicherschicht 12 ist mit der Master-Daten-Eingabe/Ausgabe-Einheit 28 verbunden. Die Master-Daten-Eingabe/Ausgabe-Einheit 28 ist mit der Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] verbunden.
  • Die erste Speicherschicht 12, die als Antwort auf die Aktivierung des komplementären Adresssignals /RA ausgewählt wird, gibt 8 Bit-Daten an die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] aus. Die zweite Speicherschicht 14, die als Antwort auf die Aktivierung des Adresssignals RA ausgewählt wird, gibt 8 Bit-Daten an die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] aus. Das bedeutet, dass die Speichervorrichtung als der Mono-Rank arbeitet.
  • 4B ist ein Zeitablaufdiagramm des Eingebens von Schreibdaten in die Speichervorrichtung 10, welche die Einkanalstruktur besitzt und als der Mono-Rank arbeitet, der mit 4A beschrieben wurde.
  • Mit Bezugnahme auf 4B werden Schreibdaten in die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben als Antwort auf Befehlssignale CMDs, die zusammen mit dem Taktsignal CLK und dem Adresssignal RA eingegeben wurden. Ein Aktivbefehl ACT und das Adresssignal RA werden zusammen mit dem sequentiell eingegebenen Taktsignal CLK empfangen. Das Adresssignal RA kann als ein MSB unter den Adresssignalen festgelegt werden, die die Bänke A_BANK, B_BANK, C_BANK, D_BANK, E_BANK, F_BANK, G_BANK und H_BANK des Speicherzellenarrays 25 (aus 2) der ersten Speicherschicht 12 oder der zweiten Speicherschicht 14 jeder der Speichervorrichtungen M1, M2, ..., M8 adressieren. Wenn das MSB des Adresssignals RA auf einem logisch niedrigen Pegel ist, wird auf die Speicherschicht 12, die als ein Master-Chip arbeitet, zugegriffen. Wenn das MSB des Adresssignals RA auf einem logisch hohem Pegel ist, wird auf die zweite Speicherschicht 14, die als ein Slave-Chip arbeitet, zugegriffen.
  • Zu dem Zeitpunkt 0 des Taktsignals CLK wird das Adresssignal RA mit dem MSB mit einem logisch niedrigen Pegel eingegeben durch Adressieren der Bank A A_BANK der ersten Speicherschicht 12 und den aktiven Befehl ACT. Zu dem Zeitpunkt 4 des Taktsignals CLK wird das Adresssignal RA mit dem MSB mit einem logisch hohen Pegel eingegeben durch Adressieren der Bank B B_BANK der zweiten Speicherschicht 14 und den Aktivbefehl ACT. Zu dem Zeitpunkt 8 des Taktsignals CLK wird das Adresssignal RA mit dem MSB mit einem logisch niedrigen Pegel eingegeben durch Adressieren der Bank C C_BANK der ersten Speicherschicht 12 und den aktiven Befehl ACT. Zu dem Zeitpunkt 12 des Taktsignals CLK wird das Adresssignal RA mit dem MSB mit einem logisch hohen Pegel eingegeben durch Adressieren der Bank D D_BANK der zweiten Speicherschicht 14 und den aktiven Befehl ACT.
  • Danach wird zu einem Zeitpunkt 20 des Taktsignals CLK das Adresssignal RA mit dem MSB mit einem logisch niedrigen Pegel eingegeben durch Adressieren der Bank E E_BANK der ersten Speicherschicht 12 und den aktiven Befehl ACT. Zu dem Zeitpunkt 24 des Taktsignals CLK wird das Adresssignal RA mit dem MSB mit einem logisch hohen Pegel eingegeben durch Adressieren der Bank F F_BANK der zweiten Speicherschicht 14 und den Aktivbefehl ACT. Auf gleiche Weise können der aktive Befehl ACT und das Adresssignal RA kontinuierlich empfangen werden zusammen mit dem sequentiell eingegebenen Taktsignal CLK.
  • Die in die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] als Antwort auf die Eingabe der Befehlssignale CMDs eingegebenen Schreibdaten und das Adresssignal RA zusammen mit dem Taktsignal CLK können sequentiell eingegeben werden nach einem vorbestimmten Taktzyklus von zum Beispiel 7 Taktzyklen 7·tCK von einem Spaltenaktivbefehl COL zu einem Zeitpunkt 10 des Taktsignals CLK. In die Bank A A_BANK der ersten Speicherschicht 12 zu schreibende 8-Bit-Schreibdaten werden eingegeben durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0]. Danach werden in die Bank B B_BANK der zweiten Speicherschicht 14 zu schreibende 8-Bit-Schreibdaten, in die Bank C C_BANK der ersten Speicherschicht 12 zu schreibende 8-Bit-Schreibdaten und in die Bank D D_BANK der zweiten Speicherschicht 14 zu schreibende 8-Bit-Schreibdaten sequentiell durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben.
  • Bezug nehmend auf 4A und 4B werden die in die Bank A A_BANK der ersten Speicherschicht 12 zu schreibenden Schreibdaten, die durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden, in die Bank A A_BANK der ersten Speicherschicht 12 geschrieben durch die Master-Daten-Eingabe/Ausgabe-Einheit 28, die Daten-Eingabe/Ausgabe-Einheit 27a und die Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 12.
  • Die in die Bank B B_BANK der zweiten Speicherschicht 14 zu schreibenden Schreibdaten, die durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden, werden in die Bank B B_BANK der zweiten Speicherschicht 14 geschrieben durch die Master-Daten-Eingabe/Ausgabe-Einheit 28, die Daten-Eingabe/Ausgabe-Einheit 27a der ersten Speicherschicht 12, die TSV 27t, die Daten-Eingabe/Ausgabe-Leitung 27b der zweiten Speicherschicht 14 und die Daten-Eingabe/Ausgabe-Einheit 26b der zweiten Speicherschicht 14.
  • Die in die Bank C C_BANK der ersten Speicherschicht 12 zu schreibenden Schreibdaten, die durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden, werden in die Bank C C_BANK der ersten Speicherschicht 12 geschrieben durch die Master-Daten-Eingabe/Ausgabe-Einheit 28, die Daten-Eingabe/Ausgabe-Einheit 27a und die Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 12.
  • Die in die Bank D D_BANK der zweiten Speicherschicht 14 zu schreibenden Schreibdaten, die durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden, werden in die Bank D D_BANK der zweiten Speicherschicht 14 geschrieben durch die Master-Daten-Eingabe/Ausgabe-Einheit 28, die Daten-Eingabe/Ausgabe-Einheit 27a der ersten Speicherschicht 12, die TSV 27t, die Daten-Eingabe/Ausgabe-Leitung 27b der zweiten Speicherschicht 14 und die Daten-Eingabe/Ausgabe-Einheit 26b der zweiten Speicherschicht 14.
  • Wenn indessen die Speichervorrichtung 10 als das Mono-Rank arbeitet und die Einkanalstruktur aufweist, geht eine Bandbreite der Schreibdaten verloren nachdem die in die Bank D D_BANK der zweiten Speicherschicht 14 zu schreibenden Schreibdaten durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden. Solch ein Verlust tritt auf aufgrund eines Parameters, der dahingehend einschränkt, dass ein Speichercontroller keinen zusätzlichen Zeilenaktivbefehl ausgibt, wenn vier Aktivbefehle innerhalb einer vorbestimmten Zeitregel tFAW ausgegeben werden.
  • Die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] der Speichervorrichtung 10 ist in einem Bereitschaftszustand bis Schreibdaten gemäß einem nächsten Aktivbefehl empfangen werden, nachdem Schreibdaten durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] gemäß den vier Aktivbefehlen innerhalb des Parameters tFAW empfangen wurden. Ein Abschnitt, in dem die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] in dem Bereitschaftszustand ist, ist ein Abschnitt, in dem die Bandbreite der Schreibdaten verloren ist.
  • Nach dem Verlust der Bandbreite der Schreibdaten, werden die in die Bank E E_BANK der ersten Speicherschicht 12 zu schreibenden 8-Bit-Schreibdaten und die in die Bank F F_BANK der zweiten Speicherschicht 14 zu schreibenden 8-Bit-Schreibdaten sequentiell durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben gemäß dem Aktivbefehl ACT zu einem Zeitpunkt 20 des Taktsignals CLK.
  • Die in die Bank E E_BANK der ersten Speicherschicht 12 zu schreibenden Schreibdaten, die durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden, werden in die Bank E E_BANK der ersten Speicherschicht 12 geschrieben durch die Master-Daten-Eingabe/Ausgabe-Einheit 2 und die Daten-Eingabe/Ausgabe-Einheit 27a und die Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 12. Die in die Bank F F_BANK der zweiten Speicherschicht 14 zu schreibenden Daten, die durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden, werden in die Bank F F_BANK der zweiten Speicherschicht 14 geschrieben durch die Master-Daten-Eingabe/Ausgabe-Einheit 28, die Daten-Eingabe/Ausgabe-Einheit 27a der ersten Speicherschicht 12, die TSV 27t, die Daten-Eingabe/Ausgabe-Leitung 27b der zweiten Speicherschicht 14 und die Daten-Eingabe/Ausgabe-Einheit 26b der zweiten Speicherschicht 14.
  • 5A und 5B sind eine Querschnittsansicht einer Einkanalstruktur der Speichervorrichtung 10 und ein Zeitdiagramm davon, wenn die Speichervorrichtung 10 als ein Dual-Rank (Multi-Rank) arbeitet.
  • Bezug nehmend auf 5A gibt die erste Speicherschicht 12 Daten an die Daten-Eingabe/Ausgabe-Einheit 26 aus als Antwort auf die Befehlssignale CMDs, die zusammen mit dem Taktsignal CLK und dem ersten Chip-Auswahlsignal CS0 eingegeben wurden. Die Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 12 ist mit der Daten-Eingabe/Ausgabe-Leitung 27a verbunden. Die zweite Speicherschicht 14 gibt Daten an die Daten-Eingabe/Ausgabe-Einheit 26b aus als Antwort auf die Befehlssignale CMDs, die zusammen mit dem Taktsignal CLK und dem zweiten Chip-Auswahlsignal CS1 eingegeben wurden. Die Daten-Eingabe/Ausgabe-Einheit 26b der zweiten Speicherschicht 14 ist mit der Daten-Eingabe/Ausgabe-Leitung 27b verbunden.
  • Die Daten-Eingabe/Ausgabe-Leitung 27a der ersten Speicherschicht 12 ist elektrisch verbunden mit der Daten-Eingabe/Ausgabe-Leitung 27b der zweiten Speicherschicht 14 durch Verwenden der TSV 27t. Die Daten-Eingabe/Ausgabe-Leitungen 27a und 27b der ersten Speicherschicht 12 und der zweiten Speicherschicht 14 können konfiguriert sein mit zum Beispiel 8 Bit. Die erste Speicherschicht 12 kann weiter die Master-Daten-Eingabe/Ausgabe-Einheit 28 enthalten zum Verbinden mit der Außenseite der Speichervorrichtung 10, wenn die erste Speicherschicht 12 als ein Master-Chip arbeitet. Die Daten-Eingabe/Ausgabe-Leitung 27a der ersten Speicherschicht 12 ist mit der Master-Daten-Eingabe/Ausgabe-Einheit 28 verbunden. Die Master-Daten-Eingabe/Ausgabe-Einheit 28 ist mit der Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] verbunden.
  • Die erste Speicherschicht 12, die als Antwort auf die Aktivierung des ersten Chip-Auswahlsignals CS0 ausgewählt wird, gibt 8-Bit-Daten an die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] aus. Die zweite Speicherschicht 14, die als Antwort auf die Aktivierung des zweiten Chip-Auswahlsignals CS1 ausgewählt wird, gibt 8-Bit-Daten an die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] aus. Das bedeutet, dass die Speichervorrichtung 10 als ein Dual-Rank arbeitet.
  • 5B ist ein Zeitablaufdiagramm des Eingebens von Schreibdaten in die Speichervorrichtung 10, welche die Einkanalstruktur besitzt und als ein mit 5A beschriebenes Dual-Rank arbeitet.
  • Bezug nehmend auf 5 werden Schreibdaten in die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben als Antwort auf die zusammen mit dem Taktsignal CLK eingegebenen Befehlssignale CMDs und dem ersten und dem zweiten Chip-Auswahlsignal CS0 und CS1. Der Aktivbefehl ACT und das erste und das zweite Chip-Auswahlsignal CS0 und CS1 werden empfangen zusammen mit dem sequentiell eingegebenen Taktsignal CLK.
  • Zum Zeitpunkt 0 des Taktsignals CLK werden ein Adresssignal (nicht dargestellt), das die Bank A A_BANK der ersten Speicherschicht 12 adressiert, und das erste Chip-Auswahlsignal CS0 mit einem logisch hohen Pegel zusammen mit dem Aktivbefehl ACT eingegeben. Zum Zeitpunkt 4 des Taktsignals CLK werden ein Adresssignal (nicht dargestellt), das die Bank B B_BANK der zweiten Speicherschicht 14 adressiert, und das zweite Chip-Auswahlsignal CS1 mit einem logisch hohen Pegel zusammen mit dem Aktivbefehl ACT eingegeben. Zum Zeitpunkt 8 des Taktsignals CLK werden ein Adresssignal (nicht dargestellt), das die Bank C C_BANK der ersten Speicherschicht 12 adressiert, und das erste Chip-Auswahlsignal CS0 mit einem logisch hohen Pegel zusammen mit dem Aktivbefehl ACT eingegeben. Zum Zeitpunkt 12 des Taktsignals CLK werden ein Adresssignal (nicht dargestellt), das die Bank D D_BANK der zweiten Speicherschicht 14 adressiert, und das zweite Chip-Auswahlsignal CS1 mit einem logisch hohen Pegel zusammen mit dem Aktivbefehl ACT eingegeben. Zum Zeitpunkt 16 des Taktsignals CLK werden ein Adresssignal (nicht dargestellt), das die Bank E E_BANK der ersten Speicherschicht 12 adressiert, und das erste Chip-Auswahlsignal CS0 mit einem logisch hohen Pegel zusammen mit dem Aktivbefehl ACT eingegeben. Zum Zeitpunkt 20 des Taktsignals CLK werden ein Adresssignal (nicht dargestellt), das die Bank F F_BANK der zweiten Speicherschicht 14 adressiert, und das zweite Chip-Auswahlsignal CS1 mit einem logisch hohen Pegel zusammen mit dem Aktivbefehl ACT eingegeben. In der gleichen Weise können der Aktivbefehl ACT und das erste Chip-Auswahlsignal CS0 oder das zweite Chip-Auswahlsignal CS1 kontinuierlich empfangen werden zusammen mit dem sequentiell eingegebenen Taktsignal CLK.
  • Die in die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] gemäß dem Aktivbefehl ACT und dem ersten Chip-Auswahlsignal CS0 oder dem zweiten Chip-Auswahlsignal CS1 zusammen mit dem Taktsignal CLK eingegebenen Schreibdaten können sequentiell eingegeben werden nach einem vorbestimmten Taktzyklus, zum Beispiel 7 Taktzyklen 7·tCK von dem Spaltenaktivbefehl COL zum Zeitpunkt 10 des Taktsignals CLK. Das bedeutet, dass 8-Bit-Schreibdaten, die in die Bank A A_BANK der ersten Speicherschicht werden sollen, durch die Die in die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben werden. Danach werden 8-Bit-Schreibdaten, die in die Bank B B_BANK der zweiten Speicherschicht 14 geschrieben werden sollen, 8-Bit-Schreibdaten, die in die Bank C C_BANK der ersten Speicherschicht 12 geschrieben werden sollen, 8-Bit-Schreibdaten, die in die Bank D D_BANK der zweiten Speicherschicht 14 geschrieben werden sollen, 8-Bit-Schreibdaten, die in die Bank E E_BANK der ersten Speicherschicht 12 geschrieben werden sollen, 8-Bit-Schreibdaten, die in die Bank F F_BANK der zweiten Speicherschicht 14 geschrieben werden sollen sequentiell durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben.
  • Bezug nehmend auf 5A und 5B werden die in die Bank A A_BANK der ersten Speicherschicht 12 zu schreibenden Daten, die durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden, in die Bank A A_BANK der ersten Speicherschicht 12 geschrieben durch die Master-Daten-Eingabe/Ausgabe-Einheit 28, die Daten-Eingabe/Ausgabe-Einheit 27a und die Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 12.
  • Die in die Bank B B_BANK der zweiten Speicherschicht 14 zu schreibenden Schreibdaten, die durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden, werden in die Bank B B_BANK der zweiten Speicherschicht 14 geschrieben durch die Master-Daten-Eingabe/Ausgabe-Einheit 28, die Daten-Eingabe/Ausgabe-Einheit 27a der ersten Speicherschicht 12, die TSV 27t, die Daten-Eingabe/Ausgabe-Leitung 27b der zweiten Speicherschicht 14 und die Daten-Eingabe/Ausgabe-Einheit 26b der zweiten Speicherschicht 14.
  • Die in die Bank C C_BANK der ersten Speicherschicht 12 zu schreibenden Daten, die durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden, werden in die Bank C C_BANK der ersten Speicherschicht 12 geschrieben durch die Master-Daten-Eingabe/Ausgabe-Einheit 28, die Daten-Eingabe/Ausgabe-Einheit 27a und die Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 12.
  • Die in die Bank D D_BANK der zweiten Speicherschicht 14 zu schreibenden Schreibdaten, die durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden, werden in die Bank D D_BANK der zweiten Speicherschicht 14 geschrieben durch die Master-Daten-Eingabe/Ausgabe-Einheit 28, die Daten-Eingabe/Ausgabe-Einheit 27a der ersten Speicherschicht 12, die TSV 27t, die Daten-Eingabe/Ausgabe-Leitung 27b der zweiten Speicherschicht 14 und die Daten-Eingabe/Ausgabe-Einheit 26b der zweiten Speicherschicht 14.
  • Die in die Bank E E_BANK der ersten Speicherschicht 12 zu schreibenden Daten, die durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden, werden in die Bank E E_BANK der ersten Speicherschicht 12 geschrieben durch die Master-Daten-Eingabe/Ausgabe-Einheit 28, die Daten-Eingabe/Ausgabe-Einheit 27a und die Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 12.
  • Die in die Bank F F_BANK der zweiten Speicherschicht 14 zu schreibenden Schreibdaten, die durch die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] eingegeben wurden, werden in die Bank F F_BANK der zweiten Speicherschicht 14 geschrieben durch die Master-Daten-Eingabe/Ausgabe-Einheit 28, die Daten-Eingabe/Ausgabe-Einheit 27a der ersten Speicherschicht 12, die TSV 27t, die Daten-Eingabe/Ausgabe-Leitung 27b der zweiten Speicherschicht 14 und die Daten-Eingabe/Ausgabe-Einheit 26b der zweiten Speicherschicht 14.
  • Daher besitzt die Speichervorrichtung 10, die als ein Dual-Rank arbeitet und die Einkanalstruktur besitzt, keinen Abschnitt, in dem eine Bandbreite der Schreibdaten nicht verloren geht, verglichen mit der Speichervorrichtung 10, die als der Mono-Rank arbeitet und die Einkanalstruktur besitzt. Von daher kann die Bandbreite der Schreibdaten erhöht werden.
  • Indessen können die erste und die zweite Speicherschicht 12 und 14 der Speichervorrichtung 10, die als ein Dual-Rank arbeitet und die Einkanalstruktur besitzt, Lese- und Schreibdaten gemäß einer vorbestimmten Burstlängenregel übertragen und empfangen. Wenn zum Beispiel eine Burstlänge auf 8 festgelegt ist, kann eine Transfergröße, die an die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] übertragen und empfangen wird, auf 64 Bit festgelegt sein. Dies bedeutet dass, eine minimale Granularität pro Übertragungsdatengröße T_G 64 Bit sein kann. Eine geringe Granularität pro Übertragung erforderndes Grafiksystem kann eine Granularität pro Übertragung von weniger als 64 Bit benötigen. Somit kann eine gefädelte Kanalstruktur mit Zweifach-Kanälen verwendet werden.
  • 6A und 6B ist eine Querschnittsansicht einer gefädelten Kanalstruktur der Speichervorrichtung 10 und ein Zeitablaufdiagramm davon, wenn die Speichervorrichtung 10 als ein Dual-Rank arbeitet. Bei der gefädelten Kanalstruktur gibt ein Verfahren Daten durch Zweifach-Kanäle aus gemäß einer Mehrzahl von Aktivbefehlen, die von dem Speichercontroller bereitgestellt werden.
  • Bezug nehmend auf 6A gibt die erste Speicherschicht 12 Daten an die Daten-Eingabe/Ausgabe-Einheit 26 aus als Antwort auf Befehlssignale CMDs, die zusammen mit dem Taktsignal eingegeben werden, und das erste Chip-Auswahlsignal CS0. Die Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 12 ist verbunden mit der Daten-Eingabe/Ausgabe-Leitung 27a. Die zweite Speicherschicht 14 gibt Daten an die Daten-Eingabe/Ausgabe-Einheit 26b aus als Antwort auf die Befehlssignale CMDs, die zusammen mit dem Taktsignal CLK eingegeben wurden, und das zweite Chip-Auswahlsignal CS1. Die Daten-Eingabe/Ausgabe-Einheit 26b der zweiten Speicherschicht 14 ist verbunden mit der Daten-Eingabe/Ausgabe-Leitung 27b. Die Daten-Eingabe/Ausgabe-Leitung 27b der zweiten Speicherschicht 14 ist elektrisch verbunden mit einer zweiten Daten-Eingabe/Ausgabe-Leitung 27c der ersten Speicherschicht 12 durch Verwenden der TSV 27t.
  • Die erste Speicherschicht 12 kann weiter erste und zweite Master-Daten-Eingabe/Ausgabe-Einheiten 28a und 28b enthalten zum Verbinden mit der Außenseite der Speichervorrichtung 10, wenn die erste Speicherschicht 12 als ein Master-Chip arbeitet. Die Daten-Eingabe/Ausgabe-Leitung 27a der ersten Speicherschicht 12 ist mit der ersten Master-Daten-Eingabe/Ausgabe-Einheit 28a verbunden. Die erste Master-Daten-Eingabe/Ausgabe-Einheit 28a ist mit einer ersten Daten-Eingabe/Ausgabe-Kontaktstelle DQ[3:0] verbunden. Die zweite Daten-Eingabe/Ausgabe-Leitung 27c der ersten Speicherschicht 12 ist mit der zweiten Master-Daten-Eingabe/Ausgabe-Einheit 28b verbunden. Die zweite Master-Daten-Eingabe/Ausgabe-Einheit 28b ist mit einer zweiten Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:4] verbunden.
  • Die erste Speicherschicht 12, die als Antwort auf die Aktivierung des ersten Chip-Auswahlsignals CS0 ausgewählt wird, gibt 4-Bit-Daten an die erste Daten-Eingabe/Ausgabe-Kontaktstelle DQ[3:0] aus. Die zweite Speicherschicht 14, die als Antwort auf die Aktivierung des zweiten Chip-Auswahlsignals CS1 ausgewählt wird, gibt 4-Bit-Daten an die zweite Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:4] aus. Das bedeutet, dass die Speichervorrichtung 10 Zweifach-Kanäle enthält, die einen ersten Pfad zu der ersten Daten-Eingabe/Ausgabe-Kontaktstelle DQ[3:0] und einem zweiten Pfad zu der zweiten Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:4] enthalten, und als ein Dual-Rank arbeitet.
  • 6B ist ein Zeitablaufdiagramm des Eingebens von Schreibdaten in die Speichervorrichtung 10, welche die gefädelte Kanalstruktur besitzt und als ein mit Bezug auf 6A beschriebenes Dual-Rank arbeitet.
  • Bezug nehmend auf 6B werden Schreibdaten in die erste Daten-Eingabe/Ausgabe-Kontaktstelle DQ[3:0] und die zweite Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:4] eingegeben als Antwort auf zusammen mit dem Taktsignal CLK eingegebene Befehlssignale CMDs und das erste Chip-Auswahlsignal CS0 oder das zweite Chip-Auswahlsignal CS1. Der Aktivbefehl ACT sowie das erste und zweite Chip-Auswahlsignal CS0 und CS1 werden zusammen mit dem sequentiell eingegebenen Taktsignal CLK empfangen.
  • Zum Zeitpunkt 0 des Taktsignals CLK werden ein Adresssignal (nicht dargestellt), das die Bank A A_BANK der ersten Speicherschicht 12 adressiert, und das erste Chip-Auswahlsignal CS0 mit einem logisch hohen Pegel zusammen mit einem dem Aktivbefehl ACT eingegeben. Zum Zeitpunkt 1 des Taktsignals CLK werden ein Adresssignal (nicht dargestellt), das die Bank B B_BANK der zweiten Speicherschicht 14 adressiert, und das zweite Chip-Auswahlsignal CS1 mit einem logisch hohen Pegel zusammen mit dem Aktivbefehl ACT eingeben. Zu einem Zeitpunkt 8 des Taktsignals CLK werden ein Adresssignal (nicht dargestellt), das die Bank C C_BANK der ersten Speicherschicht 12 adressiert, und das erste Chip-Auswahlsignal CS0 mit einem logisch hohen Pegel zusammen mit dem Aktivbefehl ACT eingegeben. Zum Zeitpunkt 9 des Taktsignals CLK werden ein Adresssignal (nicht dargestellt), das die Bank D D_BANK der zweiten Speicherschicht 14 adressiert, und das zweite Chip-Auswahlsignal CS1 mit einem logisch hohen Pegel zusammen mit dem Aktivbefehl ACT eingeben. Zum Zeitpunkt 16 des Taktsignals CLK werden ein Adresssignal (nicht dargestellt), das die Bank E E_BANK der ersten Speicherschicht 12 adressiert, und das erste Chip-Auswahlsignal CS0 mit einem logisch hohen Pegel zusammen mit dem Aktivbefehl eingeben. Zum Zeitpunkt 17 des Taktsignals CLK werden ein Adresssignal (nicht dargestellt), das die Bank F F_BANK der zweiten Speicherschicht 14 adressiert, und das zweite Chip-Auswahlsignal CS1 mit einem logisch hohen Pegel zusammen mit dem Aktivbefehl ACT eingegeben. Auf die gleiche Weise können der Aktivbefehl ACT und das erste Chip-Auswahlsignal CS0 oder das zweite Chip-Auswahlsignal CS1 kontinuierlich empfangen werden zusammen mit dem sequentiell eingegeben Taktsignal CLK.
  • Die in die erste Daten-Eingabe/Ausgabe-Kontaktstelle DQ[3:0] gemäß dem Aktivbefehl ACT und dem ersten Chip-Auswahlsignal CS0 oder dem zweiten Chip-Auswahlsignal CS1 zusammen mit dem Taktsignal CLK eingegebenen Schreibdaten können sequentiell eingeben werden nach einem vorbestimmten Taktzyklus, zum Beispiel 7 Taktzyklen 7·tCK von dem Spaltenaktivbefehl COL zum Zeitpunkt 10 des Taktsignals CLK. Das bedeutet, dass in die Bank A A_BANK der ersten Speicherschicht 12 zu schreibende 4-Bit-Schreibdaten während vier Zyklen durch die erste Daten-Eingabe/Ausgabe-Kontaktstelle DQ[3:0] eingegeben werden. Danach werden in die Bank C C_BANK der ersten Speicherschicht 12 zu schreibende 4-Bit-Schreibdaten während vier Zyklen durch die erste Daten-Eingabe/Ausgabe-Kontaktstelle DQ[3:0] eingegeben. Danach werden in die Bank E E_BANK der ersten Speicherschicht 12 zu schreibende 4-Bit-Schreibdaten während vier Zyklen durch die erste Daten-Eingabe/Ausgabe-Kontaktstelle DQ[3:0] eingegeben.
  • Die in die Bank B B_BANK der zweiten Speicherschicht 14 an zu schreibenden 4-Bit-Schreibdaten werden während vier Zyklen durch die zweite Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:4] eingegeben. Danach werden die in die Bank D D_BANK der zweiten Speicherschicht 14 zu schreibenden 4-Bit-Schreibdaten während vier Zyklen durch die zweite Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:4] eingegeben. Die in die Bank F F_BANK der zweiten Speicherschicht 14 zu schreibenden Schreibdaten werden während vier Zyklen durch die zweite Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:4] eingegeben.
  • Die Speichervorrichtung 10, welche die gefädelte Kanalstruktur besitzt und als ein Dual-Rank arbeitet, kann eine Minimalgranularität pro übertragener Datengröße auf 32 Bits verringern. Somit kann die Speichervorrichtung 10 für ein System geeignet sein wie zum Beispiel ein Graphiksystem, das eine geringe Granularität pro Übertragung erfordert.
  • 7 ist ein Blockdiagramm der Speichervorrichtung 70, die mit einem Mono-Rank oder Multi-Rank kompatibel ist, gemäß einiger Ausführungsformen des erfinderischen Konzepts.
  • Bezug nehmend auf 7 ist die Speichervorrichtung 70 gehäust durch Stapeln einer Mehrzahl von Stapelschichten 72, 74, 76 und 78 auf einer PCB 71. Lötkugeln 71s, die äußere Anschlüsse sind, sind auf einer rückseitigen Oberfläche der PCB 71 angeordnet. Die Lötkugeln 71s sind mit Adresssignalen RA, CA, den Chip-Auswahlsignalen CS0, CS1, dem Taktsignal CK, dem Taktaktivierungssignal CKE, dem Zeilenadress-Strobe-Signal RAS, dem Spaltenadress-Strobe-Signal CAS, dem Schreibaktivierungssignal BE, der Versorgungsspannung VDD und dem Massesignal VSS verbunden. Diese Befehls- und Adress-Signale können von einem Speichercontroller bereitgestellt werden, und können elektrisch mit dem ersten Speicherchip 72 verbunden sein durch Verwenden von Bumps 72b.
  • Obwohl die erste bis vierte Speicherschicht 72, 74, 76 und 78 bei der vorlegenden Ausführungsform gestapelt sind, ist das erfinderische Konzept nicht darauf beschränkt und n (n > 4) Speicherschichten können gestapelt sein.
  • Die Speichervorrichtung 70 besitzt eine Stapelstruktur, bei der die erste bis vierte Speicherschicht 72, 74, 76 und 78 miteinander verbunden sind durch Verwenden von TSVs 710t, 711t, 712t, 713t, 714t und 715t sowie Micro-Bumps (nicht dargestellt).
  • Obwohl die Speichervorrichtung 70 bei den vorliegenden Ausführungsformen die Stapelstruktur besitzt, bei der die erste bis vierte Speicherschicht 72, 74, 76 und 78 miteinander verbunden sind durch Verwenden der TSVs 710t, 711t, 712t, 713t, 714t und 715t sowie den Micro-Bumps, ist das erfinderische Konzept nicht darauf beschränkt, und die Speichervorrichtung 70 kann eine Stapelstruktur besitzen, bei der die erste bis vierte Speicherschicht 72, 74, 76 und 78 miteinander verbunden sind durch Verwenden eines Draht-Bondings, eines Interposers und/oder eines Films mit Drähten.
  • Weiter sind die erste bis vierte Speicherschicht 72, 74, 76 und 78 miteinander verbunden durch Verwenden eines Strahlungsverfahrens, dass RF oder Ultraschall verwendet, eines induktiven Kopplungsverfahrens, dass magnetische Induktion verwendet, oder eines nicht-strahlendes Verfahrens, das magnetische Resonanz verwendet.
  • Die erste bis vierte Speicherschicht 72, 74, 76 und 78 können die gleichen Elemente wie diejenigen der mit Bezug auf 2 beschriebenen ersten Speicherschicht 12 besitzen. Das bedeutet, dass die erste bis vierte Speicherschicht 72, 74, 76 und 78 eine Puffereinheit 71, die Chip-Auswahladresssteuereinheit 22, den Befehlsdekodierer 23, den Adressdekodierer 24, das Speicherzellenarray 25 und die Daten-Eingabe/Ausgabe-Einheit 26 enthalten können. Jedoch kann die Puffereinheit 71 unterschiedlich konfiguriert sein gemäß der Anzahl der gestapelten Speicherschichten. Die redundanten Beschreibungen von den Elementen außer der Puffereinheit 71 wird nicht bereit gestellt werden.
  • Die Puffereinheit 71 der ersten Speicherschicht 72 empfängt 2-Bit-Adresssignale RA[1:0] und 4-Bit-Chipauswahlsignale CS[3:0] als Antwort auf das Chip-Identifikationssignal CID. Das Chip-Identifikationssignal CID identifiziert die erste Speicherschicht 72. Das Chip-Identifikationssignal CID wird bereitgestellt von einer Sicherungseinheit (nicht dargestellt), die in der ersten Speicherschicht 72 angeordnet ist. Die Sicherungseinheit enthält eine Mehrzahl von Sicherungen (Fuses). Chip-Identifikationssignal CID wir festgelegt durch Kombinationen der selektiv durchtrennten Sicherungen, die in der Sicherungseinheit enthalten sind.
  • Die Adresssignale RA[1:0] und die Chip-Auswahlsignale CS[3:0] können durch einen Speichercontroller bereitgestellt werden. Die Adresssignale RA[1:0] können Adresssignale sein, die Wortleitungen des Speicherzellenarrays 25 adressieren. Die Adresssignale RA[1:0] können festgelegt werden als 2-Bit-MSB von Adresssignalen, welche die Bänke A_BANK, B_BANK, C_BANK, D_BANK, E_BANK, F_BANK, G_BANK und H_BANK des Speicherzellenarrays 25 adressieren. Der Speichercontroller kann Spaltenadresssignale CA[1:0] anstelle der Adresssignale RA[1:0] bereitstellen. Die Spaltenadresssignale CA[1:0] adressieren Bitleitungen des Speicherzellenarrays 25. Das erste Chip-Auswahlsignal CS0 kann die erste Speicherschicht 72 auswählen. Das zweite Chip-Auswahlsignal CS1 kann die zweite Speicherschicht 74 auswählen. Ein drittes Chip-Auswahlsignal CS2 kann die dritte Speicherschicht 76 auswählen. Ein viertes Chip-Auswahlsignal CS3 kann die vierte Speicherschicht 78 auswählen.
  • Die Puffereinheit 71 enthält einen ersten Puffer 710, der ein erstes Adresssignal RA0 empfängt, einen zweiten Puffer 711, der ein zweites Adresssignal RA1 empfängt, einen dritten Puffer 712, der das erste Chip-Auswahlsignal CS0 empfängt, einen vierten Puffer 713, der das zweite Chip-Auswahlsignal CS1 empfängt, einen fünften Puffer 714, der das dritte Chip-Auswahlsignal CS2 empfängt, und einen sechsten Puffer 715, der das vierte Chip-Auswahlsignal CS3 als Antwort auf das Chip-Auswahlsignal CID empfängt. Die Adresssignale RA[1:0] und die Chip-Auswahlsignale CS[3:0] werden an die Chip-Adresssteuereinheit 22 übertragen.
  • Die ersten bis sechsten Puffer 710 bis 715 der ersten Speicherschicht 72 übertragen die Adresssignale RA[1:0] und die Chip-Auswahlsignale CS[3:0] an die Ausgangssignalleitungen 710a bis 715a. Die Ausgangssignalleitungen 710a bis 715a der Puffereinheit 72 sind elektrisch verbunden mit der zweiten bis vierten Speicherschicht 74, 76 und 78 durch Verwenden der TSVs 710t bis 715t.
  • Die Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 72 treibt Schreibdaten und Lesedaten zu und von dem Speicherzellenarray 25. Genauso treiben die Daten-Eingabe/Ausgabe-Einheiten der zweiten bis vierten Speicherschicht 74, 76 und 78 Schreibdaten und Lesedaten zu und von entsprechenden Speicherzellenarrays.
  • Eine Daten-Eingabe/Ausgabe-Leitung 72a, die mit der Daten-Eingabe/Ausgabe-Einheit 26 der ersten Speicherschicht 72 verbunden ist, ist elektrisch verbunden mit Daten-Eingabe/Ausgabe-Leitungen, welche mit Daten-Eingabe/Ausgabe-Einheiten 26 der zweiten bis vierten Speicherschicht 74, 76 und 78 verbunden sind, durch Verwenden der TSV 72t.
  • Die erste bis vierte Speicherschicht 72, 74, 76 und 78 der Speichervorrichtung 70 können als Mono-Rank oder Multi-Rank arbeiten durch Kombinationen der in der Puffereinheit 71 empfangenen Adresssignale RA[1:0] und Chip-Auswahlsignale CS[3:0].
  • 8A bis 8E sind Querschnittsansichten der Speichervorrichtung 70, die kompatibel ist mit einem Mono-Rank 0 oder Multi-Ranks 0 bis 3, aus 7.
  • Mit Bezug auf 8A arbeitet die Speichervorrichtung 70 als das Mono-Rank 0, bei dem die erste bis vierte Speicherschicht 72, 74, 76 und 78 durch das eine Chip-Auswahlsignal CS0 ausgewählt werden. Jede der ersten bis vierten Speicherschicht 72, 74, 76 und 78 wird ausgewählt durch Kombinationen von 2-Bit-Adresssignalen RA[1:0]. Auf die erste Speicherschicht 72 wird zugegriffen durch ein „00”-Bit-Signal der Adresssignale RA[1:0], auf die zweite Speicherschicht 74 wird zugegriffen durch ein „01”-Bit-Signal der Adresssignale RA[1:0], auf die dritte Speicherschicht 76 wird zugegriffen durch ein „10”-Bit-Signal der Adresssignale RA[1:0], und auf die vierte Speicherschicht 78 wird zugegriffen durch ein „11”-Bit-Signal der Adresssignale RA[1:0].
  • Bezug nehmend auf 8B arbeitet die Speichervorrichtung 70 als das Mono-Rank 0, bei dem die erste bis vierte Speicherschicht 72, 74, 76 und 78 ausgewählt werden durch das eine Chip-Auswahlsignal CS0. Jeder der ersten bis vierten Speicherschicht 72, 74, 76 und 78 ist unterteilt durch vier Bankgruppen 82, 84, 86 und 88, die durch Kombinationen von 2-Bit-Spaltenadresssignalen CA[1:0] ausgewählt werden. Auf die erste Bankgruppe 82 wird zugegriffen durch ein „00”-Bit-Signal der Spaltenadresssignale CA[1:0], auf die zweite Bankgruppe 84 wird zugegriffen durch ein „01”-Bit-Signal der Spaltenadresssignale CA[1:0], auf die zweite Bankgruppe 86 wird zugegriffen durch ein „10”-Bit-Signal der Spaltenadresssignale CA[1:0] und auf die vierte Bankgruppe 88 wird zugegriffen durch ein „11”-Bit-Signal der Spaltenadresssignale CA[1:0].
  • Bezug nehmend auf die 8C arbeitet die Speichervorrichtung 70 als das Multi-Rank 0 bis 3, bei dem die erste bis vierte Speicherschicht 72, 74, 76 und 78 jeweils ausgewählt wird durch die vier Chip-Auswahlsignale CS[3:0]. Die erste Speicherschicht 72 arbeitet als das Rank0, wobei auf die erste Speicherschicht 72 zugegriffen wird durch das erste Chip-Auswahlsignal CS0. Die zweite Speicherschicht 74 arbeitet als das Rank 1, wobei auf die zweite Speicherschicht 74 zugegriffen wird durch das zweite Chip-Auswahlsignal CS1. Die dritte Speicherschicht 76 arbeitet als das Rank2, wobei auf die dritte Speicherschicht 76 zugegriffen wird durch das dritte Chip-Auswahlsignal CS2. Die vierte Speicherschicht 78 arbeitet als das Rank3, wobei auf die vierte Speicherschicht 78 zugegriffen wird durch das vierte Chip-Auswahlsignal CS3.
  • Bezug nehmend auf 8D besitzt die Speichervorrichtung 70 eine komplexe Speicherstruktur, bei der die erste bis vierte Speicherschicht 72, 74, 76 und 78 als das Mono-Rank Rank0 und die Multi-Ranks Rank0, Rank1 und Rank2 arbeiten. Die erste Speicherschicht 72 und die zweite Speicherschicht 74 arbeiten als das Mono-Rank, das heißt als das Rank0, wobei die erste Speicherschicht 72 und die zweite Speicherschicht 74 ausgewählt werden durch das erste Chip-Auswahlsignal CS0, und wobei auf sie zugegriffen wird durch das 1-Bit-Zeilenadresssignal RA. Die dritte Speicherschicht 76 arbeitet als das Rank1, wobei auf die dritte Speicherschicht 76 zugegriffen wird durch das zweite Chip-Auswahlsignal CS1. Die vierte Speicherschicht 78 arbeitet als das Rank2, wobei auf die vierte Speicherschicht 78 zugegriffen wird durch das dritte Auswahlsignal CS2. Die erste und die zweite Speicherschicht 72 und 74, die dritte Speicherschicht 76 und die vierte Speicherschicht 78 arbeiten als die Multi-Ranks Rank0, Rank1 und Rank2.
  • Bezug nehmend auf 8E besitzt die Speichervorrichtung 70 eine andere komplexe Speicherstruktur, bei der die erste bis vierte Speicherschicht 72, 74, 76 und 78 als das Mono-Rank Rank0 oder als die Multi-Ranks Ranks0 und Rank1 arbeiten. Die erste bis dritte Speicherschicht 72, 74 und 76 arbeiten als das Mono-Rank, das heißt als das Rank Rank0, wobei die erste bis dritte Speicherschicht 72, 74 und 76 ausgewählt werden durch das erste Chip-Auswahlsignal CS0, und auf sie selektiv zugegriffen wird durch das 2-Bit-Zeilenadresssignal RA[1:0]. Die vierte Speicherschicht 78 arbeitet als das Rank Rank1, wobei auf die vierte Speicherschicht 78 zugegriffen wird durch das zweite Chip-Auswahlsignal CS1. Die erste bis dritte Speicherschicht 72, 74 und 76 sowie die vierte Speicherschicht 78 arbeiten als die Multi-Ranks Ranks0 und Rank1.
  • 9A und 9B sind Querschnittsansichten einer Speichervorrichtung 90, die kompatibel ist mit einem Mono-Rank oder mit Dual-Ranks, gemäß weiteren Ausführungsformen des erfinderischen Konzepts.
  • Mit Bezug auf 9A ist die Speichervorrichtung 90 gehäust durch Stapeln eines Schnittstellen-Chips 93, eines ersten Speicherchips 92 und eines zweiten Speicherchips 94 auf einer PCB 91. Lötkugeln 91s, die äußere Anschlüsse sind, sind auf einer rückseitigen Oberfläche des PCB 91 angeordnet. Die Lötkugeln 91s sind mit Adresssignalen RA, CA, den Chip-Auswahlsignalen CS0, CS1, dem Taktsignal CK, dem Taktaktivierungssignal CKE, dem Zeilenadress-Strobe-Signal RAS, dem Spaltenadress-Strobe-Signal CAS, dem Schreibaktivierungssignal WE, der Spannungsversorgung VDD und dem Massesignal VSS verbunden. Die Befehls- und Adress-Signale können bereitgestellt werden von einem Speichercontroller und können elektrisch verbunden sein mit dem Interface-Chip 93 durch Verwenden von Bumps 93b.
  • Obwohl die Speichervorrichtung 90 die zwei Speicherchips 92 und 94 enthält, die auf dem Schnittstellen-Chip 93 gestapelt sind, ist das erfinderische Konzept nicht darauf beschränkt und zwei oder mehr Speicherchips können gestapelt sein.
  • Der Schnittstellen-Chip 93 enthält einen Master-Schaltungsbereich zum Verbinden mit der Außenseite der Speichervorrichtung 90. Der erste Speicherchip 92 und der zweite Speicherchip 94 können eine Kernschaltungseinheit enthalten, in der Speicherzellen ausgebildet sind. Der erste Speicherchip 92 und der zweite Speicherchip 94 können weiter eine Peripherieschaltungseinheit enthalten, in der Peripherieschaltungen bezüglich der Speicherzellen ausgebildet sind. Wenn der erste Speicherchip 92 und der zweite Speicherchip 94 die Kernschaltungseinheit enthalten, kann der Schnittstellen-Chip 93 Weiter die Peripherieschaltungseinheit enthalten.
  • Der erste Speicherchip 92 und der zweite Speicherchip 94 sind elektrisch verbunden mit dem Master-Schaltungsbereich des Schnittstellen-Chips 93, sodass die darin enthaltene Kernschaltungseinheit und Peripherieschaltungseinheit Lese/Schreib-Operationen durchführen. Alternativ sind der erste Speicherchip 92 und der zweite Speicherchip 94 elektrisch verbunden mit dem Master-Schaltungsbereich und der Peripherieschaltungseinheit des Schnittstellen-Chips 93, sodass die darin enthaltene Kernschaltungseinheit Lese/Schreib-Operationen durchführt.
  • Die Speichervorrichtung 90 besitzt eine Stapelstruktur, bei der der Schnittstellen-Chip 93, der erste Speicherchip 92 und der zweite Speicherchip 94 elektrisch miteinander verbunden sind durch Verwenden von TSVs 92t und 94t sowie wie von Mikro-Bumps 92b und 94b. Obwohl bei der vorliegenden Ausführungsform die Speichervorrichtung 90 die Stapelstruktur besitzt, bei der der Schnittstellen-Chip 93, der erste Speicherchip 92 und der zweite Speicherchip 94 elektrisch miteinander verbunden sind durch Verwenden von TSVs 92t und 94t sowie von Mikro-Bumps 92b und 94b, ist das erfinderische Konzept nicht drauf beschränkt und die Speichervorrichtung 90 kann eine Stapelstruktur besitzen, bei der der Schnittstellen-Chip 93, der erste Speicherchip 92 und der zweite Speicherchip 94 elektrisch miteinander verbunden sind durch Verwenden eines Draht-Bondings, eines Interposers und/oder eines Films mit Drähten.
  • Außerdem können der Schnittstellen-Chip 93, der erste Speicherchip 92 und der zweite Speicherchip 94 elektrisch miteinander verbunden sein durch Verwenden eines Strahlungsverfahrens, das RF oder Ultraschall verwendet, eines induktiven Kopplungsverfahrens, das magnetische Induktion verwendet oder eines nicht-strahlenden Verfahrens, das magnetische Resonanz verwendet.
  • In 9A kann die Speichervorrichtung 90 als ein Mono-Rank arbeiten, bei dem der erste Speicherchip 92 und der zweite Speicherchip 94 ausgewählt werden durch ein Chip-Auswahlsignal (nicht dargestellt). Auf den ersten Speicherchip 92 und auf den zweiten Speicherchip 94 wird selektiv zugegriffen durch Adresssignale /RA, RA. Das Chip-Auswahlsignal (nicht dargestellt) und die Adresssignale /RA, RA werden bereitgestellt durch den Schnittstellen-Chip 93. Auf den ersten Speicherchip 92 wird zugegriffen durch das Adresssignal /RA. Auf den zweiten Speicherchip 94 wird zugegriffen durch das Adresssignal RA.
  • In 9B kann die Speichervorrichtung 90 als ein Dual-Rank arbeiten, bei dem der erste Speicherchip 92 und der zweite Speicherchip 94 ausgewählt werden durch zwei Chip-Auswahlsignale CS0 und CS1. Auf den ersten Speicherchip 92 und auf den zweiten Speicherchip 94 wird selektiv zugegriffen durch die Chip-Auswahlsignale CS0 und CS1. Auf den ersten Speicherchip 92 wird durch das Chip-Auswahlsignal CS0 zugegriffen. Auf den zweiten Speicherchip 94 wird durch das Chip-Auswahlsignal CS1 zugegriffen.
  • 10 ist ein Blockdiagramm der Speichervorrichtung 90, die kompatibel ist mit einem Mono-Rank oder einem Dual-Rank, die mit Bezug auf 9 geschrieben wurden.
  • Bezug nehmend auf 10 enthält die Speichervorrichtung 90 den Schnittstellen-Chip 93, den ersten Speicherchip 92 und den zweiten Speicherchip 94, die in einem Gehäuse gestapelt sind. Der Schnittstellen-Chip 93, der erste Speicherchip 92 und der zweite Speicherchip 94 sind in einem Gehäuse gestapelt, und somit wird zum Zwecke einer vorteilhaften Beschreibung der Schnittstellen-Chip als eine Schnittstellenschicht bezeichnet werden, werden der erste Speicherchip 92 und der zweite Speicherchip 94 als eine erste Speicherschicht bzw. eine zweite Speicherschicht bezeichnet werden.
  • Die Schnittstellenschicht 93 enthält eine Puffereinheit 931, eine Chip-Auswahl MUX-Einheit 935 und eine Master-Daten-Eingabe/Ausgabe-Einheit 939. Die Schnittstellenschicht 93 kann mit Befehls- und Adresssignalen verbunden sein, die von einem Speichercontroller bereitgestellt werden.
  • Die Puffereinheit 931 empfängt das Adresssignal RA, dass erste Chip-Auswahlsignal CS0 und das zweite Chip-Auswahlsignal CS1 als Antwort auf das Chip-Identifikationssignal CID. Das Chip-Identifikationssignal CID identifiziert den ersten Speicherchip 92 oder den zweiten Speicherchip 94. Das Chip-Identifikationssignal CID wird bereitgestellt von einer Sicherungseinheit (nicht dargestellt), die in der Schnittstellenschicht 92 angeordnet ist. Die Sicherungseinheit enthält eine Mehrzahl von Sicherungen (Fuses). Das Chip-Identifikationssignal CID wird festgelegt durch Kombinationen der selektiv durchtrennten Sicherungen, die in der Sicherungseinheit enthalten sind.
  • Das Adresssignal RA, das erste Chip-Auswahlsignal CS0 und das zweite Chip-Auswahlsignal CS1 können bereitgestellt werden von dem Speichercontroller. Das Adresssignal RA kann ein Zeilenadresssignal sein, das Wortleitungen des Speicherzellenarrays 25 des ersten Speicherchips 92 und des zweiten Speicherchips 94 adressiert. Insbesondere kann das Adresssignal RA als ein MSB unter den Adresssignalen festgelegt sein, die eine Mehrzahl von Bänken des Speicherzellenarrays 25 adressieren. Der Speichercontroller kann das Spaltenadresssignal CA anstelle des Zeilenadresssignals RA bereitstellen. Das Spaltenadresssignal CA adressiert Bitleitungen des Speicherzellenarrays 25. Das erste Chip-Auswahlsignal CS0 kann die erste Speicherschicht 92 auswählen. Das zweite Chip-Auswahlsignal CS1 kann die zweite Speicherschicht 94 auswählen.
  • Die Puffereinheit 931 enthält einen ersten Puffer 932, der das Adresssignal RA empfängt, einen zweiten Puffer 933, der das erste Chip-Auswahlsignal CS0 empfängt, und einen dritten Puffer 934, der das zweite Chip-Auswahlsignal CS1 empfängt. Das Adresssignal RA, das erste Chip-Auswahlsignal CS0 und das zweite Chip-Auswahlsignal CS1, die von der Puffereinheit 931 empfangen werden, werden an die Chip-Auswahl-MUX-Einheit 935 übertragen.
  • Die Chip-Auswahl-MUX-Einheit 935 erzeugt ein erstes Chip-Steuersignal CD0D und ein zweites Chip-Auswahlsteuersignal CS1_ADDR gemäß dem Adresssignal RA, dem ersten Chip-Auswahlsignal CS0 und dem zweiten Chip-Auswahlsignal CS1, die von der Puffereinheit 931 übertragen werden als Antwort auf das Modus-Signal FID, das einen Mono-Rank-Modus oder einen Dual-Rank-Modus bestimmt. Das Modus-Signal FID kann bereitgestellt werden durch eine Sicherungseinheit (nicht dargestellt), die in der Schnittstellenschicht 93 angeordnet ist. Die Sicherungseinheit enthält eine Mehrzahl von Sicherungen (Fuses). Das Modus-Signal FID wir festgelegt durch Kombinationen der selektiv durchtrennten Sicherungen, die in der Sicherungseinheit enthalten sind. Das Modus-Signal FID kann auch gemäß einer in dem Modusregister MRS der Schnittstellenschicht 93 gespeicherten Bit-Information festgelegt werden.
  • Das erste Chip-Auswahlsteuersignal CS0D der Chip-Auswahl-MUX-Einheit 935 wird an eine erste Signalleitung 935A ausgegeben, und das zweite Chip-Auswahlsteuersignal CS1_ADDR davon wird an eine zweite Signalleitung 935b ausgegeben. Die erste Signalleitung 935a und die zweite Signalleitung 935b sind mit einer Chip-Auswahlanpassungseinheit des ersten Speicherchips 92 und des zweiten Speicherchips 94 verbunden durch Verwenden von TSVs 935t und 936t.
  • Die Master-Daten-Eingabe/Ausgabe-Einheit 939 ist eine Daten-Eingabe/Ausgabe-Einheit zum Verbinden mit der Außenseite der Speichervorrichtung 90. Die Master-Daten-Eingabe/Ausgabe-Einheit 939 ist mit der Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] verbunden.
  • Die erste Speicherschicht 92 enthält die Chip-Auswahlanpassungseinheiten 922, einen Adressdekodierer 924, ein Speicherzellenarray 925 und Daten-Eingabe/Ausgabe-Einheit 926. Die zweite Speicherschicht 94 kann in der gleichen Art und Weise konfiguriert sein wie die erste Speicherschicht 92.
  • Die Chip-Auswahlanpassungseinheit 922 der ersten Speicherschicht 92 empfängt das erste Chip-Auswahlsteuersignal CS0D und das zweite Chip-Auswahlsteuersignal CS1_ADDR durch verwenden der TSVs 935t und 936t. Die Chip-Auswahlanpassungseinheit 922 empfängt das erste Chip-Auswahlsteuersignal CS0D in einer Signalleitung 922a, die durch Verwenden der ersten TSV 935t verbunden ist, und das zweite Chip-Auswahlsteuersignal CS1_ADDR in einer Signalleitung 922b, die durch Verwenden der zweiten TSV 936t verbunden.
  • Die Chip-Auswahlanpassungseinheit 922 erzeugt einen ME-Chip-Auswahlsignal CS_ME als Antwort auf das Chip-Auswahlsignal CID, das erste Chip-Auswahlsteuersignal CS0D und das zweite Chip-Auswahlsteuersignal CS1_ADDR.
  • Der Adressdekodierer 924 enthält einen Zeilendekodierer und einen Spaltendekodierer, welche die Adresspeicherzellen adressieren, und aktiviert Wortleitungen sowie Bitleitungen, die Speicherzellen auswählen, als Antwort auf das ME-Chip-Auswahlsignal CS_ME und das Adresssignal ADDR. Das Speicherzellenarray 925 kann eine Mehrzahl von Bänken enthalten.
  • Die Daten-Eingabe/Ausgabe-Einheit 926 treibt Schreibdaten und Lesedaten zu und von dem Speicherzellenarray 925. Die Schreibdaten werden sequenziell eingegeben in die Daten-Eingabe/Ausgabe-Kontaktstelle DQ, werden an einen Eingangspuffer und einen Flip-Flop der Daten-Eingabe/Ausgabe-Einheit 926 übertragen und werden durch eine Seriell-Parallel-Umsetzungseinheit in parallele Daten gewandelt. Die parallelen Daten werden an eine Daten-Eingabe/Ausgabe-Treibereinheit/Leseverstärkereinheit übertragen durch eine Schreibdatenanordnungseinheit, die die parallelen Daten derart abstimmt, dass sie in einer Reihe in dem Speicherzellenarray 925 angeordnet sind. Daten werden von dem Speicherzellenarray 925 ausgelesen, werden als parallele Lesedaten durch die Daten-Eingabe/Ausgabe-Treibereinheit/Leiseverstärkereinheit ausgegeben, werden abgestimmt durch eine Datenanordnungseinheit oder durch eine FiFo-Einheit, werden in serielle Daten gewandelt durch eine Parallel-Seriell-Umsetzungseinheit, und werden sequenziell ausgegeben an eine Daten-Eingabe/Ausgabe-Leitung 927 durch einen Ausgangspuffer.
  • Die erste Speicherschicht 92 enthält die Chip-Auswahlanpassungseinheit 922, einen Adressdekodierer 924, ein Speicherzellenarray 925 und eine Daten-Eingabe/Ausgabe-Einheit 926. Die zweite Speicherschicht 94 kann in der gleichen Art und Weise konfiguriert sein, wie die erste Speicherschicht 92.
  • Eine Chip-Auswahlanpassungseinheit 942 der zweiten Speicherschicht 94 empfängt das erste Chip-Auswahlsteuersignal CS0D und das zweite Chip-Auswahlsteuersignal CS1_ADDR durch Verwenden der TSVs 935t und 936t. Die Chip-Auswahlanpassungseinheit 942 empfängt das erste Chip-Auswahlsteuersignal CS0D in einer Signalleitung 922c, die verbunden ist durch Verwenden der ersten TSV 935t, und das zweite Chip-Auswahlsteuersignal CS1_ADDR in einer Signalleitung 922d, die verbunden ist durch Verwenden der zweiten TSV 936t. Die Chip-Auswahlanpassungseinheit 942 erzeugt das ME Chip-Auswahlsignal CS_ME als Antwort auf das Chip-Auswahlsignal CID, das erste Chip-Auswahlsteuersignal CS0D und das zweite Chip-Auswahlsteuersignal CS1_ADDR.
  • Eine Daten-Eingabe/Ausgabe-Einheit 926b der zweiten Speicherschicht 94 treibt Schreibdaten und Lesedaten zu und von einem Speicherzellenarray der zweiten Speicherschicht 94. Die mit der Daten-Eingabe/Ausgabe-Einheit 926 der ersten Speicherschicht 92 verbundene Daten-Eingabe/Ausgabe-Leitung 927 ist durch eine TSV 927t mit einer Daten-Eingabe/Ausgabe-Leitung 927b, die mit der Daten-Eingabe/Ausgabe-Einheit 926b der zweiten Speicherschicht 94 verbunden ist, und einer Daten-Eingabe/Ausgabe-Leitung 927a, die mit der Master-Daten-Eingabe/Ausgabe-Einheit 939 der Schnittstellenschicht 93 verbunden ist, elektrisch verbunden.
  • 11 ist ein Schaltplan der Chip-Auswahl-MUX Einheit 935 aus 10.
  • Bezug nehmend auf 11 erzeugt die Chip-Auswahl-MUX-Einheit 935 das erste Chip-Auswahlsteuersignal CS0D und das zweite Chip-Auswahlsteuersignal CS1_ADDR gemäß dem Adresssignal RA, dem ersten Chip-Auswahlsignal CS0 und dem zweiten Chip-Auswahlsignal CS1, die von der Puffereinheit 931 (aus 10) übertragen werden, als Antwort auf das komplementäre Modus-Signal FIDB und das Modus-Signal FID.
  • Die Chip-Auswahl-MUX-Einheit 935 enthält einen ersten Puffer 111, der das Adresssignal RA einliest und das zweite Chip-Auswahlsteuersignal CS1_ADDR ausgibt als Antwort auf das komplementäre Modus-Signal FIDB, einen zweiten Puffer 112, der das Adresssignal RA einliest und das zweite Chip-Auswahlsteuersignal CS1_ADDR ausgibt als Antwort auf das Modus-Signal FID, und einen dritten Puffer 113, der das erste Chip-Auswahlsignal CS0 einliest und das erste Chip-Auswahlsteuersignal CS0D ausgibt.
  • Die Chip-Auswahl-MUX-Einheit 935 erzeugt das zweite Chip-Auswahlsteuersignal CS1_ADDR durch das Adresssignal RA, wenn das komplementäre Modus-Signal FIDB aktiviert wird, und erzeugt das zweite Chip-Auswahlsteuersignal CS1_ADDR durch das zweite Chip-Auswahlsignal CS1, wenn das Modus-Signal FID aktiviert wird. Die Chip-Auswahl-MUX-Einheit 935 überträgt das erste Chip-Auswahlsteuersignal CS0D und das zweite Chip-Auswahlsteuersignal CS1_ADDR an die Chip-Auswahlanpassungseinheit 922 des ersten Speicherchips 92 und des zweiten Speicherchips 94.
  • 12 ist ein Schaltplan, der Chip-Auswahlanpassungseinheit 922 aus 10.
  • Bezug nehmend auf 12 erzeugt die Chip-Auswahlanpassungseinheit 922 das ME-Chip-Auswahlsignal CS_ME als Antwort auf das Chip-Auswahlsignal CID, das erste Chip-Auswahlsteuersignal CS0D und das zweite Chip-Auswahlsteuersignal CS1_ADDR. Die Chip-Auswahlanpassungseinheit 922 enthält ein erstes NAND-Gatter 121, welches das Chip-Auswahlsignal CID und das erste Chip-Auswahlsteuersignal CS0D einliest, ein zweites NAND-Gatter 122, welches das Chip-Auswahlsteuersignal CID und das zweite Chip-Auswahlsteuersignal CS1_ADDR einliest, und ein drittes NAND-Gatter 123, welches einen Ausgang des ersten NAND-Gatters 121 und einen Ausgang des zweiten NAND-Gatters 122 einliest und das ME-Chip-Auswahlsignal CS_ME ausgibt. Das Chip-Auswahlsignal CID wird verwendet zum Identifizieren des ersten Speicherchips 92 oder des zweiten Speicherchips 94. Das ME-Chip-Auswahlsignal CS_ME wird verwendet zum Bestimmen, ob eine ME-Speicherschicht oder eine andere Speicherschicht ausgewählt wird.
  • Wenn das Chip-Auswahlsignal CID, das den ersten Speicherchip 92 identifiziert, aktiviert wird, aktiviert die Chip-Auswahlanpassungseinheit 922 des ersten Speicherchips 92 das ME-Chip-Auswahlsignal CS_ME. In dieser Hinsicht inaktiviert die Chip-Auswahlanpassungseinheit 922 des zweiten Speicherchips 94 das ME-Chip-Auswahlsignal CS_ME.
  • Wenn das Chip-Auswahlsignal CID, das den zweiten Speicherchip 94 identifiziert, aktiviert wird, aktiviert die Chip-Auswahlanpassungseinheit 922 des zweiten Speicherchips 94 das ME-Chip-Auswahlsignal CS_ME. In dieser Hinsicht inaktiviert die Chip-Auswahlanpassungseinheit 922 des ersten Speicherchips 92 das ME-Chip-Auswahlsignal CS_ME.
  • 13 bis 15 sind Querschnittsansichten von Datenausgabestrukturen der Speichervorrichtung 90 aus 10.
  • 13 veranschaulicht eine Einkanalstruktur, wenn die Speichervorrichtung 90 als ein Mono-Rank arbeitet. 14 veranschaulicht eine Einkanalstruktur, wenn die Speichervorrichtung 90 als Dual-Rank arbeitet. 15 veranschaulicht eine gefädelte Kanalstruktur, wenn die Speichervorrichtung 90 als ein Dual-Rank arbeitet. Bei der Einkanalstruktur werden Daten durch einen einzelnen Kanal ausgegeben als Antwort auf ein Adresssignal, das zusammen mit einem von einem Speichercontroller bereitgestellten Aktivbefehl eingegeben wird. Bei der gefädelten Kanalstruktur werden Daten ausgegeben durch duale Kanäle gemäß einer Mehrzahl von Aktivbefehlen, welche von dem Speichercontroller bereitgestellt werden.
  • Bezug nehmend auf 13 geben der erste Speicherchip 92 und der zweite Speicherchip 94 Daten an die Daten-Eingabe/Ausgabe-Einheiten 926 und 926b aus als Antwort auf das erste Chip-Auswahlsteuersignal CS0D und das zweite Chip-Auswahlsteuersignal CS1_ADDR, die von der Schnittstellenschicht 93 tatsächlich bereit gestellt werden. Wie bei der Chip-Auswahl-MUX-Einheit 935 aus 11 beschrieben, können das erste Chip-Ausbausteuersignal CS0D und das zweite Chip-Auswahlsteuersignal CS1_ADDR von der Schnittstellenschicht 93 bereitgestellt werden. Durch das erste Chip-Auswahlsignal CS0 und das Adresssignal RA. Bei einer konzeptionellen Beschreibung geben der erste Speicherchip 92 und der zweite Speicherchip 94 Daten an die Daten-Eingabe/Ausgabe-Einheiten 926 und 926b aus als Antwort auf das erste Chip-Auswahlsignal CS0 und das Adresssignal RA.
  • Der erste Speicherchip 92 gibt die Daten an die Daten-Eingabe/Ausgabe-Einheit 926 aus als Antwort auf das komplementäre Adresssignal /RA. Die Daten-Eingabe/Ausgabe-Einheit 926 des ersten Speicherchips 92 ist mit der Daten-Eingabe/Ausgabe-Leitung 927 verbunden. Der zweite Speicherchip 94 gibt die Daten an die Daten-Eingabe/Ausgabe-Einheit 926b aus als Antwort auf das Adresssignal RA. Die Daten-Eingabe/Ausgabe-Einheit 926b des zweiten Speicherchips 94 ist mit der Daten-Eingabe/Ausgabe-Leitung 927b verbunden.
  • Die Daten-Eingabe/Ausgabe-Leitung 927 des ersten Speicherchips 92 ist elektrisch verbunden mit der Daten-Eingabe/Ausgabe-Leitung 927b der zweiten Speicherschicht 94 und der mit der Master-Daten-Eingabe/Ausgabe-Einheit 939 der Schnittstellenschicht 93 verbundenen Daten-Eingabe/Ausgabe-Leitung 927a durch Verwenden der TSV 927t. Die Daten-Eingabe/Ausgabe-Leitungen 927a und 927b der ersten Speicherschicht 92 und der zweiten Speicherschicht 94 können konfiguriert sein mit zum Beispiel 8 Bit.
  • Die erste Speicherschicht 92, die als Antwort auf die Aktivierung des komplementären Adresssignals /RA ausgewählt wird gibt 8-Bit-Daten an die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] aus. Die zweite Speicherschicht 94, die ausgewählt wird als Antwort auf die Aktivierung des Adresssignals RA gibt 8-Bit-Daten an die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] aus. Das bedeutet, dass die Speichervorrichtung 90 als das Mono-Rank arbeitet.
  • Ein Betriebszeitablaufdiagramm der Speichervorrichtung 90, wenn die Speichervorrichtung als das Mono-Rank arbeitet, ist gleich dem mit Bezug auf 4B beschriebenen.
  • 14 stellt die Einkanalstruktur dar, wenn die Speichervorrichtung 80 als das Dual-Rank arbeitet.
  • Mit Bezug auf 14 geben der erste Speicherchip 92 und der zweite Speicherchip 94 Daten an die Daten-Eingabe/Ausgabe-Einheiten 926 und 926b aus als Antwort auf das erste Chip-Auswahlsteuersignal CS0D und das CS1_ADDR, die tatsächlich von der Schnittstellenschicht 93 bereitgestellt sind. Wie bei der Chip-Auswahl-MUX-Einheit 935 aus 11 beschrieben können das erste Chip-Auswahlsteuersignal CS0D und das zweite Chip-Auswahlsteuersignal CS1_ADDR von der Schnittstellenschicht 93 bereitgestellt werden durch das erste Chip-Auswahlsignal CS0 und das zweite Chip-Auswahlsignal CS1. Bei einer konzeptionellen Beschreibung gibt der erste Speicherchip 92 und der zweite Speicherchip 94 die Daten an die Daten-Eingabe/Ausgabe-Einheiten 926 und 926b aus als Antwort auf das erste Chip-Auswahlsignal CS0 und das zweite Chip-Auswahlsignal CS1.
  • Der erste Speicherchip 92 gibt die Daten an die Daten-Eingabe/Ausgabe-Einheit 926 als Antwort auf das erste Chip-Auswahlsignal CS0 aus. Die Daten-Eingabe/Ausgabe-Einheit 926 des ersten Speicherchips 92 ist verbunden mit der Daten-Eingabe/Ausgabe-Leitung 927. Der zweite Speicherchip 94 gibt die Daten an die Daten-Eingabe/Ausgabe-Einheit 926b aus als Antwort auf das zweite Chip-Auswahlsignal CS1. Die Daten-Eingabe/Ausgabe-Einheit 926b des zweiten Speicherchips 94 ist mit der Daten-Eingabe/Ausgabe-Leitung 927b verbunden.
  • Die Daten-Eingabe/Ausgabe-Leitung 927 des ersten Speicherchips 92 ist elektrisch verbunden mit der Daten-Eingabe/Ausgabe-Leitung 927b der zweiten Speicherschicht 94 und der Daten-Eingabe/Ausgabe-Leitung 927a, die mit der Master-Daten-Eingabe/Ausgabe-Einheit 939 der Schnittstellenschicht 93 verbunden ist, durch verwenden der TSV 927t. Die Daten-Eingabe/Ausgabe-Leitungen 927a und 927b der ersten Speicherschicht 92 und der zweiten Speicherschicht 94 können konfiguriert sein mit zum Beispiel 8 Bit.
  • Die erste Speicherschicht 92, die ausgewählt wird als Antwort auf die Aktivierung des ersten Chip-Auswahlsignals CS0, gibt 8-Bit-Daten an die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] aus. Die zweite Speicherschicht 94, die ausgewählt wird als Antwort auf die Aktivierung des zweiten Chip-Auswahlsignals CS1, gibt 8-Bit-Daten an die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] aus. Das bedeutet, dass die Speichervorrichtung 90 als ein Dual-Rank arbeitet.
  • Ein Betriebszeitablaufdiagramm der Speichervorrichtung 90, wenn die Speichervorrichtung 90 als ein Dual-Rank arbeitet ist gleich dem mit dem Bezug auf 5B beschriebenen.
  • 15 stellt die gefädelte Kanalstruktur dar, wenn die Speichervorrichtung 90 als ein Dual-Rank arbeitet.
  • Mit Bezug auf 15 enthält die Schnittstellenschicht 93 erste und zweite Master-Daten-Eingabe/Ausgabe-Einheiten 939a und 939b zum Verbinden mit der Außenseite der Speichervorrichtung 90. Die erste Master-Daten-Eingabe/Ausgabe-Einheit 939a ist mit der ersten Daten-Eingabe/Ausgabe-Kontaktstelle DQ[3:0] verbunden. Die zweite Master Daten-Eingabe/Ausgabe-Einheit 939b ist mit der zweiten Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:4] verbunden.
  • Der erste Speicherchip 92 gibt Daten an die Daten-Eingabe/Ausgabe-Einheit 926 aus als Antwort auf das erste Chip-Auswahlsignal CS0. Die Daten-Eingabe/Ausgabe-Einheit 926 des ersten Speicherchips ist verbunden mit der Daten-Eingabe/Ausgabe-Leitung 927. Der zweite Speicherchip 94 gibt die Daten an die Daten-Eingabe/Ausgabe-Einheit 926b aus als Antwort auf das zweite Chip-Auswahlsignal CS1. Die Daten-Eingabe/Ausgabe-Einheit 926b des zweiten Speicherchips 94 ist verbunden mit der Daten-Eingabe/Ausgabe-Leitung 927b.
  • Die Daten-Eingabe/Ausgabe-Leitung 927 des ersten Speicherchips 92 ist elektrisch verbunden mit einer Daten-Eingabe/Ausgabe-Leitung 930a, die mit der ersten Master-Daten-Eingabe/Ausgabe-Einheit 939a der Schnittstellenschicht 93 verbunden ist, durch eine TSV 928t. Die Daten-Eingabe/Ausgabe-Leitung 927b des zweiten Speicherchips 94 ist elektrisch verbunden mit einer Daten-Eingabe/Ausgabe-Leitung 930b, die mit der zweiten Master-Daten-Eingabe/Ausgabe-Einheit 939b der Schnittstellenschicht 93 verbunden ist, durch eine TSV 929t.
  • Die erste Speicherschicht 92, die als Antwort auf die Aktivierung des ersten Chip-Auswahlsignals CS0 ausgewählt wird, gibt 4-Bit-Daten an die erste Daten-Eingabe/Ausgabe-Kontaktstelle DQ[3:0] aus. Die zweite Speicherschicht 94, die ausgewählt wird, als Antwort auf die Aktivierung des zweiten Chip-Auswahlsignals CS1 gibt 4-Bit-Daten an die zweite Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:4] aus. Das bedeutet, dass die Speichervorrichtung 90 Dual-Kanäle mit einem ersten Pfad zu der ersten Daten-Eingabe/Ausgabe-Kontaktstelle DQ[3:0] und einem zweiten Pfad zu der zweiten Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:4] enthält und als ein Dual-Rank arbeitet.
  • Ein Betriebszeitablaufdiagramm der Speichervorrichtung 90, wenn die Speichervorrichtung 90 als ein Dual-Rank arbeitet, ist das gleiche wie das mit, welches mit Bezug auf 6B beschrieben wurde.
  • 16 ist ein Blockdiagramm einer Speichervorrichtung 160, die mit einem Mono-rank oder Multi-Ranks kompatibel ist, gemäß weiteren Ausführungsformen des erfinderischen Konzepts.
  • Bezug nehmend auf 16 ist die Speichervorrichtung 160 gehäust durch Stapeln einer Schnittstellenschicht 163 und einer Mehrzahl von Speicherschichten 162, 164, ..., 166 und 168 auf einer PCB 161, Die Lötkugeln 161s sind mit Adresssignalen RA[k – 1:0], CA[k – 1:0], Chip-Auswahlsignalen CS[n – 1:0], dem Taktsignal CK, dem Taktaktivierungssignal CKE, dem Zeilenadress-Strobe-Signal RAS, dem Spaltenadress-Strobe-Signal CAS, dem Schreibaktivierungssignal WE, der Versorgungsspannung VDD und dem Massesignal VSS verbunden. Diese Befehls- und Adress-Signale können von einem Speichercontroller bereit gestellt sein und können elektrisch mit der Schnittstellenschicht 163 verbunden sein durch Verwenden von Bumps 163b.
  • n (n ist eine natürliche Zahl) Speicherschichten 162, 164, ..., 166 und 168 können bei der vorliegenden Ausführungsform gestapelt sein. Die Speichervorrichtung 160 besitzt eine Stapelstruktur, bei der die Schnittstellenschicht 163 und n Speicherschichten 162, 164, ... 166 und 168 miteinander verbunden sind durch Verwenden von TSVs 163t und Mikro-Bumps (nicht dargestellt).
  • Obwohl bei der vorliegenden Ausführungsform die Speichervorrichtung 160 die Stapelstruktur besitzt, bei der die Schnittstellenschicht 163 und die n Speicherschichten 162, 164, ..., 166 und 168 miteinander verbunden sind durch Verwenden von TSVs 163t und Mikro-Bumps, ist das erfinderische Konzept nicht darauf beschränkt und die Speichervorrichtung 160 kann eine Stapelstruktur besitzen, bei der die Schnittstellenschicht 163 und die n Speicherschichten 162, 164, ..., 166 und miteinander verbunden sind durch Verwenden eines Draht-Bondings, eines Interposers oder eines Films mit Drähten. Außerdem sind die Schnittstellenschicht 163 und die n Speicherschichten 162, 164, ..., 166 und 168 miteinander verbunden durch Verwenden eines Strahlungs-Verfahrens, das RF oder Ultraschall verwendet, eines induktiven Kopplungsverfahrens, das magnetische Induktion verwendet, oder eines nicht-strahlenden Verfahrens, das magnetische Resonanz verwendet.
  • Die Schnittstellenschicht 163 enthält eine Puffereinheit 1631, eine Chip-Auswahl-MUX-Einheit 1635 und eine Master-Daten-Eingabe/Ausgabe-Einheit 1639. Die Schnittstellenschicht 163 kann verbunden sein mit Befehls- und Adress-Signalen, die von einem Speichercontroller bereitgestellt werden.
  • Die Puffereinheit 1631 kann unterschiedlich konfiguriert werden gemäß der Anzahl der gestapelten Speicherschichten. Die Puffereinheit 1631 empfängt die Adresssignale RA[k – 1:0] oder die Adresssignale CA[k – 1:0] und die Chip-Auswahlsignale CS[n – 1:0] als Antwort auf das Chip-Identifikationssignal CID. Das Chip-Identifikationssignal CID identifiziert eine von den n Speicherschichten 162, 164, ... 166 und 168. Das Chip-Identifikationssignal CID wird bereitgestellt durch eine Sicherungseinheit (nicht dargestellt), die in der Schnittstellenschicht 163 angeordnet ist. Die Sicherungseinheit enthält eine Mehrzahl von Sicherungen (Fuses). Das Chip-Identifikationssignal CID wird festgelegt durch Kombinationen der selektiv durchtrennten Sicherungen, die in der Sicherungseinheit enthalten sind.
  • Die Adresssignale RA[k – 1:0] oder die Adresssignale CA[k – 1:0] und die Chip-Auswahlsignale CS[n – 1:0] können bereitgestellt werden durch den Speichercontroller. Die Adresssignale RA[k – 1:0] können Zeilenadresssignale sein, die Wortleitungen eines Speicherzellenarrays 925 adressieren. Insbesondere können die Adresssignale RA[k – 1:0] festgelegt werden als k-Bit-MSB von Adresssignalen, welche Bänke des Speicherzellenarrays 925 adressieren. Der Speichercontroller kann die Spaltenadresssignale CA[k – 1:0] anstelle der Zeilenadresssignale RA[k-1:0] bereitstellen. Die Spaltenadresssignale CA[k – 1:0] adressieren Bitleitungen des Speicherzellenarrays 925. Jedes der Chip-Auswahlsignale CS[n – 1:0] kann festgelegt werden als ein Signal, das jede von dem n Speicherschichten 162, 164, ... 166 und 168 auswählt.
  • Die Puffereinheit 1631 enthält erste Puffer 1632, die die Adresssignale RA[k – 1:0] empfängt, und zweite Puffer 1633, die die Chip-Auswahlsignale CS[n – 1:0] als Antwort auf das Chip-Auswahlsignal CID empfangen. Die Adresssignale RA[k – 1:0] und die Chip-Auswahlsignale CS[n – 1:0] werden an die Chip-Auswahl-MUX-Einheit 1635 übertragen.
  • Die Chip-Auswahl-MUX-Einheit 1635 erzeugt eine Mehrzahl von Chip-Auswahlsteuersignalen CS0D, CS1_ADDR, ... CSn – 1_ADDR gemäß den Adresssignalen RA[k – 1:0] und den Chip-Auswahlsignalen CS[n – 1:0], die von der Puffereinheit 1631 übertragen werden als Antwort auf eine Mehrzahl von Modus-Signalen FID[k – 1:0], die einen Mono-Rank-Modus oder einen Multi-Ranks-Modus bestimmen. Die Modus-Signale FID[k – 1:0] können bereitgestellt werden durch eine Sicherungseinheit (nicht dargestellt), die in der Schnittstellenschicht 163 angeordnet ist. Die Sicherungseinheit enthält eine Mehrzahl von Sicherungen. Die Modus-Signale FID[k – 1:0] werden festgelegt durch Kombinationen der selektiv durchtrennten Sicherungen, die in der Sicherungseinheit enthalten sind. Die Modus-Signale FID[k – 1:0] können außerdem festgelegt werden gemäß Bitinformation, die in einer Speichereinheit wie zum Beispiel dem Modus-Register MRS gespeichert ist.
  • Die Chip-Auswahlsteuersignale CS0D, CS1_ADDR, ... CSn – 1_ADDR der Chip-Auswahl-MUX-Einheit 1635 bestimmt, ob die n Speicherschichten 162, 164, ... 166 und 168 als ein Mono-Rank oder als Multi-Ranks arbeiten. Die Chip-Auswahlsteuersignale CS0D, CS1_ADDR, ... CSn – 1_ADDR sind elektrisch verbunden mit der Chip-Auswahlanpassungseinheit 922 jeder der Speicherschichten 162, 164, ... 166 und 168 durch Verwenden der TSVs 163t.
  • Die Master-Daten-Eingabe/Ausgabe-Einheit 1639 wird verwendet zum Verbinden mit der Außenseite der Speichervorrichtung 160. Die Master-Daten-Eingabe/Ausgabe-Einheit 1639 ist verbunden mit der Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0]. Die Master-Daten-Eingabe/Ausgabe-Einheit 1639 ist elektrisch verbunden mit der Daten-Eingabe/Ausgabe-Einheit 926 jeder der n Speicherschichten 162, 164, ... 166 und 168 durch Verwenden der TSVs 164t.
  • Die n Speicherschichten 162, 164, ... 166 und 168 besitzen die gleichen Elemente wie diejenigen der ersten Speicherschicht 92, die mit Bezug auf 10 beschrieben wurde. Das bedeutet, dass die n Speicherschichten 162, 164, ... 166 und 168 die Chip-Auswahlanpassungseinheit 922, den Adressdekodierer 924, das Speicherzellenarray 925 und eine Daten-Eingabe/Ausgabe-Einheit 926 enthalten können.
  • Die n Speicherschichten 162, 164, ... 166 und 168 der Speichervorrichtung 160 können als das Mono-Rank oder die Multi-Ranks arbeiten durch Kombinationen von Adresssignalen RA[k – 1:0] und der Chip-Auswahlsignale CS[n – 1:0], die in der Puffereinheit 1631 der Schnittstellenschicht 163 empfangen werden.
  • 17A bis 17E sind Querschnittsansichten der Speichervorrichtung 160, die kompatibel ist mit dem Mono-Rank Rank0 oder den Multi-Ranks Ranks0 bis n – 3 aus 16.
  • Bezug nehmend auf 17A arbeitet die Speichervorrichtung 160 als das Mono-Rank Rank0, bei dem die n Speicherschichten 162, 164, ... 166 und 168 durch das eine Chip-Auswahlsignal CS0 ausgewählt werden. Jeder der n Speicherschichten 162, 164, ... 166 und 168 wir durch Kombinationen RA#0~RA#n – 1 von k-Bit-Adresssignalen RA[k – 1:0] (k ist eine natürliche Zahl) ausgewählt.
  • Bezug nehmend auf 17B arbeitet die Speichervorrichtung 160 als das Mono-Rank Rank0, wobei die n Speicherschichten 162, 164, ... 166 und 168 ausgewählt werden durch Kombinationen von 2-Bit-Spaltenadresssignalen CA[1:0]. Jede der n Speicherschichten 162, 164, ... 166 und 168 ist unterteilt durch Bankgruppen 172, 174, 176 und 178, die ausgewählt werden durch die Kombinationen von 2-Bit-Spaltenadresssignalen CA[1:0]. Auf die erste Bankgruppe 172 wird zugegriffen durch ein „00”-Bit-Signal der Spaltenadresssignale CA[1:0], auf die zweite Bankgruppe 174 wird zugegriffen durch ein „01”-Bit-Signal der Spaltenadresssignale CA[1:0], auf die dritte Bankgruppe 176 wird zugegriffen durch ein „10”-Bit-Signal der Spaltenadresssignale CA[1:0], und auf die vierte Bankgruppe 178 wird zugegriffen durch ein „11”-Bit-Signal der Spaltenadresssignale CA[1:0].
  • Bezug nehmend auf 17C arbeitet die Speichervorrichtung 160 als die Multi-Ranks Rank0, Rank1, ... Rankn – 2, Rankn – 1, bei denen die n Speicherschichten 162, 164, ... 166 und 168 jeweils ausgewählt werden durch die n Chip-Auswahlsignale CS[n – 1:0]. Die erste Speicherschicht 162 arbeitet als das Rank Rank0, bei dem auf die erste Speicherschicht 162 zugegriffen wird durch das erste Chip-Auswahlsignal CS0. Die zweite Speicherschicht 164 arbeitet als das Rank Rank1, bei dem auf die zweite Speicherschicht 164 zugegriffen wird durch das zweite Chip-Auswahlsignal CS1. Die n – 2-te Speicherschicht 166 arbeitet als das Rank Rankn – 2, bei dem auf die n – 2-te Speicherschicht 166 zugegriffen wird durch ein Chip-Auswahlsignal CSn – 2. Die n – 1-te Speicherschicht 168 arbeitet als das Rank Rankn – 1, bei dem auf die n – 1-te Speicherschicht 168 zugegriffen wird durch ein Chip-Auswahlsignal CSn – 1.
  • Bezug nehmend auf 17D besitzt die Speichervorrichtung 160 eine komplexe Speicherstruktur, bei der die n Speicherschichten 162, 164, ... 166 und 168 als das Mono-Rank Rank0 und die Multi-Ranks Ranks0 bis n – 3 arbeiten. Die erste Speicherschicht 162 und die zweite Speicherschicht 164 arbeiten als das Mono-Rank, das heißt als das Rank Rank0, wobei die erste Speicherschicht 162 und die zweite Speicherschicht 164 ausgewählt werden durch das erste Chip-Auswahlsignal CS0 und auf die selektiv zugegriffen wird durch das 1-Bit-Zeilenadresssignal RA. Die anderen Speicherschichten 166 und 168 arbeiten als die Multi-Ranks Rankn – 3 und Rankn – 2, wobei die Speicherschichten 166 und 168 ausgewählt werden durch entsprechende Chip-Auswahlsignale. Die n-2-te Speicherschicht 166 arbeitet als das Rank Rankn – 3, bei dem auf die n – 2-te Speicherschicht 166 zugegriffen wird durch ein Chip-Auswahlsignal CSn – 3. Die n – 1-te Speicherschicht 168 arbeitet als das Rank Rankn – 2, bei dem auf die n – 2-te Speicherschicht 168 durch das Chip-Auswahlsignal CSn – 2 zugegriffen wird. Die n Speicherschichten 162, 164, ... 166 und 168 arbeiten als die Multi-Ranks Rank0, ..., Rankn – 3, und Rankn – 2.
  • Bezug nehmend auf 17E besitzt die Speichervorrichtung 160 eine andere komplexe Speicherstruktur, bei der die erste bis n – 2-te Speicherschicht 162, 164, ..., 166 als das Mono-Rank, das heißt als das Rank Rank0, arbeiten, bei dem die erste bis n – 2-te Speicherschicht 162, 164, ..., 166 ausgewählt werden durch das erste Chip-Auswahlsignal CS0 und auf die selektiv zugegriffen wird durch die Kombinationen RA#0 RA#n – 2 von i-Bit-Zeilenadresssignalen RA[i – 1:0]. Die n – 1-te Speicherschicht 168 arbeitet als das Rank Rank1, bei dem auf die n – 1-te Speicherschicht 168 zugegriffen wird durch das zweite Chip-Auswahlsignal CS1. Die n Speicherschichten 162, 164, 166 und 168 arbeiten als die Multi-Ranks Ranks0 und Rank1.
  • 18A und 18B stellen ein Speichersystem 180 mit der Speichervorrichtung 10 gemäß einer Ausführungsform des erfinderischen Konzepts dar.
  • Unter Bezugnahme auf 18A enthält das Speichersystem 180 die Speichervorrichtung 10 und einen Speichercontroller 182 zum Steuern der Speichervorrichtung 10. Die Speichervorrichtung 10 ist die gleiche wie die Speichervorrichtung 10, die selektiv als ein Mono-Rank oder Dual-Rank arbeitet, die mit Bezug auf 2 beschrieben wurde. Das Speichersystem 180 kann verwendet werden als die Speichervorrichtung 90 aus 10, die selektiv als das Mono-Rank oder Dual-Rank arbeitet, anstelle der Speichervorrichtung 10 aus 2. Das Speichersystem 180 kann die Speichervorrichtung 70 aus 7 oder die Speichervorrichtung 160 aus 16 verwenden, die kompatibel mit dem Mono-Rank oder dem Multi-Ranks sind, anstelle der Speichervorrichtung 10 aus 2.
  • Obwohl die eine Speichervorrichtung 10 bei folgenden Ausführungsformen mit dem Speichercontroller 182 verbunden ist, kann eine Mehrzahl von Speichervorrichtungen 10 mit dem Speichercontroller 182 verbunden sein.
  • Der Speichercontroller 182 kann eine Mehrzahl von Befehlssignalen, wie zum Beispiel die Chip-Auswahlsignale CS0, CS1, das Taktsignal CK, das Taktaktivierungssignal CKE, das Zeilenadresssignal-Strobe-Signal RAS, das Spaltenadress-Strobe-Signal CAS, das Schreibaktivierungssignal WE, die Adresssignale RA, CA und Daten DQ an die Speichervorrichtung 10 liefern.
  • Wenn die Speichervorrichtung 10 als ein Mono-Rank arbeiten soll, stellt der Speichercontroller 182 der Speichervorrichtung 10 das erste Chip-Auswahlsignal CS0 und das Adresssignal RA bereit. Das erste Chip-Auswahlsignal CS0 des Speichercontrollers 182 ist mit dem ersten Chip-Auswahlsignal CS0 verbunden, das der Puffereinheit 21 der ersten Speicherschicht 12 der Speichervorrichtung 10 bereitgestellt wird durch eine Lötkugel oder einen Bump 183 und ein erstes Verbindungselement 184. Das Adresssignal RA des Speichercontrollers 182 ist mit dem Adresssignal RA verbunden, das der Puffereinheit 21 der ersten Speicherschicht 12 der Speichervorrichtung 10 bereitgestellt wird durch eine Lötkugel oder einen Bump 15 und ein zweites Verbindungselement 186. Die Daten DQ des Speichercontrollers 182 werden an die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] geliefert, die mit einer Daten-Eingabe/Ausgabe-Einheit der ersten Speicherschicht 12 der Speichervorrichtung 10 verbunden ist durch eine Lötkugel oder einem Bump 187 und ein drittes Verbindungselement 188.
  • Die ersten und zweiten Verbindungselemente 184 und 186 der Speichervorrichtung 10 können TSVs, Draht-Bonding, Interposer oder einem Film mit Drähten, ein strahlendes Verfahren, das RF oder Ultraschall verwendet, ein induktives Kopplungsverfahren, das magnetische Induktion verwendet oder ein nicht-strahlendes Verfahren, das Magnetresonanz verwendet, verwenden.
  • Dementsprechend arbeitet die Speichervorrichtung als das Mono-Rank, das durch das erste Chip-Auswahlsignal CS0 ausgewählt wird, und auf die erste Speicherschicht 12 und die zweite Speicherschicht 14 wird selektiv zugegriffen durch das Adresssignal RA.
  • Bezug nehmend auf 18B stellt der Speichercontroller 182 dem Speichermodul 189 mit der Speichervorrichtung 10 Befehlssignale einschließlich des ersten Chip-Auswahlsignals CS0 und des zweiten Chip-Auswahlsignals CS1, des Adresssignals RA und die Daten DQ durch eine Busleitung bereit. Die Daten DQ des Speichercontrollers 182 sind verbunden mit der Speichervorrichtung 10 durch die Busleitung. Indessen ist das zweite Chip-Auswahlsignal CS1 des Speichercontrollers 182 nicht mit der Speichervorrichtung 10 verbunden.
  • 19A und 19B stellen ein Speichersystem 190 mit der Speichervorrichtung 10 gemäß weiteren Ausführungsformen des erfinderischen Konzepts dar.
  • Bezug nehmend auf 19A enthält das Speichersystem 190 die Speichervorrichtung 10 und einen Speichercontroller 192 zum Steuern der Speichervorrichtung 10. Die Speichervorrichtung 10 ist die gleiche wie die Speichervorrichtung 10, die selektiv als ein Mono-Rank oder Dual-Rank arbeitet, welche mit Bezug auf 2 beschrieben wurde. Das Speichersystem 190 kann die Speichervorrichtung 90 aus 10 verwenden, die selektiv als das Mono-Rank oder Dual-Rank arbeitet, anstelle der Speichervorrichtung 10 aus 2. Das Speichersystem 190 kann die Speichervorrichtung 70 aus 7 oder die Speichervorrichtung 160 aus 16 verwenden, die kompatible sind mit dem Mono-Rank oder Multi-Rank, anstelle der Speichervorrichtung 10 aus 2.
  • Obwohl die eine Speichervorrichtung 10 mit dem Speichercontroller 192 bei der vorliegenden Ausführungsform verbunden ist, können eine Mehrzahl von Speichervorrichtungen 10 mit dem Speichercontroller 192 verbunden sein.
  • Der Speichercontroller 192 kann der Speichervorrichtung 10 eine Mehrzahl von Befehlsignalen, wie zum Beispiel die Chip-Auswahlsignale CS0, CS1, das Taktsignal CK, das Taktaktivierungssignal CKE, das Zeilenadress-Strobe-Signal RAS, das Spaltenadress-Strobe-Signal CAS, das Schreibaktivierungssignal WE, die Adresssignale RA, CA und die Daten DQ bereitstellen.
  • Wenn die Speichervorrichtung 10 als ein Dual-Rank arbeiten soll, stellt der Speichercontroller 192 der Speichervorrichtung 10 das erste Chip-Auswahlsignal CS0 und das zweite Chip-Auswahlsignal CS1 bereit. Das erste Chip-Auswahlsignal CS0 des Speichercontrollers 192 ist verbunden mit den ersten Chip-Auswahlsignalen CS0, die der Puffereinheit 21 der ersten Speicherschicht 12 der Speichervorrichtung 10 bereitgestellt werden durch eine Lötkugel oder einen Bump 193 und ein erstes Verbindungselement 194. Das zweite Chip-Auswahlsignal CS1 des Speichercontrollers 192 ist verbunden mit dem zweiten Chip-Auswahlsignal CS1, das der Puffereinheit 21 der ersten Speicherschicht 12 der Speichervorrichtung 10 durch eine Lötkugel oder einen Bump 195 und ein zweites Verbindungselement 196 bereitgestellt wird. Die Daten DQ des Speichercontrollers 192 werden an die Daten-Eingabe/Ausgabe-Kontaktstelle DQ[7:0] bereitgestellt, die mit einer Daten-Eingabe/Ausgabe-Einheit der ersten Speicherschicht 12 der Speichervorrichtung 10 durch eine Lötkugel oder einen Bump 197 und ein drittes Verbindungselement 198 verbunden ist.
  • Das erste und das zweite Verbindungselement 194 und 196 der Speichervorrichtung 10 können TSVs, Draht-Bonding, Interposer und/oder einen Film mit Drähten, ein strahlendes Verfahren, das RF oder Ultraschall verwendet, ein induktives Kopplungsverfahren, das magnetische Induktion verwendet und/oder ein nicht-strahlendes Verfahren, das Magnetresonanz verwendet, verwenden.
  • Dementsprechend arbeitet die Speichervorrichtung 10 als ein Dual-Rank, das ausgewählt wird durch das erste und das zweite Chip-Auswahlsignal CS0 und CS1, und auf die erste Speicherschicht 12 und auf die zweite Speicherschicht 14 wird selektiv zugegriffen durch das erste und das zweite Chip-Auswahlsignal CS0 und CS1.
  • Bezug nehmend auf 19B stellt der Speichercontroller 192 dem Speichermodul 199 mit der Speichervorrichtung 10 Befehlssignale einschließlich des ersten Chip-Auswahlsignals CS0 und des zweiten Chip-Auswahlsignals CS1, das Adresssignal RA und die Daten DQ durch eine Busleitung bereit. Das erste Chip-Auswahlsignal CS0 und das zweite Chip-Auswahlsignal CS1 des Speichercontrollers 192 sind mit der Speichervorrichtung 10 durch die Busleitung verbunden. Die Daten DQ des Speichercontrollers 192 sind mit der Speichervorrichtung 10 durch die Busleitung verbunden. Indessen ist das Adresssignal RA des Speichercontrollers 192 nicht mit der Speichervorrichtung 10 verbunden.
  • 20 ist ein Diagramm eines allgemeinen gefädelten Speichermoduls 200 gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • Bezug nehmend auf 20 sind eine Mehrzahl von Speichervorrichtungen 201 bis 208 in dem gefädelten Speichermodul 200 installiert. Zum Beispiel enthält das gefädelte Speichermodul 200 die acht Speichervorrichtungen 201~208. Jede der Speichervorrichtungen 201~208 ist mit einem Bündel DQ-Leitungen einschließlich dem DQ-Bus DQ[7:0] (oder den DQ-Pfaden) verbunden. Ein Befehls- und Adress-Bus C/A wird von den Speichervorrichtungen 201~208 geteilt. Das erste Chip-Auswahlsignal CS0 wird den Speichervorrichtungen 201~208 bereitgestellt, und das zweite Chip-Auswahlsignal CS1 mit den Speichervorrichtungen 201~208 verbunden.
  • Bei dem gefädelten Speichermodul 200 werden Daten von den durch das erste Chip-Auswahlsignal CS0 ausgewählten Speichervorrichtungen 201~204 durch den DQ-Bus DQ[7:0] eingelesen und ausgegeben, und werden Daten von den durch das zweite Chip-Auswahlsignal CS1 ausgewählten Speichervorrichtungen 201~208 durch den DQ-Bus DQ[7:0] eingelesen und ausgegeben.
  • 21 ist ein Diagramm eines Speichermoduls 210 mit einer Mehrzahl von Speichervorrichtungen 10a~10d gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • Bezug nehmend auf 21 sind die Mehrzahl von Speichervorrichtungen 10a~10d in dem Speichermodul 210 installiert. Jeder der Speichervorrichtungen 10a~10d ist die gleiche wie die Speichervorrichtung 10, die selektiv als ein Mono-Rank oder Dual-Rank arbeitet, wie mit Bezug auf 2 beschrieben wurde. Jede der Speichervorrichtungen 10a~10d kann die gefädelte Kanalstruktur aus 6A enthalten. Das Speichermodul 210 kann die Speichervorrichtung 90 aus 10 verwenden, die selektiv als das Mono-Rank oder Dual-Rank arbeitet, anstelle der Speicherfunktion 10 aus 2. Das Speichermodul 210 kann die Speichervorrichtung 70 aus 7 oder die Speichervorrichtung 160 aus 16 verwenden, die kompatibel sind mit Mono-Rank oder Multi-Rank, anstelle der Speichervorrichtung 10 aus 2.
  • Das Speichermodul 210 enthält zum Beispiel die vier Speichervorrichtungen 10a~10d. Jede der Speichervorrichtungen 10a~10d enthält erste Speicherschichten 12a~12d und zweite Speicherschichten 14a~14d. Die ersten Speicherschichten 12a~12d sind verbunden mit einem ersten DQ-Bus DQ[3:0], und die zweiten Speicherschichten 14A~14D sind verbunden mit einem zweiten DQ-Bus DQ[7:4]. Das erste und das zweite Chip-Auswahlsignal CS0 und CS1 werden den Speichervorrichtungen 10a~10d bereitgestellt.
  • Bei dem Speichermodul 210 werden Daten von den durch das erste Chip-Auswahlsignal CS0 ausgewählten ersten Speicherschichten 12a~12d durch den ersten DQ-Bus DQ[3:0] eingelesen und ausgegeben, und werden Daten von den durch das zweite Chip-Auswahlsignal CS1 ausgewählten zweiten Speicherschichten 14a~14d durch den zweiten DQ-Bus DQ[7:4] eingelesen und ausgegeben. Das Speichermodul 210 kann die gleiche Funktion wie das gefädelte Speichermodul 200 aus 20 besitzen du eine minimale Granularität pro übertragener Datengröße auf 32 Bit verringern. Dementsprechend kann das Speichermodul 21 geeignet sein für ein System, das eine geringe Granularität pro Übertragung erfordert, wie zum Beispiel ein Grafiksystem.
  • 22 ist ein Diagramm von allgemeinen Dual-Rank-Speichermodulen 220a und 220b gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • Bezug nehmend auf 22 ist eine Mehrzahl von Speichervorrichtungen 221a~228a in dem ersten Speichermodul 220a installiert. Eine Mehrzahl von Speichervorrichtungen 221b~228b ist in dem zweiten Speichermodul 220b installiert. Zum Beispiel enthalten das erste und zweite Speichermodul 220a und 220b die acht Speichervorrichtungen 221a~228a und 221b~228b.
  • Jede der Speichervorrichtungen 221a~228a des ersten Speichermoduls 220a ist mit dem DQ-Bus DQ[7:0] verbunden werden. Jede der Speichervorrichtungen 221b~228b des zweiten Speichermoduls 220b ist mit dem DQ-Bus DQ[7:0] verbunden. Der Befehls- und Adress-Bus C/A wird von den Speichervorrichtungen 220a~228a und 221b~228b des ersten und des zweiten Speichermoduls 220a und 220b geteilt. Das erste Chip-Auswahlsignal CS0 wird den Speichervorrichtungen 221a~228a des ersten Speichermoduls 220a bereit gestellt, und das zweite Chip-Auswahlsignal CS1 ist mit den Speichervorrichtungen 221b~228b des zweiten Speichermoduls 220b verbunden.
  • Daten werden von jeder der Speichervorrichtungen 221a~228a des durch das erste Chip-Auswahlsignal CS0 ausgewählten ersten Speichermoduls 220a durch den DQ-Bus DQ[7:0] eingelesen und ausgegeben, und Daten werden von jeder der Speichervorrichtungen 221b~228b des durch das zweite Chip-Auswahlsignal CS1 ausgewählten zweiten Speichermoduls 220b durch den DQ-Bus DQ[7:0] eingelesen und ausgegeben.
  • 23 ist ein Diagramm eines Speichermoduls 230 mit einer Mehrzahl von Speichervorrichtungen 10a~10h gemäß einigen Ausführungsformen des erfinderischen Konzepts.
  • Bezug nehmend auf 23 ist die Mehrzahl von Speichervorrichtungen 10a~10h in dem Speichermodul 230 installiert. Jede der Speichervorrichtungen 10a~10h ist gleich wie die Speichervorrichtung 10, die selektiv als ein Mono-Rank oder Dual-Rank arbeitet, die mit Bezug auf 2 beschrieben wurden. Jede der Speichervorrichtung 10a~10h kann die gefädelte Kanalstruktur aus 5A besitzen. Das Speichermodul 230 kann die Speichervorrichtung 90 aus 10 verwenden, die selektiv als das Mono-Rank oder Dual-Rank arbeitet, anstelle der Speichervorrichtung 10 aus 2. Das Speichermodul 230 kann die Speichervorrichtung 70 aus 7 oder die Speichervorrichtung 160 aus 16 verwenden, die kompatibel sind mit den Mono-Rank oder dem Multi-Rank, anstelle der Speichervorrichtung 10 aus 2.
  • Das Speichermodul 230 enthält zum Beispiel die acht Speichervorrichtungen 10a~10h. Jede der Speichervorrichtungen 10a~10h enthält erste Speicherschichten 12a~12h und zweite Speicherschichten 14a~14h. Die ersten Speicherschichten 12a~12h sind mit dem DQ-Bus DQ[7:0] verbunden, und die zweiten Speicherschichten 14a~14h sind mit dem DQ-Bus DQ[7:0] verbunden. Das erste und das zweite Chip-Auswahlsignal CS0 und CS1 werden den Speichervorrichtungen 10a~10h bereitgestellt.
  • In dem Speichermodul 230 werden Daten von den durch das erste Chip-Auswahlsignal CS0 ausgewählten ersten Speicherschichten 12a~12h durch den DQ-Bus DQ[7:0] eingelesen und ausgegeben, und werden Daten von dem durch das zweite Chip-Auswahlsignal CS1 ausgewählten zweiten Speicherschichten 14a~14h durch den DQ-Bus DQ[7:0] eingelesen und ausgegeben. Das Speichermodul 230 kann die gleiche Funktion besitzen wie das Dual-Rank-Speichermodul 200 aus 22 und kann eine Größe der minimalen Granularität pro Datenübertragung auf 32 Bit verringern. Dementsprechend besitzt das Speichermodul 23 eine erhöhte Datenbandbreite ohne einen Datenbandbreitenverlustabschnitt.
  • Während das erfinderische Konzept insbesondere wie gezeigt und beschrieben wurde mit Bezug auf beispielhafte Ausführungsformen davon, ist es selbstverständlich das verschiedene Änderungen in Form und Details dabei gemacht werden können ohne von der Idee und dem Umfang der folgenden Ansprüchen abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2011-0072076 [0001]

Claims (10)

  1. Speichervorrichtung mit: einer ersten Speicherschicht (12); und einer auf der ersten Speicherschicht gestapelten zweiten Speicherschicht (14), wobei die erste Speicherschicht (12) und die zweite Speicherschicht (14) dazu konfiguriert sind, zumindest ein Adresssignal (RA, CA) und/oder zumindest ein Chip-Auswahlsignal (CS0, CS1) zu empfangen und wobei die erste Speicherschicht (12) und die zweite Speicherschicht (14) dazu konfiguriert sind, selektiv in entweder einem Mono-Rank-Modus oder in einem Dual-Rank-Modus zu arbeiten als Antwort auf das zumindest eine Adresssignal (RA, CA) und/oder das zumindest eine Chip-Auswahlsignal (CS0, CS1).
  2. Speichervorrichtung nach Anspruch 1, wobei die erste Speicherschicht (12) und die zweite Speicherschicht (14) verschiedene Arten von Speicherchips sind, wobei jede der ersten Speicherschicht (12) und der zweiten Speicherschicht (14) aufweist: eine Kernschaltungseinheit (25), in der eine Speicherzelle ausgebildet ist; und eine Peripherieschaltungseinheit (21, 21b, 22, 22b, 23, 23b, 24, 24b, 26, 26b), die bezüglich der Speicherzelle ausgebildet ist, wobei die erste Speicherschicht (12) weiter einen Master-Schaltungsbereich (27a, 28) aufweist, der dazu konfiguriert ist, mit zumindest einer Vorrichtung zu verbinden, die extern zu der Speichervorrichtung (10) ist.
  3. Speichervorrichtung nach Anspruch 1, wobei jede der ersten Speicherschicht (12) und der zweiten Speicherschicht (14) aufweist: eine Puffereinheit (21, 21b), die dazu konfiguriert ist, dass zumindest eine Adresssignal (RA, CA) und/oder das zumindest eine erste Chip-Auswahlsignal (CS0, CS1) zu empfangen als Antwort auf ein Chip-Identifikationssignal (CID); und eine Chip-Auswahladresssteuereinheit (22, 22b), die dazu konfiguriert ist, zu bestimmen, ob die jeweilige eine der ersten Speicherschicht (12) und/oder der zweiten Speicherschicht (14) ausgewählt ist gemäß dem zumindest einen Adresssignal (RA, CA) und/oder zumindest einem Chip-Auswahlsignal (CS0, CS1) als Antwort auf das Chip-Identifikationssignal (CID) und ein Modus-Signal (FID), und zum Erzeugen von zumindest einem Chip-Auswahladresssteuersignal (CS_ME2ROW, CS_ME2COL, CS_OTHER2ROW, CS_OTHER2COL), das verwendet wird zum Bestimmen des Mono-Rank-Modus oder des Dual-Rank-Modus.
  4. Speichervorrichtungen nach Anspruch 3, wobei das zumindest eine Chip-Auswahlsignal (CS0, CS1) ein erstes Chip-Auswahlsignal (CS0) und ein zweites Chip-Auswahlsignal (CS1) umfasst, und wobei Auswahlsignalleitungen (211a, 212a, 213a) der Puffereinheit (21) der ersten Speicherschicht (12), die das zumindest eine Adresssignal (RA, CA), das erste Chip-Auswahlsignal (CS0) und das zweite Chip-Auswahlsignal (CS1) empfangen, elektrisch verbunden sind mit Signalleitungen (211b, 212b, 213b) des zumindest einen Adresssignals (RA, CA), des ersten Chip-Auswahlsignals (CS0) und des zweiten Chip-Auswahlsignals (CS1), die der Chip-Auswahladresssteuereinheit (22b) der zweiten Speicherschicht (14) unter Verwendung von Silizium-Durchkontaktierungen (TSVs) (211t, 212t, 213t) bereitgestellt werden.
  5. Speichervorrichtung nach Anspruch 3, wobei die Chip-Auswahladresssteuereinheit (22, 22b) aufweist: eine erste Logikeinheit (310), die dazu konfiguriert ist, ein erstes ME-Chip-Auswahladresssignal (CS_ME_ROW) gemäß dem ersten Chip-Auswahlsignal (CS0), dem zweiten Chip-Auswahlsignal (CS1) und dem Chip-Identifikationssignal (CID) zu erzeugen, einen ersten Puffer (311), der dazu konfiguriert ist, das erste ME-Chip-Auswahladresssignal (CS_ME_ROW) an einen ersten Knoten (N31) zu übertragen als Antwort auf ein komplementäres Signal des Modus-Signals (FIDB), einen zweiten Puffer (312, 313), der dazu konfiguriert ist, ein Signal des ersten Knotens einzulesen und ein ME-Chip-Auswahlzeilenadresssteuersignal (CS_ME2ROW) zu erzeugen; eine zweite logische Einheit (320), die dazu konfiguriert ist, ein erstes OTHER-Chip-Auswahladresssignal (CS_OTHER_ROW) gemäß dem ersten Chip-Auswahlsignal (CS0), dem Adresssignal (RA) und dem Chip-Identifikationssignal (CID) zu erzeugen; einen dritten Puffer (321), der dazu konfiguriert ist, das erste OTHER-Chip-Auswahladresssignal (CS_OTHER_ROW) an einen zweiten Knoten (N32) zu übertragen als Antwort auf das komplementäre Signal des Modus-Signals (FIDB), einen vierten Puffer (322, 323), der dazu konfiguriert ist, ein Signal des zweiten Knotens (N32) einzulesen und ein anderes Chip-Auswahlzeilenadresssteuersignal (CS_OTHER2ROW) zu erzeugen; eine dritte logische Einheit (330), die dazu konfiguriert ist, ein zweites ME-Chip-Auswahladresssignal (CS_ME_COL) gemäß dem ersten Chip-Auswahlsignal (CS0), dem zweiten Chip-Auswahlsignal (CS1) und dem Chip-Identifikationssignal (CID) zu erzeugen; einen fünften Puffer (334), der dazu konfiguriert ist, das zweite ME-Chip-Auswahladresssignal (CS_ME_COL) an den ersten Knoten (N31) zu übertragen als Antwort auf das Modus-Signal (FID); eine vierte logische Einheit (340), die dazu konfiguriert ist, ein zweites OTHER-Chip-Auswahladresssignal (CS_OTHER_COL) gemäß dem ersten Chip-Auswahlsignal (CS0), dem zweiten Chip-Auswahlsignal (CS1) und dem Chip-Identifikationssignal (CD1) zu erzeugen; und einen sechsten Puffer (344), der dazu konfiguriert ist, das zweite OTHER-Chip-Auswahladresssignal (CS_OTHER_COL) an den zweiten Knoten (N32) zu übertragen als Antwort auf das Modus-Signal (FID).
  6. Speichervorrichtung nach Anspruch 5, wobei die Chip-Auswahladresssteuereinheit (22, 22b) weiter aufweist: einen siebten Puffer (331), der aktiviert wird, wenn Leistung an die Speichervorrichtung (10) angelegt ist und der konfiguriert ist zum Übertragen des zweiten ME-Chip-Auswahladresssignal (CS_ME_COL); einen achten Puffer (332, 333), der dazu konfiguriert ist, eine Ausgabe des siebten Puffers (331) als ein ME-Chip-Auswahlspaltenadresssteuersignal (CS_OTHER2ROW) zu erzeugen, einen neunten Puffer (341), der aktiviert wird, wenn Leistung an der Speichervorrichtung (10) angelegt ist und der dazu konfiguriert ist, das zweite OTHER-Chip-Auswahladressignal (CS_OTHER_COL) zu übertragen; und einen zehnten Puffer (342, 343), der dazu konfiguriert ist, eine Ausgabe des neunten Puffer (341) als ein weiteres Chip-Auswahlspaltenadresssteuersignal (CS_OTHER2COL) zu erzeugen.
  7. Speichervorrichtung mit: einer ersten Daten-Eingabe/Ausgabe-Einheit (26; 926), die dazu konfiguriert ist, Daten einzulesen in und auszugeben von einer ersten Speicherschicht (12; 92) als Antwort auf ein erstes Chip-Identifikationssignal; einer zweiten Daten-Eingabe/Ausgabe-Einheit (26b; 926b), die dazu konfiguriert ist, die Daten einzulesen in und auszugeben von einer zweiten Speicherschicht (14; 94) als Antwort auf ein zweites Chip-Identifikationssignal, wobei die zweite Speicherschicht (14; 94) auf der ersten Speicherschicht (12; 92) gestapelt ist, einer ersten Master-Daten-Eingabe/Ausgabe-Einheit (28; 939a), die verbunden ist mit der ersten Daten-Einhabe/Ausgabe-Einheit (26; 926) zwischen einer ersten Gruppe von Daten-Eingabe/Ausgabe-Kontaktstellen (DQ[3:0]); und einer zweiten Master-Daten-Eingabe/Ausgabe-Einheit (28b; 939b), die verbunden ist mit der zweiten Daten-Eingabe/Ausgabe-Einheit (26b; 926b) zwischen einer zweiten Gruppe von Daten-Eingabe/Ausgabe-Kontaktstellen (DQ[7:4]).
  8. Speichervorrichtung nach Anspruch 7, wobei die erste Daten-Eingabe/Ausgabe-Einheit (26), die erste Master-Daten-Eingabe/Ausgabe-Einheit (28a) und die zweite Master-Daten-Eingabe/Ausgabe-Einheit (28b) in der ersten Speicherschicht (12) angeordnet sind, und wobei die zweite Daten-Eingabe/Ausgabe-Einheit (26b) in der zweiten Speicherschicht (14) angeordnet ist.
  9. Speichervorrichtung nach Anspruch 8, wobei die zweite Daten-Eingabe/Ausgabe-Einheit (26b) und die zweite Master-Daten-Eingabe/Ausgabe-Einheit (28b) elektrisch miteinander verbunden sind unter Verwendung einer TSV (27t).
  10. Speichervorrichtung nach Anspruch 7, weiter mit einer Schnittstellenschicht (93), in der die erste Master-Daten-Eingabe/Ausgabe-Einheit (939a) und die zweite Master-Daten-Eingabe/Ausgabe-Einheit (939b) angeordnet sind, wobei die erste Daten-Eingabe/Ausgabe-Einheit (926) in der ersten Speicherschicht (92) angeordnet ist und wobei die zweite Daten-Eingabe/Ausgabe-Einheit (926b) in der zweiten Speicherschicht (94) angeordnet ist.
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