DE102010038264A1 - Induktoren und Verfahren für integrierte Schaltungen - Google Patents

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Abstract

Induktoren und Verfahren für integrierte Schaltungen, die Induktoren mit einer Größe ergeben, die mit integrierten Schaltungen kompatibel sind, was die Fertigung von Induktoren, mit oder ohne zusätzliche Schaltungen, auf einem ersten Wafer und das Bonden dieses Wafers an einen zweiten Wafer erlaubt, ohne Waferfläche zu verschwenden. Die Induktoren im ersten Wafer bestehen aus Spulen, die aus Leitern auf jeder Fläche des ersten Wafers geformt sind, die mit Leitern in Löchern gekoppelt sind, die durch den ersten Wafer gehen. Verschiedene Ausführungsformen werden offenbart.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft das Gebiet der integrierten Schaltungen, und insbesondere integrierte Schaltungen mit passiven Elementen, die Induktoren einschließen.
  • 2. Stand der Technik
  • Integrierte Schaltungen umfassen in der Regel nicht nur eine Kombination von aktiven Bauelementen (Transistoren), sondern auch die Verbindung der aktiven Bauelemente mit passiven Bauelementen wie Widerständen, Kondensatoren und Induktoren. Widerstände werden relativ einfach als Teil der integrierten Schaltung geformt, wobei ihre physikalischen Größen allgemein mit den physikalischen Größen der aktiven Bauelemente vergleichbar sind. Dementsprechend sind Techniken bekannt, um relativ kleine Kondensatoren mit relativ geringer Kapazität als Teil einer integrierten Schaltung zu formen. Historisch sind Kondensatoren mit größerer Kapazität und Induktoren allgemein nicht Teil der integrierten Schaltung gewesen, sondern wurden stattdessen in die außerhalb des integrierten Schaltungschips gelegene passive Schaltung integriert und nach Bedarf mit dem Chip gekoppelt. In vielen derartigen Schaltungen ist die integrierte Schaltung mit Abstand das kleinste Teil der Gesamtschaltung und im Vergleich zur Größe der außerhalb des Chips gelegenen passiven Bauelemente relativ winzig. Ferner machen die notwendigen Verbindungen zu den passiven Bauelementen allgemein eine wesentliche Erhöhung der Zahl der Eingangs- und Ausgangspins auf der integrierten Schaltung notwendig, was wiederum die Größe des erforderlichen Chips erhöht.
  • In jüngerer Zeit sind einige Induktoren auf dem Chip als Teil der integrierten Schaltung geformt worden, allerdings auf Kosten einer wesentlichen Chipfläche. Das heißt, ob sie auf der integrierten Schaltung oder als Teil separater passiver Schaltungen geformt werden, werden Induktoren normalerweise in etwas geformt, was hierin als zweidimensionale Struktur bezeichnet wird, nämlich als spiralförmige Windungen, die in einer Ebene parallel zur Chipfläche liegen und davon isoliert sind. Mindestens in manchen Fällen sind auch zweite und dritte Schichten der Wicklungen vorgesehen, die alle voneinander isoliert sind und durch Vias durch die isolierenden Schichten miteinander verbunden sind.
  • 1 ist eine Vorderansicht einer HF-Transceiver-Schaltung, umfassend eine Flip-Chip-Montage einer integrierten Schaltung 20 auf einer passiven Schaltung 22, wovon jede solche zweidimensionale Induktoren enthält. Das heißt, die integrierte Schaltung 20 enthält zwei zweidimensionale Induktoren 24, und auch die passive Schaltung 22 enthält zwei zweidimensionale Induktoren 26. Es ist offensichtlich, dass die zweidimensionalen Induktoren 24 auf der integrierten Schaltung einen wesentlichen Teil der Chipfläche einnehmen, nicht nur wegen ihrer Größe, sondern weil die Magnetfelder, die dadurch erzeugt werden, lineare Schaltungen, die zu nahe an den Induktoren liegen, nachteilig beeinflussen können. Dementsprechend belegen die Induktoren 26 eine Fläche, die so groß wie oder vielleicht sogar größer ist als die gesamte integrierte Schaltung selbst. Das Ergebnis dieses Aufbaus ist, dass ein integrierter Schaltungschip von 1,91 Millimeter mal 1,91 Millimeter auf ein Substrat mit einer passiven Schaltung montiert wird, das 4,99 Millimeter mal 4,99 Millimeter misst oder etwa 6,8 mal so groß ist wie die Fläche der integrierten Schaltung selbst, wobei die Endpackung 6 × 6 × 0,85 Millimeter misst, mehr als das 9fache der Fläche der integrierten Schaltung selbst.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Ansicht einer integrierten Schaltung nach dem Stand der Technik, wobei diese Schaltung Induktoren auf der integrierten Schaltung aufweist, die alle auf eine passive Bauelementeschaltung montiert sind, die damit verpackt ist.
  • 2 bis 31 sind lokale Querschnitte eines Wafers, die die partielle Herstellung eines Induktors nach einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 32 und 33 sind lokale Querschnitte eines Wafers, die das Bonden von zwei Wafern nach einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 34 veranschaulicht die Kopplung eines Induktors mit der Schaltung auf einem zweiten Wafer.
  • 35 veranschaulicht die Kopplung der Schaltung auf einem unteren Wafer durch einen oberen Wafer zum Anschluss an externe Schaltungen, und die Kopplung von Schaltungen auf einem unteren Wafer mit Schaltungen auf dem oberen Wafer.
  • AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Die Zeichnungen, auf welche in der folgenden Beschreibung Bezug genommen wird, sind keine maßstabsgerechten Zeichnungen, sondern bestimmte Maße wurden relativ übertrieben und andere relativ verkleinert dargestellt, um den Fertigungsprozess besser zu veranschaulichen. In den meisten Fällen werden die geeigneten Maße für den Fachmann einleuchtend sein, und in anderen Fällen, wo sie für die vorliegende Erfindung wichtig oder spezifisch sind, werden repräsentative Maße angegeben.
  • Nun auf 2 Bezug nehmend, wird eine schematische Darstellung eines Induktors gezeigt, der durch erfindungsgemäße Verfahren geformt wurde. Der Induktor wird durch die Verbindung von vertikalen Elementen 28 mit horizontalen Elementen 30 und 32 geformt, um zwischen den Kontakten 34 eine durchgehende spulenartige Struktur zu ergeben. Es versteht sich, dass die Zahl der Windungen wie gewünscht erhöht oder verringert werden kann. Einer der Kontakte 34 kann auch an einer tieferen Ebene der Spule herausgeführt werden, indem eine halbe Windung addiert oder subtrahiert wird, oder beide Kontakte können auf der unteren Ebene herausgeführt werden, indem die dargestellte Struktur einfach umgedreht wird. Der Fertigungsprozess der Spule, wie im Folgenden auf spezifische Weise beschrieben, wird durch repräsentative Querschnitte entlang der Sichtebene von 2 veranschaulicht. Diese Spezifität schränkt die Erfindung aber in keiner Weise ein.
  • Nun auf 3 Bezug nehmend, wird ein Siliziumsubstrat 36 gezeigt. Das Substrat weist eine Rückseitenoxidschicht 38 und integrierte Schaltungen auf, die auf seiner Oberseite mit Metall-Verbindungsschichten geformt sind, schematisch als Metall-Verbindungsschicht 40 dargestellt, die alle in verschiedenen Oxidschichten 42 liegen. Diese Struktur wird durch typische Fertigungstechniken für integrierte Schaltungen geformt und kann je nach Anwendung eine große Vielfalt von Schaltungen umfassen. Bevorzugt ist das Substrat ein Substrat mit Wafergröße, d. h., mit welchem mehrfache Bauelemente geformt werden, die später in Chips zerlegt werden, um die mehrfachen Bauelemente zu trennen.
  • Die Struktur von 3 wird dann mit einer harten Maskenschicht 44 beschichtet und wie in 4 gezeigt unter Verwendung eines konventionellen Fotomasken- und Ätzprozesses strukturiert. Danach wird durch einen herkömmlichen kommerziellen Prozess das Ätzen von Silizium-Gräben durchgeführt, wie in 5 gezeigt. Dann wird der Fotoresist abgezogen, wie in 6 gezeigt, und eine Oxidschicht 46 wird aufgetragen, wie in 7 gezeigt. Diese Schicht wird dann mit einer Sperrkeimschicht 48 überzogen, wie in 8 gezeigt, und eine Kupferschicht 50 wird galvanisch aufgetragen, um die Löcher im Siliziumsubstrat 36 mindestens bis zu einer Höhe oberhalb der Oberseite der Oxidschichten 40 zu füllen, wie in 9 gezeigt. Dann wird ein Prozess des chemisch-mechanischen Polierens (CMP) durchgeführt, um die Kupferschicht 50, die Oxidschicht 48 und die Sperrkeimschicht 46 zwischen den Löchern im Substrat 36, die nun mit Kupfer gefüllt sind, zu entfernen, wie in 10 gezeigt.
  • Der nächste Schritt im beispielhaften Prozess ist das Auftragen einer Stoppschicht 52, wie in 11 gezeigt, dann das Aufbringen und Strukturieren einer Fotoresistschicht 54, wie in 12 gezeigt, und das Herunterätzen bis zur Verbindungsschicht 40, wie in 13 gezeigt. Dann wird die Fotoresistschicht 54 abgezogen, wie in 14 gezeigt, eine Metallschicht wird aufgetragen, um die Öffnung zu füllen, die durch das Ätzen erzeugt wurde, und ein weiteres CMP wird durchgeführt, um die Stoppschicht 52 und den Metallüberschuss zu entfernen, wodurch Metall 56 übrig bleibt, das mit der Verbindungsschicht 40 in Kontakt ist, wie in 15 gezeigt. Dann wird eine Oxidschicht 58 aufgetragen, wie in 16 gezeigt, und eine Fotoresistschicht 60 wird dann auf standardmäßige Weise auf den Wafer aufgebracht und strukturiert, wie in 17 gezeigt. Die Oxidschicht 58 wird dann durch den Fotoresist geätzt (18), und der Fotoresist wird entfernt, wie in 19 gezeigt.
  • Danach wird eine Metallsperrkeimschicht 62 aufgetragen, wie in 20 gezeigt, gefolgt von einer Kupferschicht 64, die dick genug ist, um die geätzten Regionen in der Oxidschicht 58 zu füllen, wie in 21 gezeigt. Darauf folgt ein weiteres CMP, um die Kupfer- und die Metallsperrkeimschicht zwischen gefüllten Regionen 64 zu entfernen, wie in 22 gezeigt. Dies ergibt Regionen 34 und 32 in der Spule von 2 (wie in 2 zu sehen, ist die Region 32 der 22 aus der Sichtebene dieses Querschnitts abgewinkelt).
  • Danach wird eine Passivierungsoxidschicht 66 aufgetragen, wie in 23 gezeigt, eine Fotoresistschicht 68 wird aufgebracht und strukturiert, wie in 24 gezeigt, Öffnungen werden geätzt, um den Kontakt zu einer oder beiden Regionen 34 und nach Bedarf zu anderen integrierten Schaltungskontakten zu erlauben (25), und die Fotoresistschicht wird entfernt (26). Es ist anzumerken, dass die Region 34 in 24 von der Oberseite des Wafers aus elektrisch zugänglich ist und auch mit der IC-Metallverbindungsschicht 40 elektrisch verbunden ist. Je nach Schaltungsaufbau kann eine dieser Verbindungen entfallen. Wenn die Spule beispielsweise mit einem Ausgangsanschluss in Reihe geschaltet ist und dieses Spulenende den Ausgangsanschluss formen soll, wurde die Verbindung der Region 34 mit der Metallverbindungsschicht 40 entfallen, und wenn die Spule gänzlich mit internen Schaltungen verbunden ist, würde ein Zugang durch die Passivierungsschicht nicht vorgesehen werden.
  • Nun wird eine temporäre Klebstoffschicht 70 aufgetragen (27), und der Wafer wird vorübergehend an einen Träger 72 gebondet, wie in 28 gezeigt. Dann wird die entgegengesetzte Seite des Wafersubstrats 36 durch Grobschliff (29) verdünnt und dann durch CMP einer Feinpolitur unterzogen (30). Ein Silizium-Plasmaätzen wird dann durchgeführt, um die Enden des Kupfers 50 (vertikale Elemente 28 in 2) freizulegen, wie in 31 gezeigt, und dann wird das untere Ende der vertikalen Kupferelemente 50 an die horizontalen Kupferelemente 30 (siehe auch 2), die durch eine Passivierungsoxidschicht 74 zugänglich sind, oder an einen anderen integrierten Schaltungswafer 76 (32) thermokompressionsgebondet. Die horizontalen Kupferelemente 30 werden durch ein fotodefiniertes Polymer, Schicht 77 in 32, getrennt. Diese Schicht 77 erfüllt zwei Hauptzwecke. In erster Linie dient es als eine starke Klebstoffschicht zwischen dem oberen Wafer und dem unteren Wafer. Sie dient auch als Spannungsverteilungsebene während des Thermokompressionsbondens. Die linke Kupferschicht 64 ist eine Region 34 von 2 und die rechte Kupferschicht 64 ist eine Region 32 von 2. Danach werden der temporäre Träger 72 und die Klebstoffschicht 70 entfernt, um die Struktur von 33 zu ergeben, wobei die zwei Siliziumwafer physikalisch und elektrisch miteinander verbunden sind, beide Wafer integrierte Schaltungen mit einer Induktionsspule aufweisen können, die aus der Kombination von Leitern geformt sind, die ganz durch den (verdünnten) oberen Siliziumwafer verlaufen können und an der Ober- und Unterseite des oberen Wafers miteinander verbunden sind, um die Induktionsspule zu formen, wobei sie in der beschriebenen Ausführungsform auf der Unterseite durch die Struktur der Kupferregionen auf dem unteren Substrat miteinander verbunden wird. Alternativ dazu kann die untere Verbindung der vertikalen Kupferelemente 28 durch Auftragen und Strukturieren einer Kupferschicht auf der Unterseite des ersten Wafers durch einen Fotoresist-Prozess oder CMP erfolgen, obwohl bevorzugt wird, die vertikalen Kupferelemente 28 durch eine strukturierte Kupferschicht auf dem zweiten Wafer zu verbinden, da für das Thermokompressionsbonden der zwei Wafer aneinander ohnehin eine strukturierte Kupferschicht auf dem zweiten Wafer benötigt wird.
  • Nun auf 34 Bezug nehmend, wird eine andere Ausführungsform der erfindungsgemäßen Induktionsspule gezeigt. In der zuvor beschriebenen Ausführungsform ist ein Spulenanschluss (oder beide) von der Oberseite des oberen Wafers aus zugänglich. In der Ausführungsform von 34 ist die Induktionsspule nicht von außen zugänglich, sondern stattdessen so umgedreht, dass potentiell beide Induktoranschlüsse 34 (siehe auch 2) intern mit der integrierten Schaltung 76 verbunden sind. Dadurch können je nach hergestellter Schaltung beide, einer oder keiner der Induktoranschlüsse von außen zugänglich sein.
  • 35 zeigt auf ihrer linken Seite, wie Verbindungen zur integrierten Schaltung auf dem unteren Wafer durch die Oberseite des oberen Wafers zugänglich gemacht werden, und auf ihrer rechten Seite, wie Verbindungen zu den integrierten Schaltungen auf den zwei Wafern hergestellt werden. In beiden Fällen formen die Kupferelemente 78 Vias durch das obere Substrat, um das Kupferelement 80 und 82 zu verbinden, um das Kupferelement 80 mit der IC-Metallverbindung 84 zu verbinden, und rechts, um die Kupferelemente 86 und 88 mit den IC-Metallverbindungen 90 und 92 zu verbinden. Mit den erfindungsgemäßen Verfahren sind demnach alle erforderlichen, von außen zugänglichen Verbindungen zu den integrierten Schaltungen auf beiden Wafern von der Oberseite des oberen Wafers aus zugänglich und zur Lötverbindung oder zum Drahtbonden und Schneiden bereit. Alle erforderlichen Verbindungen zwischen Wafern und die Verbindungen zu den Induktoranschlüssen werden gleichzeitig durch denselben Prozess hergestellt.
  • In einer bevorzugten Ausführungsform ist die Enddicke des oberen Wafers etwa 100 Mikron, wobei die vertikalen Elemente 28 (2) einen Durchmesser von etwa 5 Mikron haben, wodurch ein Seitenverhältnis von etwa 20 zu 1 erhalten wird. Die Erfindung wird aber in keiner Weise durch diese Maße und dieses Seitenverhältnis eingeschränkt. Auch sollte der obere Wafer, wenn er aus Silizium besteht, im Wesentlichen aus Reinsilizium sein, das bei normalen Betriebstemperaturen einen sehr hohen Widerstand aufweist. Natürlich können in anderen Teilen des oberen Wafers dotierte Regionen geformt sein, um andere integrierte Schaltungskomponenten darin vorzusehen.
  • Als weitere Alternative kann das Substrat 36 in 3 bis 28 Silizium mit einer Dickoxidschicht darauf sein, wobei das Silizium anschließend entfernt wird, um das Substrat in 31 und den nachfolgenden Zeichnungen als Siliziumoxidsubstrat übrig zu lassen. Auch andere Ausgangssubstrate wie zum Beispiel Glas oder Keramik können potentiell verwendet werden. In jedem Falle kann die resultierende Induktionsspule, die eine Achse parallel zur Ebene des Substrats und Spulen aufweist, die durch das ganze Substrat hindurch verlaufen, im Vergleich zum Stand der Technik eine wesentliche Länge haben, aber dennoch nur eine sehr kleine Substratfläche einnehmen, was die Realisierung eines oder mehrerer Induktoren zusammen mit anderen passiven oder aktiven Elementen auf dem oberen Substrat auf einer Fläche erlaubt, die der Fläche einer typischen integrierten Schaltung in unteren Substrat entspricht, was wie beschrieben das Wafer-zu-Wafer-Ronden ohne Verschwendung der Waferfläche ermöglicht, gefolgt von Lötverbindungen auf der Oberseite des oberen Wafers, um alle Verbindungen zu den Schaltungen auf beiden Wafern herzustellen, wonach die Waferpaare in Chips zerlegt, um die mehrfachen Bauelemente oder integrierten Schaltungen auf den Wafern zu trennen, und dann gepackt werden können.
  • Folglich weist die vorliegende Erfindung hat eine Anzahl von Aspekten auf, wobei diese Aspekte wie gewünscht allein oder in verschiedenen Kombinationen oder Unterkombinationen umgesetzt werden können. Auch wenn bevorzugte Ausführungsformen der vorliegenden Erfindung offenbart wurden und hierin zur Veranschaulichung und nicht zum Zwecke der Einschränkung beschrieben wurden, versteht es sich für den Fachmann, dass verschiedene Änderungen in der Form und im Detail daran vorgenommen werden können, ohne vom Geist und Umfang der Erfindung abzuweichen, wie er durch die folgenden Ansprüche definiert wird.

Claims (20)

  1. Integrierter Induktor, umfassend: ein erstes Substrat mit einer Vielzahl von Löchern durch das erste Substrat, wobei die Löcher derart mit einem elektrisch leitenden Material gefüllt sind, dass sie von einer ersten Fläche des ersten Substrats aus zugänglich sind; wobei das elektrisch leitende Material in Lochpaaren an einer zweiten Fläche des ersten Substrats elektrisch miteinander verbunden ist; ein zweites Substrat mit einer Vielzahl von elektrisch leitenden Bereichen, die auf einer ersten Fläche davon freiliegen; wobei die elektrisch leitenden Bereiche auf der ersten Fläche des zweiten Substrats mit dem elektrisch leitenden Material, das von einer ersten Fläche des ersten Substrats aus zugänglich ist, elektrisch verbunden ist; wobei das elektrisch leitende Material, das von einer ersten Fläche des ersten Substrats aus zugänglich ist, miteinander verbunden ist, um eine Induktorspule mit mehreren Windungen zu formen.
  2. Integrierter Induktor nach Anspruch 1, wobei die elektrisch leitenden Bereiche auf der ersten Fläche des zweiten Substrats die Verbindungen formen, um die Induktorspule mit mehreren Windungen zu formen.
  3. Integrierter Induktor nach Anspruch 1, wobei das zweite Substrat ein Halbleitersubstrat ist, das eine integrierte Schaltung darauf aufweist, die mit der Induktorspule gekoppelt ist.
  4. Integrierter Induktor nach Anspruch 3, wobei ein Teil des elektrisch leitenden Materials, mit dem die Löcher im ersten Substrat gefüllt sind, mit der integrierten Schaltung verbunden sind, und nicht mit der Spule, wodurch die Anschlüsse der integrierten Schaltung auf dem zweiten Substrat von der zweiten Fläche des ersten Substrats aus zugänglich sind.
  5. Integrierter Induktor nach Anspruch 3, wobei das erste Substrat ein Oxid ist.
  6. Integrierter Induktor nach Anspruch 1, wobei das erste Substrat ein Halbleitersubstrat ist.
  7. Integrierter Induktor nach Anspruch 6, wobei das elektrisch leitende Material, mit dem die Löcher gefüllt sind, die elektrische Verbindung auf einer zweiten Fläche des ersten Substrats und die Verbindung, um einen Induktor mit mehreren Windungen zu formen, vom ersten Substrat elektrisch isoliert sind.
  8. Integrierter Induktor nach Anspruch 6, wobei das erste Substrat eine integrierte Schaltung darauf aufweist.
  9. Integrierter Induktor nach Anspruch 1, wobei das elektrisch leitende Material, mit dem die Löcher gefüllt sind, die elektrische Verbindung auf einer zweiten Fläche des ersten Substrats und die Verbindung, um einen Induktor mit mehreren Windungen zu formen, aus Kupfer sind.
  10. Verfahren zur Formung eines integrierten Induktors, umfassend: das Vorsehen eines ersten Substrats; das Ätzen einer Lochstruktur teilweise durch das Substrat hindurch von einer ersten Fläche des ersten Substrats aus; das Füllen der Löcher mit einem leitenden Material; das Auftragen und Strukturieren einer ersten leitenden Schicht auf der ersten Fläche des ersten Substrats, um den Leiter in Lochpaaren elektrisch zu verbinden; das temporäre Kleben eines Trägers an die erste Fläche des ersten Substrats; das Verdünnen des ersten Substrats von einer zweiten Fläche aus, die der ersten Fläche entgegengesetzt ist, um die Enden des Leiters, mit dem die Löcher gefüllt sind, freizulegen; das elektrische Verbinden einer strukturierten zweiten leitenden Schicht mit den freiliegenden Enden des leitenden Materials, mit dem mindestens einige der Löcher gefüllt sind, um die strukturierte zweite leitende Schicht, das leitende Material, mit dem mindestens einige der Löcher gefüllt sind, und die erste leitende Schicht elektrisch zu verbinden, um eine elektrisch leitenden Spule zu formen.
  11. Verfahren nach Anspruch 10, wobei das Füllen der Löcher mit einem leitenden Material das galvanische Beschichten der ersten Fläche des Substrats umfasst, um die Löcher zu füllen, und dann das chemisch-mechanische Polieren der ersten Fläche des Substrats, um die Beschichtung zwischen Löchern zu entfernen.
  12. Verfahren nach Anspruch 10, wobei das Verdünnen des ersten Substrats von einer zweiten Fläche aus, die der ersten Fläche entgegengesetzt ist, um die Enden des Leiters, mit dem die Löcher gefüllt sind, freizulegen, Grobschleifen, chemisch-mechanisches Polieren und Ätzen umfasst.
  13. Verfahren nach Anspruch 10, wobei das Vorsehen eines ersten Substrats das Vorsehen eines ersten Halbleitersubstrats umfasst.
  14. Verfahren nach Anspruch 13, wobei die Löcher eine Oxidschicht darin aufweisen, um das erste Substrat elektrisch vom leitenden Material zu isolieren.
  15. Verfahren nach Anspruch 14, wobei das zweite Substrat eine integrierte Schaltung darauf aufweist.
  16. Verfahren nach Anspruch 15, wobei mindestens ein Teil des elektrisch leitenden Materials, mit dem die Löcher im ersten Substrat gefüllt sind, mit der integrierten Schaltung auf dem zweiten Substrat verbunden ist, und nicht mit der Spule, wodurch die Anschlüsse der integrierten Schaltung zur integrierten Schaltung auf dem zweiten Substrat von der ersten Fläche des ersten Substrats aus zugänglich sind.
  17. Verfahren nach Anspruch 16, wobei das erste Substrat eine integrierte Schaltung auf der ersten Fläche des ersten Substrats aufweist.
  18. Verfahren nach Anspruch 10, wobei das Vorsehen eines ersten Substrats das Vorsehen eines Halbleiters mit einem Dickoxid auf seiner ersten Fläche umfasst, und das Verdünnen des ersten Substrats von einer zweiten Fläche aus, die der ersten Fläche entgegengesetzt ist, um die Enden des Leiters freizulegen, mit dem die Löcher gefüllt sind, das Entfernen des Halbleiters umfasst, damit das erste Substrat nur zu einem Oxid wird.
  19. Verfahren nach Anspruch 10, wobei die erste und zweite strukturierte leitende Schicht und das leitende Material, mit dem die Löcher gefüllt sind, aus Kupfer sind.
  20. Verfahren nach Anspruch 19, wobei die zweite strukturierte leitende Schicht auf einem zweiten Substrat ist und das elektrische Verbinden einer strukturierten zweiten leitenden Schicht mit den freiliegenden Enden des leitenden Materials, mit dem die Löcher gefüllt sind, um die strukturierte zweite leitende Schicht, das leitende Material, mit dem die Löcher gefüllt sind, und die erste leitende Schicht elektrisch zu verbinden, um eine elektrisch leitende Spule zu formen, das Thermokompressionsbonden der zweiten strukturierten leitenden Schicht an die freiliegenden Enden des leitenden Materials, mit dem die Löcher gefüllt sind, umfasst.
DE102010038264.7A 2009-10-23 2010-10-19 Induktoren und Verfahren für integrierte Schaltungen Active DE102010038264B4 (de)

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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8823133B2 (en) 2011-03-29 2014-09-02 Xilinx, Inc. Interposer having an inductor
DE102011016159B3 (de) * 2011-04-05 2012-10-18 Micronas Gmbh Anordnung aus einem integrierten passiven Bauelement und einem auf einem Metallträger angeordneten Halbleiterkörper
DE102011100487A1 (de) * 2011-05-04 2012-11-08 Micronas Gmbh Integriertes passives Bauelement
US8872345B2 (en) * 2011-07-07 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Forming grounded through-silicon vias in a semiconductor substrate
US9406738B2 (en) 2011-07-20 2016-08-02 Xilinx, Inc. Inductive structure formed using through silicon vias
US9006862B2 (en) * 2011-09-09 2015-04-14 Stmicroelectronics S.R.L. Electronic semiconductor device with integrated inductor, and manufacturing method
US10678951B2 (en) * 2011-10-24 2020-06-09 Maxim Integrated Products, Inc. Tamper detection countermeasures to deter physical attack on a security ASIC
US9330823B1 (en) 2011-12-19 2016-05-03 Xilinx, Inc. Integrated circuit structure with inductor in silicon interposer
WO2013101131A1 (en) * 2011-12-29 2013-07-04 Intel Corporation Integrated inductor for integrated circuit devices
US9337138B1 (en) 2012-03-09 2016-05-10 Xilinx, Inc. Capacitors within an interposer coupled to supply and ground planes of a substrate
US20130264688A1 (en) * 2012-04-06 2013-10-10 Omnivision Technologies, Inc. Method and apparatus providing integrated circuit system with interconnected stacked device wafers
US8742539B2 (en) * 2012-07-27 2014-06-03 Infineon Technologies Austria Ag Semiconductor component and method for producing a semiconductor component
TWI575688B (zh) * 2012-08-24 2017-03-21 聯華電子股份有限公司 直通矽晶穿孔製程
US9012324B2 (en) * 2012-08-24 2015-04-21 United Microelectronics Corp. Through silicon via process
US9343442B2 (en) 2012-09-20 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Passive devices in package-on-package structures and methods for forming the same
US9142581B2 (en) 2012-11-05 2015-09-22 Omnivision Technologies, Inc. Die seal ring for integrated circuit system with stacked device wafers
US9203373B2 (en) 2013-01-11 2015-12-01 Qualcomm Incorporated Diplexer design using through glass via technology
CN103165571B (zh) * 2013-02-28 2015-10-28 江阴长电先进封装有限公司 一种新型硅基低阻电感结构及其晶圆级封装方法
US9935166B2 (en) 2013-03-15 2018-04-03 Qualcomm Incorporated Capacitor with a dielectric between a via and a plate of the capacitor
US8940631B1 (en) * 2013-03-15 2015-01-27 Maxim Integrated Products, Inc. Methods of forming coaxial feedthroughs for 3D integrated circuits
US9634640B2 (en) 2013-05-06 2017-04-25 Qualcomm Incorporated Tunable diplexers in three-dimensional (3D) integrated circuits (IC) (3DIC) and related components and methods
US9264013B2 (en) 2013-06-04 2016-02-16 Qualcomm Incorporated Systems for reducing magnetic coupling in integrated circuits (ICS), and related components and methods
US20150201495A1 (en) * 2014-01-14 2015-07-16 Qualcomm Incorporated Stacked conductive interconnect inductor
CN104538383A (zh) * 2015-01-09 2015-04-22 电子科技大学 一种高效率的集成电感结构
US9716056B2 (en) * 2015-01-26 2017-07-25 International Business Machines Corporation Integrated circuit with back side inductor
CN104600059B (zh) * 2015-02-03 2017-06-30 华进半导体封装先导技术研发中心有限公司 一种带有ipd的tsv孔结构及其加工方法
WO2017177389A1 (zh) * 2016-04-13 2017-10-19 深圳线易科技有限责任公司 具有集成磁性器件的转接板
CN105679488A (zh) * 2016-04-13 2016-06-15 电子科技大学 一种磁感应器件
CN106876379B (zh) 2016-07-07 2019-10-08 威盛电子股份有限公司 半导体装置
TWI610451B (zh) * 2016-07-07 2018-01-01 威盛電子股份有限公司 半導體裝置
TWI651919B (zh) * 2017-07-10 2019-02-21 建準電機工業股份有限公司 用於馬達之驅動組件及用於馬達激磁之半導體封裝結構
CN109148362B (zh) * 2018-08-28 2020-06-16 武汉新芯集成电路制造有限公司 半导体器件及其制作方法
CN109506140A (zh) * 2018-11-26 2019-03-22 安徽芯瑞达科技股份有限公司 一种超高亮度led球泡灯

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5389876A (en) * 1991-05-06 1995-02-14 General Electric Company Flexible eddy current surface measurement array for detecting near surface flaws in a conductive part
US6191468B1 (en) * 1999-02-03 2001-02-20 Micron Technology, Inc. Inductor with magnetic material layers
US6903644B2 (en) * 2003-07-28 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor device having improved quality factor
US7808356B2 (en) 2004-08-31 2010-10-05 Theta Microelectronics, Inc. Integrated high frequency BALUN and inductors
US7253712B1 (en) 2004-08-31 2007-08-07 Theta Microelectronics, Inc. Integrated high frequency balanced-to-unbalanced transformers
TW200735138A (en) * 2005-10-05 2007-09-16 Koninkl Philips Electronics Nv Multi-layer inductive element for integrated circuit
KR100723032B1 (ko) * 2005-10-19 2007-05-30 삼성전자주식회사 고효율 인덕터, 인덕터의 제조방법 및 인덕터를 이용한패키징 구조
JP2007173647A (ja) 2005-12-22 2007-07-05 Matsushita Electric Works Ltd 電磁誘導部品および電源装置
US20070246805A1 (en) 2006-04-25 2007-10-25 Ligang Zhang Multi-die inductor
US7924131B2 (en) 2006-05-19 2011-04-12 Freescale Semiconductor, Inc. Electrical component having an inductor and a method of formation

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