DE102011006454B4 - Hochspannungs-Halbleiterbauelemente und Verfahren zu deren Herstellung - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiterbauelements, das folgende Schritte aufweist: Herstellen erster Gräben (170) in einem Isolationsmaterial; Herstellen einer Fangzone (160) in dem Isolationsmaterial unterhalb der ersten Gräben (170) durch Einbringen einer Verunreinigung in das Isolationsmaterial durch die ersten Gräben (170) hindurch derart, dass die Fangzone (160) sich im Bereich von Ecken der ersten Gräben (170) ausgehend von Böden der ersten Gräben (170) weiter in das Isolationsmaterial erstreckt als zwischen den Ecken; und Einfüllen eines leitfähigen Materials (55) in die ersten Gräben (170).

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und insbesondere Hochspannungs-Halbleiterbauelemente, sowie Verfahren zu deren Herstellung.
  • Halbleiterbauelemente werden bei einer Vielzahl elektronischer Anwendungen wie beispielsweise Computern, Mobiltelefonen, PCs und vielen anderen Anwendungen eingesetzt. Halbleiterbauelemente werden hergestellt, indem viele verschiedene Arten von Materialschichten auf einem Halbleiter-Werkstück oder -Wafer abgeschieden und mittels Lithographie strukturiert werden. Die Halbleiterschichten weisen typischerweise dünne Schichten aus leitenden, halbleitenden und isolierenden Materialen auf, welche zur Herstellung integrierter Schaltkreise (ICs) strukturiert und geätzt werden. Auf einem einzigen Chip können eine Vielzahl von Transistoren, Speichereinheiten, Schaltern, Leiterbahnen, Dioden, Kondensatoren, Logikschaltkreisen und anderen elektronischen Komponenten ausgebildet sein.
  • Halbleiterbauelemente arbeiten typischerweise unter anderen Betriebsbedingungen als herkömmliche Baugruppen, welche Energie speichern oder übertragen. Beispielsweise arbeiten viele Halbleiterbauelemente bei Spannungen, die wesentlich niedriger sind. Bei vielen Anwendungen werden Transformatoren eingesetzt, um verschiedene Betriebsspannungen ineinander umzuwandeln, indem eine Spannung in eine andere Spannung höheren oder niedrigeren Betrags transformiert wird. Ein herkömmlicher Transformator erreicht diese Spannungsumwandlung durch die Verwendung einer Primärwicklung und einer Sekundärwicklung, von denen jede eine Anzahl von Windungen eines elektrischen Leiters umfasst. Die Primärwicklung ist mit einer Spannungsquelle verbunden, die Sekundärwicklung mit einer Last. Das Verhältnis der Windungen der Primärspule zu den Windungen der Sekundärspule (Windungsverhältnis) ist in etwa gleich dem Verhältnis der Spannung der Quelle zum Verhältnis der Spannung der Last.
  • Bei vielen Anwendungen werden Transformatoren in Halbleiterbauelemente integriert, welche Primärschaltkreise aufweisen. Bei solchen Technologien werden Transformatoren in Metallisierungsschichten eines einzigen Chips hergestellt und dienen zur Signal- und Leistungsübertragung. Allerdings stellt die Integration eines Transformators in einem einzigen Chip eine Herausforderung dar. Beispielsweise treten hohe elektrische Felder zwischen Primär- und Sekundärwicklung auf, was zu Zuverlässigkeitsproblemen führen kann. Eine erfolgreiche Integration von Transformatoren erfordert eine Bewältigung dieser und anderer Probleme.
  • Die US 6 225 204 B1 beschreibt ein Verfahren zum Herstellen von Vias in einer Dielektrikumsschicht. Dieses Verfahren sieht vor, Gräben in einer Dielektrikumsschicht herzustellen und Dotierstoffe in Seitenwände dieser Gräben zu implantieren, bevor die Gräben mit einem elektrisch leitenden Material aufgefüllt werden.
  • Die DE 100 51 583 A1 beschreibt ein Verfahren zum Herstellen eines Vias. Bei diesem Verfahren wird ein Isolierfilm auf einer Schicht hergestellt, die in einem Oberflächenbereich Edelgasatome enthält. In dem Isolierfilm wird anschließend ein Graben hergestellt, der bis an die darunter liegende Schicht reicht, ein Metallfilm wird auf dem Isolierfilm und in dem Graben abgeschieden und anschließend wegpoliert, bis die Oberfläche des Isolierfilms freiliegt.
  • Die US 2002/0105406 A1 beschreibt einen On-Chip-Transformator.
  • Diese und weitere Probleme werden mittels illustrativer Ausführungsbeispiele der vorliegenden Erfindung allgemein gelöst oder umgangen.
  • Ausführungsbeispiele der Erfindung betreffen Hochspannungs-Halbleiterbauelemente. Gemäß einem Ausführungsbeispiel beinhaltet ein Verfahren zum Herstellen eines Halbleiterbauelements das Herstellen erster Gräben in einem Isolationsmaterial. In dem Isolationsmaterial wird durch Einbringen einer Verunreinigung (”impurity”) in das Isolationsmaterial durch die ersten Gräben hindurch eine Fangzone gebildet, und zwar derart, dass die Fangzone sich im Bereich von Ecken der ersten Gräben ausgehend von Böden der ersten Gräben weiter in das Isolationsmaterial erstreckt als zwischen den Ecken. Die ersten Gräben werden mit leitfähigem Material befüllt.
  • Bei einem anderen Ausführungsbeispiel besitzt ein Halbleiterbauelement eine erste Spule oberhalb eines Halbleitersubstrats. Isolationsmaterial ist oberhalb der ersten Spule angeordnet. Eine zweite Spule ist in dem Isolationsmaterial angeordnet. Eine Fangzone mit einer durch Gräben hindurch, in denen die zweite Spule angeordnet ist, eingebrachten Verunreinigung ist unterhalb der zweiten Spule in dem Isolationsmaterial angeordnet, und zwar derart, dass die Fangzone sich im Bereich von Ecken der Gräben ausgehend von Böden der Gräben weiter in das Isolationsmaterial erstreckt als zwischen den Ecken.
  • Zur Erlangung eines umfassenderen Verständnisses der vorliegenden Erfindung und deren Vorteile wird auf die folgenden Ausführungen in Verbindung mit den entsprechenden Figuren verwiesen. Es zeigen:
  • 1a bis 1c einen Transformator gemäß einem Ausführungsbeispiel der Erfindung;
  • 2a bis 2g Querschnittsansichten eines Transformators gemäß einem Ausführungsbeispiel der Erfindung während verschiedener Herstellungsschritte;
  • 3 ein Ausführungsbeispiel des Transformators, der eine rechteckförmige Spule aufweist; und
  • 4a und 4b eine vergrößerte Ansicht einer zweiten Spule zur Veranschaulichung einer Verwendung des Bauelements gemäß Ausführungsbeispielen der Erfindung.
  • Sofern nicht anders angegeben bezeichnen in den Figuren gleiche Bezugszeichen oder Symbole grundsätzlich gleiche Komponenten. Die Figuren sind dazu gedacht, die relevanten Aspekte der Ausführungsbeispiele zu veranschaulichen, sie sind nicht notwendigerweise maßstabsgetreu.
  • Die Herstellung und Verwendung verschiedener Ausführungsbeispiele werden nachfolgend detailliert erläutert. Es sei jedoch darauf hingewiesen, dass die vorliegende Erfindung vielerlei anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer Vielzahl bestimmter Zusammenhänge ausgeführt werden können. Die besonderen Ausführungsbeispiele haben hauptsächlich illustrativen Charakter hinsichtlich besonderer Möglichkeiten, die Erfindung herzustellen und zu verwenden und schränken den Umfang der Erfindung nicht ein.
  • Ein Transformator weist eine an eine Stromquelle gekoppelte High-Side-Spule auf und eine an einen internen Schaltkreis gekoppelte Low-Side-Spule. Die High-Side-Spule und die Low-Side-Spule sind durch eine dicke Isolationsschicht voneinander getrennt. Die Integration derartiger Transformatoren auf einem einzigen Chip ist sehr komplex, da hohe Anforderungen an die Betriebsbedingungen gestellt werden. Derartige Bauelemente müssen trotz erheblicher Betriebszustandsänderungen stets einen stabilen Betrieb gewährleisten. Die Leistungsseite (”High-Side”) kann gegenüber beträchtlichen kurzzeitigen Überspannungen anfällig sein. So können beispielsweise Spannungsspitzen im Bereich von 10000 V für eine Dauer von 2 μs auftreten. Rasche Überspannungen an der High-Side-Spannungsquelle können zu beträchtlichen Spannungsunterschieden zwischen der Low-Side-Spule und der High-Side-Spule führen.
  • Dieser große Spannungsunterschied bewirkt ein starkes elektrisches Feld in der Isolationsschicht zwischen der High-Side-Spule und der Low-Side-Spule. Bei einem Durchschlag durch diese Isolationsschicht können hohe Ströme zwischen der High-Side-Spule und der Low-Side-Spule auftreten. Dies kann zur Folge haben, dass das Produkt ausfällt und/oder dass andere elektrisch mit dieser Komponente verkoppelte Komponenten des Chips und benachbarter Chips zerstört werden. Deshalb darf die Isolationsschicht auch nicht während solche Überspannungen einen Durchschlag erfahren.
  • Während des Herstellungsverfahrens werden scharfe Krümmungen der Metallleiterbahnen der High-Side-Spule inhärent ausgebildet. Solche scharfen Krümmungen der Metallleiterbahnen bewirken eine signifikante Felddichte, was lokal zu starken elektrischen Feldern führen kann. Starke elektrische Felder (bzw. hohe Feldstärken) bewirken zwei miteinander konkurrierende Phänomene.
  • Erstens fangen elektronische Fangzonen in der Nähe der starken elektrischen Felder Ladungen bzw. Ladungsträger ein, werden dadurch mit Ladungsträgern gefüllt und bilden geladene Fangzonen. Die Anwesenheit dieser geladenen Fangzonen führt zur Ausbildung einer Coulomb-Abschirmung, die das elektrische Feld lokal wirksam reduziert. Dieser Lademechanismus wird von der Fangdynamik bzw. Einfangdynamik beeinflusst, die von der Dichte der Fangzonen und dem Abstand der Fangzonen zu der angrenzenden metallischen Grenzfläche (beispielsweise dem Abstand zu der High-Side-Spule) abhängt. Qualitativ hochwertige Dielektrika, die üblicherweise bei Back-End-of-Line Dielektrika eingesetzt werden, haben typischerweise weniger Fangzonen und bauen deshalb nicht so schnell Fangladungen auf.
  • Zweitens führen starke elektrische Felder zum Aufbrechen von Bindungen innerhalb des Dielektrikums, was wiederum einen dielektrischen Durchschlag bewirken kann. Wenn die angelegte Spannung langsam erhöht wird, so werden die Fangdynamik und folglich Stellen mit starkem elektrischem Feld durch Coulomb-Wolken abgeschirmt und die intrinsische Spannungsfestigkeit wird erreicht. Wird jedoch die Spannung schneller erhöht, als es aufgrund der Einfangrate der Ladungsträger zuträglich ist, so schlägt das dielektrische Material lokal an Stellen mit hohen elektrischen Feldern (wie beispielsweise nahe der Ecken von Metallleiterbahnen) durch. Damit fällt das Dielektrikum aus, obwohl dessen intrinsische Spannungsfestigkeit wesentlich höher ist.
  • Bei verschiedenen Ausführungsformen vermeidet die Erfindung den elektrischen Durchschlag bei Überspannungen durch eine Verbesserung der Fangdynamik. Bei verschiedenen Ausführungsformen werden Verunreinigungsatome um die Ecken der Gräben herum eingebracht, wodurch die Ausbildung einer coulombschen Abschirmung beschleunigt wird, was eine Feldverdichtung an den scharfen Ecken minimiert. Die Anwesenheit von Verunreinigungen verrundet das elektrostatische Feld, d. h. den Verlauf der Feldlinen, um die Grabenecken herum wirkungsvoll, ohne dass kostenintensive Änderungen am Verfahren vorgenommen werden müssten, die nötig wären, um die Grabenecken physisch abzurunden.
  • Die 1a bis 1c veranschaulichen ein strukturelles Ausführungsbeispiel der Erfindung. 1a zeigt eine Schnittansicht eines Abschnitts eines Chips, 1b eine Schnittansicht dieses Abschnitts bei einem Schnitt durch eine in 1a gezeigte Schnittebene 1b, und 1c eine Schnittansicht desselben Abschnitts bei einem Schnitt durch eine in 1a gezeigte Schnittebene 1c.
  • 1a zeigt eine Querschnittsansicht des Chips 5, wobei der (nicht maßstäblich dargestellte) Chip 5 einen (nicht gezeigten) aktiven Schaltkreis aufweist, der in dem Chip 5 angeordnet ist. Der aktive Schaltkreis enthält aktive Bauelementzonen und, soweit erforderlich, Transistoren, Widerstände, Kondensatoren, Induktivitäten oder andere Komponenten, die zur Bildung integrierter Schaltkreise verwendet werden. Aktive Bereiche mit Transistoren können beispielsweise durch Isolationsbereiche voneinander getrennt werden.
  • Als nächstes wird eine Metallisierung oberhalb der aktiven Bauelementzonen ausgebildet, um die aktiven Bauelemente zu kontaktieren und miteinander zu verbinden. Die Metallisierung und die aktiven Bauelementzonen bilden zusammen einen fertigen und funktionsfähigen integrierten Schaltkreis. Anders ausgedrückt können die elektrischen Funktionen des Chips 5 von den miteinander verbundenen aktiven Schaltungen ausgeführt werden. Bei logischen Bauelementen kann die Metallisierung viele, beispielsweise neun oder mehr, Schichten aus Kupfer oder alternativ aus anderen Metallen aufweisen. Bei Speicherbauelementen, beispielsweise DRAMs, kann die Anzahl der Metallschichten kleiner sein und das Metall kann Aluminium sein.
  • Der Chipquerschnitt (1a) veranschaulicht verschiedene Metallisierungsebenen. Fünft Metallisierungsebenen M1, M2, M3, M4 und M5 sind vertikal gestapelt und durch Kontakt- und Durchkontaktierungsschichten V1, V2, V3, V4 und V5 verbunden. Bei anderen Ausführungsbeispielen können mehr oder weniger Metall- und Durchkontaktierungsebenen verwendet werden. In 1a ist lediglich der Transformatorbereich des Chips 5 gezeigt, so dass nicht alle Merkmale der Metallschichten und Durchkontaktierungsebenen gezeigt sind.
  • Eine Vielzahl verschiedener (nicht gezeigter) Durchkontaktierungen verschiedener Ausführungsformen, die eine Vielzahl von Metallleiterbahnen in verschiedenen Metallisierungsebenen koppeln, sind oberhalb des Substrats 10 angeordnet. Bei dem Substrat 10 handelt es sich um einen Wafer oder eine Oxidschicht auf einem Wafer.
  • Auf dem Substrat 10 ist ein erstes Dielektrikum 20 angeordnet, das eine erste Durchkontaktierungsschicht bildet. Durchkontaktierungen oder (nicht gezeigte) Kontaktstöpsel sind in das erste Dielektrikum 20 eingebettet und koppeln (nicht gezeigte) aktive Bauelemente, die in einem Bereich des Chips 5 angeordnet sind, der Transistoren usw. aufweist. Das erste Dielektrikum 20 weist typischerweise Siliziumoxid wie beispielsweise Tetraethyl-Oxysilan (TEOS) oder fluoriertes TEOS (FTEOS) auf, allerdings können bei verschiedenen Ausgestaltungen für das Dielektrikum 20 Isolationsmaterialen verwendet werden, die üblicherweise bei der Halbleiterherstellung als Zwischenschichtdielektrikumsschichten (ILD: interlevel dielectric) verwendet werden.
  • Bezugnehmend auf 1a weist ein Bereich des Chips 5 einen Transformator 15 auf. Wie in 1a dargestellt ist, weist der Transformator 15 eine erste Spule 110 und eine zweite Spule 130 auf. Die 1b und 1c zeigen eine Draufsicht auf die erste Spule 110 bzw. die zweite Spule 130.
  • Ein zweites Dielektrikum 30 ist oberhalb des ersten Dielektrikums 20 angeordnet. Eine optionale Ätzstopschicht (nicht gezeigt) ist zwischen dem ersten und zweiten Dielektrikum 20 und 30 angeordnet. Das zweite Dielektrikum 30 kann Siliziumoxid wie beispielsweise Tetraethyl-Oxysilan (TEOS) aufweisen, oder fluoriertes TEOS. Allerdings kann das Dielektrikum 30 bei verschiedenen Ausgestaltungen Isolationsmaterialen aufweisen, die typischerweise bei der Halbleiterherstellung zum Herstellen als Zwischenschichtdielektrikumsschichten (ILD-Schichten) verwendet werden. Das zweite Dielektrikum 30 kann Ätzstopschichten mit verschiedenen Ausgestaltungen aufweisen. Bei einigen Ausführungsbeispielen weist das zweite Dielektrikum 30 ein Dielektrikum mit niedriger Dielektrizitätskonstante auf (”low-k-dielectric”), um die Verzögerung aufgrund parasitärer Kapazitäten zwischen Durchkontaktierungen oder Metallleiterbahnen zu minimieren. Alternativ kann sich bei einigen Ausführungsbeispielen das zweite Dielektrikum 30 von dem Dielektrikum in der Metallisierung oder in den Metallisierungsebenen unterscheiden. So kann beispielsweise das zweite Dielektrikum 30 nach dem Maskieren des restlichen Chips 5 (wie beispielsweise der aktiven Bauelementzonen) gebildet und nur der Transformator 15 freigelegt werden, so dass das zweite Dielektrikum 30 sich von den anderen dielektrischen Schichten oberhalb des restlichen Chips 5 unterscheidet.
  • Bei verschiedenen Ausgestaltungen weist das zweite Dielektrikum 30 eine Vielzahl von Isolationsschichten auf, so dass jede Isolationsschicht eine Durchkontaktierung oder eine Metallisierungsschicht umfasst. Bei einigen Ausgestaltungen kann jede Metallisierungsschicht oder jede Durchkontaktierungsschicht innerhalb einer Vielzahl von Isolationsschichten angeordnet sein.
  • Die ersten und zweiten Wicklungen 110 und 130 sind durch das Dielektrikum 30 oder eine beliebige andere geeignete dielektrische Schicht voneinander getrennt. Bei dem gezeigten Ausführungsbeispiel ist die erste Spule 110 in der ersten Metallisierungsschicht M1 oberhalb des ersten Dielektrikums 20 angeordnet. Bei anderen Ausgestaltungen kann die erste Spule 110 in anderen Metallisierungsschichten angeordnet sein. Bei verschiedenen Ausgestaltungen ist die erste Spule 110, beispielsweise über die erste oder die zweite Durchkontaktierungsschicht, an eine (nicht gezeigte) Treiberlogikschaltung gekoppelt.
  • Eine optionale Metallplatte 140 ist zwischen der ersten Spule 110 und der zweiten Spule 130 angeordnet. Die Metallplatte 140 verhindert jegliche kapazitive Kopplung mit anderen an den Transformator 15 angrenzenden Schaltungen wie z. B. Logikschaltungen.
  • Bei verschiedenen Ausgestaltungen weisen die erste Spule 110, die zweite Spule 130 und die Metallplatte 140 einen inneren Kern und eine äußere Beschichtung auf. Der innere Kern umfasst ein erstes leitfähiges Material, wohingegen die äußere Beschichtung ein zweites leitfähiges Material umfasst, das während der nachfolgenden thermischen Prozessierung eine Ausdiffusion des ersten leitfähigen Materials minimiert. Das erste leitfähige Material weist typischerweise Kupfer auf, obwohl einige Ausgestaltungen Aluminium, Wolfram, Silber, Gold oder andere leitfähige Materialen aufweisen können. Das zweite leitfähige Material weist eine Diffusionsbarriere aus Metall, wie zum Beispiel Titannitrid, Titan, Tantal, Tantalnitrid, Wolframnitrid, Wolframcarbonitrid (WCN), Ruthenium oder aus anderen geeigneten leitfähigen Nitriden oder Oxiden auf.
  • Bei einem oder mehreren Ausgestaltungen sind die erste und die zweite Spule 110 und 130 jeweils als nicht unterbrochene Leiterbahnen ausgeführt, die eine Spirale innerhalb der minimalen Abmessungen der jeweiligen Metallschicht bilden. Allerdings können bei anderen Ausgestaltungen beispielsweise Anordnungen aus rechteckigen, quadratischen, kreisförmigen oder langgestreckten Strukturen, ebenso verwendet werden.
  • Bei dem dargestellten Transformator 15 handelt es sich um einen kernlosen Transformator (”coreless transformer”). Bei verschiedenen Ausgestaltungen kann der Transformator 15 jedoch auch einen Magnetkern aufweisen, um die magnetischen Feldlinien zu bündeln und die Induktivität zu verbessern. Bei einem oder mehreren Ausführungsbeispielen kann der Magnetkern ferromagnetisches oder ferrimagnetisches Material aufweisen, wie beispielsweise MnZn-Ferrit, NiZn-Ferrit, NiFe-Ferrit, eine NiCuZn-Legierung, Mu-Metalle, Eisen, Nickel und/oder deren Kombinationen.
  • Bei verschiedenen Ausgestaltungen weist das zweite Dielektrikum 30 Fangzonen 160 (”trap regions”) auf, die unterhalb der zweiten Spule 130 angeordnet sind. insbesondere sind die Fangzonen 160 in der Nähe der Ecken der Gräben 170 angeordnet, in denen die zweite Spule 130 ausgebildet ist. Wie in 1c gezeigt ist, sind die Fangzonen 160 unterhalb der Gräben 170 ausgebildet.
  • Bei verschiedenen Ausgestaltungen fangen die Fangzonen 160 Elektronen und/oder Löcher ein, wenn ein Potential an die zweite Spule 130 angelegt wird. Die Fähigkeit der Fangzonen 160 des zweiten Dielektrikums 160, Ladung zu speichern oder einzufangen, beschleunigt die Ausbildung einer coulombschen Abschirmung in der Umgebung der Kanten der Gräben 170 der zweiten Spule 130, wenn ein Potential an die zweite Spule 130 angelegt wird. Die coulombschen Abschirmungen reduzieren die lokalen elektrischen Felder und verbessern dadurch die Stoßspannungszerstörfestigkeit des Transformators gegenüber rapide ansteigenden Spannungsstößen.
  • Bei verschiedenen Ausgestaltungen erhöht das Vorhandensein von Ladungsträgerfangstellen in den Fangzonen 160 die Landungseinfangrate. Die Ladungsträgereinfangrate ist proportional zu der Anzahl von Ladungsträgerfangstellen, dem Einfangquerschnitt der Fangzone 160, dem elektrischen Feld, das die Reaktion antreibt, und dem Abstand von dem leitfähigen Material der zweiten Spule 130. Deshalb erhöht eine erhöhte Gesamtzahl an Ladungsträgerfangstellen die Ladungsträgereinfangrate und beschleunigt damit die Ausbildung einer coulombschen Abschirmung. Die Ausbildung einer coulombschen Abschirmung reduziert das effektive lokale elektrische Feld. Diese Reduktion des elektrischen Feldes verhindert harte dielektrische Durchschläge, welche das dielektrische Material beschädigen können.
  • Bei verschiedenen Ausgestaltungen weist die Fangzone 160 Elemente aus der IV. Hauptgruppe wie z. B. Kohlenstoff, Silizium, Germanium, Zinn, Blei, auf; aus der III. Hauptgruppe z. B. B, Ga, In; und aus der V. Hauptgruppe z. B. Phosphor, Arsen, Antimon. Bei einer oder mehreren Ausgestaltungen kann die Fangzone 160 Metallatome wie beispielsweise Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Au und Zn aufweisen. Bei einer anderen Ausgestaltung kann die Fangzone 160 Inertatomimplantate wie etwa He, Ne, Ar aufweisen.
  • Bei verschiedenen Ausgestaltungen erstreckt sich die Fangzone 160 bis zu etwa 20 nm bis 50 nm von einer oberen Oberfläche der zweiten dielektrischen Schicht 30 (also von der unteren Oberfläche bzw. den Böden der Gräben 170). Bei verschiedenen Ausgestaltungen sind die Fangzonen 160 im Wesentlichen um die Ecken der Gräben 170 herum angeordnet und durch einen dünnen Kanal wie er beispielsweise in 1a gezeigt ist, verbunden. Eine Fangzone 160 kann so ausgebildet sein, dass sie sich in dem Bereich um die Ecken des betreffenden Grabens 170 herum bis in eine größere Entfernung von diesem Graben 170 in die zweite dielektrische Schicht 30 hinein erstreckt als im Bereich des dünnen Kanals. Anders ausgedrückt kann die Fangzone 160 auf ihrer dem betreffenden Graben 170 abgewandten Seite eine Einschnürung aufweisen, d. h. unterhalb des Grabens 170 in Richtung des Grabens 170 zurückversetzt sein.
  • Bei dem gezeigten Ausführungsbeispiel ist eine Passivierungsschicht 40 auf dem zweiten Dielektrikum 30 angeordnet. Bei verschiedenen Ausgestaltungen können weitere dielektrische Schichten mit mehreren Metallisierungsebenen oberhalb des zweiten Dielektrikums 30 aufgebracht sein. Die Passivierungsschicht 40 weist Bondpads 65 auf, um den Transformator an externe Bauelemente zu koppeln, wobei auch eine Leiterplatte als externes Bauelement angesehen wird. Bei einer oder mehreren Ausgestaltungen weist die Passivierungsschicht 40 eine Siliziumdioxidschicht auf, da diese undurchlässig ist für die Diffusion oder den Transport von Feuchtigkeit. Bei verschiedenen Ausgestaltungen weist die Passivierungsschicht 40 andere geeignete Materialien auf.
  • Die 2a bis 2g zeigen Querschnittsansichten eines Transformators gemäß einem Ausführungsbeispiel der vorliegenden Erfindung während verschiedener Herstellungsschritte.
  • Bezugnehmend auf 2a ist der Transformatorbereich des Chips 5 nach der Front-End-Prozessierung (”front-end processing”) dargestellt. In verschiedenen Ausgestaltungen sind in dieser Stufe des Verfahrens die Front-End-Verarbeitungsprozesse abgeschlossen und aktive Bauelemente werden in den (nicht gezeigten) aktiven Zonen) des Substrats 10 hergestellt. Die aktiven Zonen werden nahe der oberen Oberfläche des Substrats 10 erzeugt.
  • Die aktiven Zonen können Transistoren, Widerstände, Kondensatoren Induktivitäten oder andere Komponenten aufweisen, die dazu verwendet werden, einen integrierten Schaltkreis zu bilden. Beispielsweise sind aktive Zonen, die z. B. CMOS-Transistoren beinhalten, voneinander durch Isolationszonen getrennt, z. B. durch eine flache Grabenisolation.
  • Die während der Front-End-Prozessierung erzeugten Komponenten werden durch Back-End-Of-Line-Processing (BEOL) miteinander verbunden. Bezugnehmend auf 2a wird ein erstes Dielektrikum 20 auf dem Substrat 10 angeordnet. Kontaktstöpsel (nicht gezeigt) werden innerhalb des ersten Dielektrikums 20 erzeugt, um Bauelementzonen des Substrates 10 zu kontaktieren. Bei verschiedenen Ausgestaltungen ist die erste Spule 110 (welche wie in 1a gezeigt hergestellt werden soll) mit anderen Logikschaltkreisen mittels Kontaktstöpseln gekoppelt, die innerhalb der ersten Durchkontaktierungsschicht V1 angeordnet sind.
  • Bei verschiedenen Ausgestaltungen weist das erste Dielektrikum 20 Siliziumoxide wie zum Beispiel Tetraethyl-Oxysilan (TEOS) oder fluoriertes TEOS (FTEOS) auf. Bei einer oder mehreren Ausgestaltungen kann das erste Dielektrikum 20 isolierendes low-k-Material oder ein ultra-low-k-Material (ULK-Material) aufweisen. Bei verschiedenen Ausgestaltungen kann das erste Dielektrikum 20 Isolationsmaterialen aufweisen, wie sie typischerweise bei der Halbleiterfertigung als Zwischenschichtdielektrikum (ILD-Schicht) wie zum Beispiel dotiertes Glas (BPSG, PSG, BSG), organisches Silikatglas (OSG), kohlenstoffdotierte Oxide (CDO), fluoriertes Silicatglas (FSG), Spin-On-Glas (SOG) oder dichtes SiCOH verwendet werden.
  • Das erste Dielektrikum 20 kann auch Ätzstopschichten wie zum Beispiel Siliziumnitrid (SiN), Silizium-Oxynitrid (SiON), Siliziumkarbid (SiC) oder Siliziumkarbonitrid (SiCN) aufweisen. Ein low-k-Dielektrikum kann sandwichartig zwischen die Ätzstopschichten eingebracht werden, so dass gemäß einem Ausführungsbeispiel die erste dielektrische Schicht 20 entsteht. Das erste Dielektrikum 20 kann gemäß einer oder mehrerer Ausgestaltungen eine Dicke von etwa 500 nm oder weniger aufweisen.
  • Die erste Spule 110 und die zweite Spule 130 (wie in 1 gezeigt) sind in den verschiedenen Metallisierungsebenen im Transformatorbereich des Chips 5 ausgebildet. Die ersten und zweiten Wicklungen 110 und 130 können bei verschiedenen Ausgestaltungen unter Verwendung eines einfachen oder eines dualen Damaszener-Verfahrens hergestellt werden. Bei einem einfachen Damaszener-Verfahren wird eine einzige Schicht aus isolierendem Material mit einem Muster für leitfähige Strukturen, beispielsweise Leiterbahnen oder leitfähige Durchkontaktierungen strukturiert. Im Gegensatz dazu werden bei einem dualen Damaszener-Verfahren die Durchkontaktierungen und die Leiterbahnen für leitende Strukturen mit leitfähigen Mustern strukturiert und in einem einzigen Füllschritt mit leitendem Material befüllt. Ein einfaches Damaszener-Verfahren wird nachfolgend anhand der 2a bis 2h erläutert.
  • Eine erste Isolationsschicht 41 wird oberhalb des ersten Dielektrikums 20 aufgebracht. Wie vorangehend beschrieben weist die erste Isolationsschicht 41 Siliziumdioxid oder ein anderes geeignetes low-k-Dielektrikum auf. Die erste Isolationsschicht 41 wird mittels Lithographie strukturiert. Die während diesem Lithographieschritt verwendete Maske wird nicht zusätzlich verwendet, sondern es handelt sich dabei vielmehr um eine Metallisierungsschicht für aktive Schaltkreise. 2a zeigt eine erste strukturierte Isolationsschicht 41.
  • 2b zeigt die erste Isolationsschicht 41 nach der Anordnung einer Beschichtung 53. Die Beschichtung 53 kann eine Barriereschicht (zur Verhinderung von Metalldiffusion) und eine Keimschicht zum Galvanisieren umfassen. Bei verschiedenen Ausgestaltungen weist die Beschichtung 53 Titannitrid, Titan, Tantal, Tantalnitrid, Wolframnitrid, Wolframkarbonitrid (WCN), Ruthenium oder andere geeignete leitfähige Nitride oder Oxide auf. Bei einer oder mehreren Ausgestaltungen wird die Beschichtung 53 durch Aufdampfen z. B. mittels einer chemischen Gasphasenabscheidung oder physikalischen Gasphasenabscheidung aufgebracht.
  • 2c zeigt die Struktur nach dem Einfüllen von leitfähigem Metall 55 und nachfolgender Planarisierung, beispielsweise unter Verwendung von chemisch-mechanischer Planarisierung, woraus die erste Spule 110 resultiert. Ein leitfähiges Metall 55 wird durch Galvanisieren mit einem Metall wie beispielsweise Kupfer beschichtet, um die Öffnungen der strukturierten ersten Isolationsschicht 41 zu überfüllen. Nach dem Überfüllen wird das leitfähige Metall 55 mittels eines chemisch-mechanischen Polierverfahrens poliert. Eine Beschichtung 53 kann optional über dem leitfähigen Metall 55 aufgebracht werden, wodurch dieses abgedeckt und geschützt wird, was dessen Diffusion in das umgebende Isolationsmaterial unterbindet.
  • Eine zweite Isolationsschicht 42 und eine dritte Isolationsschicht 43 werden wie in 2d gezeigt aufgebracht. Die zweite Isolationsschicht 42 und die dritte Isolationsschicht 43 können gemäß einigen Ausführungsbeispielen als einzelne Schicht aufgebracht werden (sofern das duale Damaszener-Verfahren verwendet wird). Die dritte Isolationsschicht 43 wird strukturiert und mit dem leitfähigen Metall 55 befüllt, nachdem eine Beschichtung 53 erzeugt wurde.
  • Bezugnehmend auf 2e werden vierte, fünfte, sechste und siebte Isolationsschichten 44, 45, 46, 47 oberhalb der dritten Isolationsschicht 43 ausgebildet, wobei jede der vierten, fünften, sechsten und siebten Isolationsschichten 44, 45, 46, 47 darin ausgebildete Metallisierungsebenen (M3, M4) und Durchkontaktierungsebenen (V3, V4) aufweist. Insgesamt werden diese Schichten als dielektrische Schicht 30 bezeichnet.
  • Bei einer alternativen Ausgestaltung wird, nachdem die vierte, fünfte, sechste und siebte Isolationsschicht 44, 45, 46, 47 als Metallschicht (M3, M4) und Durchkontaktierungsschicht (V3, V4) ausgebildet wurden, der Bereich des Transformators 15 des Chips 5 freigelegt, während der verbleibende Bereich des Chips 5, beispielsweise mit einer Hartmaske, abgedeckt wird. Entsprechend können die vierten, fünften, sechsten und siebten Isolationsschichten 44, 45, 46 und 47 geätzt und so aus dem Bereich des Transformators 15 des Chips 5 entfernt werden. Eine neue dielektrische Schicht kann oberhalb der ersten Spule 110 in dem Bereich des Transformators 15 hergestellt werden. Weiterhin können in einigen Ausführungsbeispielen einige oder eine jede der vierten, fünften, sechsten, siebten Isolationsschichten 44, 45, 46, 47 durch ein neues Dielektrikum ersetzt werden.
  • Die Verwendung eines anderen Dielektrikums für den Transformator 15 erlaubt die Verwendung von low-k-Dielektrika für andere Teile des Chips 5, während für den Transformator 15 geeignetere Dielektrika verwendet werden. So können aufgrund der hohen an die Transformatorwicklungen angelegten Spannungen Dielektrika mit einer hohen inhärenten Durchschlagsfestigkeit als Isolationsmaterial für den Transformator 15 geeigneter sein. Folglich kann die erforderliche Durchschlagfestigkeit bei dem Transformator 15 wesentlich höher sein als bei den Back-End-Of-the-Line-Schichten in anderen Bereichen des Chips 5.
  • Die siebte Isolationsschicht 47 (oder das neu aufgebrachte Dielektrikum) wird mittels Lithographie strukturiert, um die zweite Spule 130 in der vierten Metallisierungsebene M4 auszubilden. Die strukturierte siebte Isolationsschicht 47 weist, wie in 2e gezeigt ist, offene Gräben 170 auf. Bei alternativen Ausgestaltungen kann die Strukturierung für die zweite Spule 47 auch in andere Metallisierungsschichten, beispielsweise in Metallisierungsschichten unterhalb oder oberhalb der vierten Metallisierungsebene M4 eingebracht werden.
  • Zur Vereinfachung der Erläuterung nachfolgender Schritte wird eine zweite dielektrische Schicht 30 definiert, die die zweite, die dritte, die vierte, die fünfte, die sechste und die siebte Isolationsschicht 42–47 beinhaltet.
  • Bei verschiedenen Ausgestaltungen wird ein Störatom in die freiliegenden Gräben der zweiten dielektrischen Schicht 30 implantiert. Die Implantation schädigt das zweite Dielektrikum 30 und erzeugt dadurch Fangzustände innerhalb des Isolators. Insbesondere schädigt die Implantation eine Zone, die benachbart zu der oberen Oberfläche des zweiten Dielektrikums 30 angeordnet ist wie beispielsweise die siebte Isolationsschicht 47. Dadurch werden Fangzonen 160 in der implantierten Zone der zweiten dielektrischen Schicht 30 erzeugt.
  • Bei verschiedenen Ausgestaltungen sind die Fangzonen 160 im Wesentlichen nahe der Kanten der Gräben 170 angeordnet. Die Fangzonen 160 sind im Wesentlichen um die Ecken der Gräben 170 herum angeordnet und durch einen dünnen Kanal wie er in 2e gezeigt ist, miteinander verbunden. Die Fangzone 160 ist so ausgebildet, dass sie sich in dem Bereich um die Ecken des betreffenden Grabens 170 herum bis in eine größere Entfernung von diesem Graben 170 in die zweite dielektrische Schicht 30 hinein erstreckt als im Bereich des dünnen Kanals. Anders ausgedrückt weist die Fangzone 160 auf ihrer dem betreffenden Graben 170 abgewandten Seite eine Einschnürung auf, d. h. sie ist unterhalb des Grabens 170 in Richtung des Grabens 170 zurückversetzt.
  • Bei einer oder mehreren Ausgestaltungen werden die Störatome implantiert, bevor eine Maskenschicht 48, die zum Ätzen der siebten Isolationsschicht 47 verwendet wurde, entfernt wird. So schützt die Maskenschicht 48 die Oberfläche der siebten Isolationsschicht 47 vor der Implantation mit Störatomen.
  • Bei verschiedenen Ausgestaltungen werden die implantierten Arten einschließlich der Implantierungsbedingungen, wie Energie und Dosis so gewählt, dass die Implantation einige der atomaren Bindungen innerhalb des zweiten Dielektrikums 30 aufbricht. Bei einigen Ausgestaltungen können Punktdefekte innerhalb eines Bereichs des zweiten Dielektrikums 30 ausgebildet werden. Ein implantiertes Atom kann beispielsweise ein Silizium- oder Sauerstoffatom in dem zweiten Dielektrikum 30 versetzen und dabei eine mit Sauerstoff oder Silizium besetzte Zwischengitterstelle erzeugen und eine unbesetzte Silizium- oder Sauerstoffstelle in der Struktur des zweiten Dielektrikums 30 hinterlassen (Silizium- oder Sauerstoffleerstelle). Die auf diese Weise erzeugten Zwischengitterzustände oder Leerstellen können mehrere Ladungszustände annehmen und können Ladungen entgegengesetzter Polarität einfangen. So können beispielsweise positiv geladene Siliziumzwischengitterstellen oder Leerstellen Elektronen einfangen.
  • Weiterhin können die implantierten Störatome neutrale Fangzustände bilden, die Elektronen einfangen können, oder einfangen und dabei positive Raumladungen zurücklassen. Beispielsweise kann eine Sauerstoffleerstelle in dem Oxid mit Wasserstoff aufgefüllt werden, wodurch zusammen mit den Siliziumatomen eine neutrale Fangzone (bzw. neutrale Fangstellen) gebildet wird. Allerdings kann bei einem Löcherüberschuss ein neutrales Wasserstoffatom von dem Siliziumatom abgetrennt werden, das die Löcher an der Sauerstoffleerstelle einfängt. Eine generische Repräsentation der Reaktion kann das Einfangen von Elektronen durch ein Loch (h+) oder das Einfangen eines Elektrons (e–) durch eine neutrale Fangstelle (T0) beinhalten und wie folgt dargestellt werden: T0 + e– → T– T0 + h+ → T+.
  • Die Ladungsspeicherfähigkeit einer implantierten Zone in dem zweiten Dielektrikum 30 beschleunigt die Ausbildung einer coulombschen Abschirmung in der Umgebung der Kanten der zweiten Spule 130, wenn ein Potential an die zweite Spule 130 angelegt wird. Die coulombschen Abschirmungen reduzieren die lokalen elektrischen Felder, was die Stoßspannungsfestigkeit des Transformators erhöht.
  • Bei verschiedenen Ausgestaltungen kann die Art der implantierten Störatome Elemente aus der IV. Hauptgruppe wie beispielsweise Kohlenstoff, Silizium, Germanium, Zinn, Blei; aus der III. Hauptgruppe wie beispielsweise B, Ga, In; und aus der V. Hauptgruppe wie beispielsweise Phosphor, Arsen, Antimon, aufweisen. Bei einer oder in mehreren Ausgestaltungen kann die implantierte Art Metallatome wie beispielsweise Ti, V, Cr, Mn, Co, Ni, Cu, Au und Zn, enthalten. Alternativ können bei einigen Ausgestaltungen Atome, die instabil sind oder die abgestoßen werden, im zweiten Dielektrikum 30 verwendet werden. Solche Atome können bevorzugt verwendet werden, wenn das Einbringen eines neuen Störatoms in das zweite Dielektrikum 30 vermieden werden soll. Beispiele solcher Implantate können Inertatomimplantate wie beispielsweise He, Ne und Ar sowie Wasserstoff oder Deuterium beinhalten.
  • Die Implantationsenergie wird so gewählt, dass lediglich etwa die oberen 20 nm bis etwa 50 nm des zweiten Dielektrikums 30 (siebte Isolationsschicht 47 oder darunter liegende Isolationsschichten) geschädigt werden. Bei einer Ausgestaltung werden Siliziumimplantate von etwa 10 keV bis etwa 50 keV verwendet. Die Implantationsdosis kann im Bereich von etwa 1014 cm–2 bis etwa 1016 cm–2 gewählt werden. Alternativ kann bei anderen Ausführungsbeispielen die Implantationsdosis von etwa 1013 cm–2 bis etwa 1015 cm–2 gewählt werden.
  • Bei einer anderen Ausgestaltung können Arsenimplantate von etwa 10 keV bis etwa 50 keV verwendet werden. Die Implantationsdosis kann im Bereich von etwa 1014 cm–12 bis etwa 1016 cm–2 gewählt werden. Gemäß einer weiteren Ausgestaltung können Borimplantate von etwa 1 keV bis etwa 20 keV verwendet werden. Bei verschiedenen Ausgestaltungen wird die Implantationsenergie so gewählt, dass die Spitzenkonzentration etwa 20 nm bis 40 nm unterhalb der unteren Oberfläche der zweiten Spule 130 liegt.
  • Die Fangzonen 160 werden in erster Linie nahe der Eckbereiche der Gräben 170 ausgebildet, da dort das elektrische Feld eine erhöhte Felddichte aufweist. Bei verschiedenen Ausgestaltungen werden dazu die Störatome unter einer Neigung in das zweite Dielektrikum 30 implantiert (nicht-senkrechte Implantation). Bei einem oder mehreren Ausgestaltungen wird eine Sequenz geneigter Implantationen durchgeführt, um die Störstellen in dem zweiten Dielektrikum 30 zu erzeugen.
  • Bei verschiedenen Ausgestaltungen wird eine Implantation mit 2-facher Rotation ausgeführt, d. h. das Substrat 10 mit den darauf ausgebildeten Gräben 170 wird in einer jeden von zwei um 180° gegeneinander verdrehte Drehpositionen jeweils einem Implantationsschritt unterzogen. So wird beispielsweise eine erste Implantation 111 von links unter einem ersten Winkel θ bezüglich der Oberflächennormalen n der siebten Isolationsschicht 47 (in 2e die vertikale Richtung) ausgeführt. Dies wird in 2e durch von links kommende geneigte Pfeile veranschaulicht. Eine zweite Implantation 112 wird ausgehend von rechts durchgeführt. Die zweite Implantation 112 ist deshalb ähnlich wie der erste Winkel θ geneigt, weist jedoch bezüglich der ersten Implantation 111 eine 180°-Rotation auf. Dies ist in 2e durch rechts kommende geneigte Pfeile veranschaulicht. Damit erfolgen die erste und zweite Implantation 111 und 112 aus entgegengesetzten Richtungen. Ebenso kann eine Implantation mit 4-facher Rotation ausgeführt werden, d. h. das Substrat 10 mit den darauf ausgebildeten Gräben 170 wird in einer jeden von vier um 90° gegeneinander verdrehte Drehpositionen jeweils einem Implantationsschritt unterzogen. Auch hier kann die eine jede der Implantationen unter einem ersten Winkel θ > 0° bezüglich der Oberflächennormalen n der siebten Isolationsschicht 47 ausgeführt werden. Durch die Implantation unter einem ersten Winkel θ von größer 0° wird erreicht, dass die Störatome nicht nur in den Bereich unterhalb der Grabenböden in die siebte Isolationsschicht 47 eindringen, sondern auch ein Stück weit unterhalb die Seitenwände der Gräben 170, so dass die Fangzonen 160 in der siebten Isolationsschicht 47 auch um die Ecken der Gräben 170 herum verlaufen.
  • Ähnlich kann gemäß einigen Ausgestaltungen eine in die Zeichenebene gerichtete Implantation mit anderen aus der Zeichenebene heraus gerichteten Implantationen gepaart werden. Auf diese Weise kann bei einigen Ausgestaltungen eine Implantation bei einer jeden von vier Drehpositionen verwendet werden, die jeweils um 90° gegeneinander verdreht sind. Alternativ können bei einigen Ausgestaltungen auch lediglich zwei Implantationen verwendet werden.
  • Bei verschiedenen Ausgestaltungen liegt der erste Winkel θ bei etwa 10° bis etwa 50°. Bei einer Ausgestaltung liegt der erste Winkel θ bei etwa 25°.
  • Bezugnehmend auf 2f wird die zweite Spule 130 dadurch erzeugt, dass die offenen Gräben in der siebten Isolationsschicht 47 mit einem leitfähigen Material 55 befüllt werden. Die Maskierungsschicht 48, sofern vorhanden, wird bei einigen Ausgestaltungen vor dem Einfüllen des leitfähigen Materials 55 entfernt. Wie vorangehend beschrieben wurde, wird eine Beschichtung 53, die sowohl eine Barriere- als auch eine Keimschicht umfassen kann, aufgebracht, nachdem die Gräben 170 mit dem leitfähigen Metall 55 befüllt wurden.
  • Gemäß verschiedenen Ausgestaltungen weist die Beschichtung 53 Titannitrid, Titan, Tantal, Tantalnitrid, Wolframnitrid, Wolframcarbonitrid (WCN), Ruthenium oder andere geeignete leitfähige Nitride oder Oxide auf. Bei einem oder mehreren Ausgestaltungen wird die Beschichtung 53 mittels eines geeigneten Abscheidungsverfahrens, wie beispielsweise chemischer Gasphasenabscheidung oder physikalischer Gasphasenabscheidung, aufgebracht. Nach dem Einfüllen des leitfähigen Metalls 55 mittels eines Galvanisierungsverfahrens wird überschüssiges leitfähiges Metall 55 unter Verwendung eines Planarisierungsverfahrens entfernt. Eine weitere Beschichtung 53 kann optional oberhalb des leitfähigen Metalls 55 angeordnet werden, so dass dieses abgedeckt wird.
  • Wie als nächstes in 2g gezeigt ist, wird eine Passivierungsschicht 40 oberhalb der siebten Isolationsschicht 47 erzeugt. Die Passivierungsschicht 40 weist eine Siliziumdioxidschicht auf und kann gemäß einer Ausgestaltung mittels chemischer Gasphasenabscheidung aufgebracht werden.
  • Die Passivierungsschicht 40 wird daraufhin zur Erzeugung von Bondpads strukturiert. Die strukturierte Passivierungsschicht 40 wird mit einem leitfähigen Metall 45 unter Ausbildung von Bondpads 65 befüllt. Die Bondpads 65 koppeln die zweite Spule 130 des Transformators 15 an externe Bauteile, wobei eine Leiterplatte ebenfalls als externes Bauteil angesehen wird.
  • 3 zeigt ein alternatives strukturelles Ausführungsbeispiel der Transformatorwicklung. In 1c wurde eine spiralförmige Spule gezeigt. Gemäß verschiedenen Ausgestaltungen können jedoch andere Arten von Wicklungen verwendet werden. In 3 ist eine rechteckige Spule gezeigt, bei der alle Metallleiterbahnen der Spule entweder in vertikalen oder horizontalen Richtungen verlaufen. 3 zeigt eine zweite Spule 130 mit einem derartigen rechteckigen Aufbau. Bei verschiedenen Ausgestaltungen können sowohl die erste Spule 110 als auch die zweite Spule 130 ein solches rechteckförmiges Layout aufweisen.
  • 4 mit den 4a und 4b, welche eine vergrößerte Ansicht einer zweiten Spule 130 zeigt, veranschaulicht die Verwendung des Bauelements gemäß Ausführungsbeispielen der Erfindung. 4a zeigt Äquipotentiallinien ohne die Fangzonen, während 4b Äquipotentiallinien mit den Fangzonen zeigt.
  • Wie in 4a dargestellt ist, ist eine zweite Spule 130 oberhalb des zweiten Dielektrikums 30 angeordnet. Anders als bei der Anordnung gemäß 4a befinden sich bei der Anordnung gemäß 4b Fangzonen 160 unterhalb der Ecken der Gräben 170.
  • Wie in 4a dargestellt ist, ist die Dichte der elektrischen Feldlinien ohne Fangzonen 160 im Bereich um die Kanten der Metallleiterbahn 130 herum (Gebiet bezeichnet mit 161) aufgrund der zweidimensionalen Felderhöhung gemäß der klassischen Elektrostatik sehr hoch. In 4b hingegen werden die scharfen Kanten der Gräben 170 durch eine sich in den Fangzonen 160 rasch aufbauende coulombsche Abschirmung abgeschirmt. Die Dichte der elektrischen Feldlinien im Bereich um die Kanten der Metalleiterbahnen 130 herum wird dadurch gegenüber der herkömmlichen Anordnung gemäß 4a verringert und unter einen unter Berücksichtigung der Alterungsbeständigkeit und Durchschlagsneigung kritischen Wert abgesenkt. Die zweidimensionale Felderhöhung wird tiefer in das Dielektrikum verlagert, der Krümmungsradius (der Feldlinien) wird vergrößert und das maximale elektrische Feld wird folglich signifikant herabgesetzt. Obwohl zur Veranschaulichung ein zweidimensionaler Effekt gezeigt ist, kann das Prinzip auch auf dreidimensionale Effekte an den Ecken/Kanten des Grabens angewendet werden.
  • Obwohl die vorangehend beschriebenen Ausführungsbeispiele bezüglich der Reduktion hoher lokaler elektrischer Felder in Transformatoren veranschaulicht wurden, können erfindungsgemäße Ausführungsbeispiele gleichermaßen für andere Bauelementtypen, bei denen eine Herabsetzung hoher elektrischer Felder erforderlich ist, angewendet werden. So können Ausführungsbeispiele der Erfindung beispielsweise für andere Bauelementtypen angewendet werden, die Spulen, Kondensatoren oder Widerstände aufweisen, oder sie können ebenso angewendet werden auf die Verbindungen zu aktiven Bauelementen.

Claims (18)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, das folgende Schritte aufweist: Herstellen erster Gräben (170) in einem Isolationsmaterial; Herstellen einer Fangzone (160) in dem Isolationsmaterial unterhalb der ersten Gräben (170) durch Einbringen einer Verunreinigung in das Isolationsmaterial durch die ersten Gräben (170) hindurch derart, dass die Fangzone (160) sich im Bereich von Ecken der ersten Gräben (170) ausgehend von Böden der ersten Gräben (170) weiter in das Isolationsmaterial erstreckt als zwischen den Ecken; und Einfüllen eines leitfähigen Materials (55) in die ersten Gräben (170).
  2. Verfahren gemäß Anspruch 1, bei dem das Herstellen der ersten Gräben (170) folgende Schritte umfasst: Herstellen eines zweiten Dielektrikums (30) oberhalb eines ersten Dielektrikums (20), wobei das erste Dielektrikum (20) eine einzige dielektrische Schicht oder eine Vielzahl dielektrischer Schichten aufweist; und Herstellen der ersten Gräben (170) in dem zweiten Dielektrikum (30).
  3. Verfahren gemäß einem der vorangehenden Ansprüche mit folgenden weiteren Schritten: Herstellen einer Spule oberhalb eines Substrats und Herstellen des Isolationsmaterials oberhalb der Spule, wobei die Spule eine erste Spule (110) eines Transformators und die befüllten ersten Gräben (170) eine zweite Spule (130) des Transformators bilden.
  4. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem die Verunreinigung zumindest einen der folgenden Stoffe umfasst: Silizium, Germanium, Kohlenstoff, Bor, Indium, Gallium, Phosphor, Arsen und Antimon, ein Inertgas, ein Metall.
  5. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem das Einbringen einer Verunreinigung in das Isolationsmaterial durch die ersten Gräben (170) das Implantieren der Verunreinigung in das Isolationsmaterial durch die ersten Gräben (170) umfasst.
  6. Verfahren gemäß Anspruch 5, bei dem das Implantieren der Verunreinigung folgende Schritte umfasst: Implantieren bei einer ersten Drehposition bei einer ersten Neigung bezüglich der Normalen der oberen Oberfläche des Isolationsmaterials; und Implantieren bei einer zweiten Drehposition bei der ersten Neigung bezüglich der Normalen der oberen Oberfläche des Isolationsmaterials, wobei die erste Drehposition und die zweite Drehposition um etwa 180° zueinander verdreht sind.
  7. Verfahren gemäß Anspruch 6, bei dem das Implantieren bei der ersten Drehposition angrenzend an eine erste unteren Ecke der ersten Gräben (170) einen ersten Teil der Fangzone ausbildet und bei dem das Implantieren bei der zweiten Drehposition einen zweiten Teil der Fangzone ausbildet, der an eine zweite untere Ecke der ersten Gräben (170) angrenzt, wobei die zweite untere Ecke gegenüber der ersten unteren Ecke liegt.
  8. Verfahren gemäß Anspruch 5, bei dem das Implantieren der Verunreinigung weiterhin folgende Schritte umfasst: Implantieren bei einer ersten Drehposition bei der ersten Neigung bezüglich der Normalen der oberen Oberfläche des Isolationsmaterials; Implantieren bei einer zweiten Drehposition bei der ersten Neigung bezüglich der Normalen der oberen Oberfläche des Isolationsmaterials; Implantieren bei einer dritten Drehposition bei der ersten Neigung bezüglich der Normalen der oberen Oberfläche des Isolationsmaterials; Implantieren bei einer vierten Drehposition bei der ersten Neigung bezüglich der Normalen der oberen Oberfläche des Isolationsmaterials, wobei die zweite Drehposition und die dritte Drehposition um etwa 90° gegeneinander verdreht sind und wobei die dritte und die vierte Drehposition um etwa 90° gegeneinander verdreht sind.
  9. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem die ersten Gräben (170) vor dem Einfüllen des leitfähigen Materials (55) mit einer Beschichtung (53) versehen werden.
  10. Verfahren nach Anspruch 5, bei dem das Implantieren der Verunreinigung in die ersten Gräben (170) eine geneigte Implantation bei vier Drehpositionen umfasst.
  11. Verfahren gemäß Anspruch 5, bei dem das Implantieren der Verunreinigung in die ersten Gräben (170) eine geneigte Implantation bei zwei Drehpositionen umfasst.
  12. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem die Verunreinigung eines der folgenden Metalle umfasst: Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Au, Zn.
  13. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem die Verunreinigung eines der folgenden Elemente umfasst: Helium, Wasserstoff, Deuterium, Argon, Xenon, Neon.
  14. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem die Fangzonen innerhalb eines Bereiches von 50 nm ausgehend von unteren Oberflächen der ersten Gräben (170) ausgebildet sind.
  15. Transformator umfassend: eine erste Spule (110) oberhalb eines Halbleitersubstrats; ein Isolationsmaterial, das über der ersten Spule (110) angeordnet ist; eine zweite Spule (130), die in dem Isolationsmaterial angeordnet ist; und eine Fangzone (160) mit einer durch Gräben (170) hindurch, in denen die zweite Spule (130) angeordnet ist, eingebrachten Verunreinigung, wobei die Fangzone (160) unterhalb der zweiten Spule (130) in dem Isolationsmaterial angeordnet ist und sich im Bereich von Ecken der Gräben (170) ausgehend von Böden der Gräben (170) weiter in das Isolationsmaterial erstreckt als zwischen den Ecken.
  16. Transformator gemäß Anspruch 15, bei dem sich die Fangzone (160) ausgehend von unteren Oberflächen der zweiten Spule (130) über einen Bereich von etwa 50 nm erstreckt.
  17. Transformator gemäß Anspruch 15 oder 16, bei dem die Verunreinigung eines der folgenden Materialien umfasst: Kohlenstoff, Silizium, Germanium, Bor, Indium, Gallium, Phosphor, Arsen, Antimon.
  18. Transformator gemäß einem der Ansprüche 15 bis 17, bei dem die Verunreinigung eines der folgenden Metalle umfasst: Ti, V, Cr, Mn, Fe, Ca, Ni, Cu, Au, Zn.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9183977B2 (en) * 2012-04-20 2015-11-10 Infineon Technologies Ag Method for fabricating a coil by way of a rounded trench
US9136213B2 (en) * 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
US9607942B2 (en) * 2013-10-18 2017-03-28 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with patterned ground shielding
JP6395304B2 (ja) 2013-11-13 2018-09-26 ローム株式会社 半導体装置および半導体モジュール
KR102145314B1 (ko) * 2015-07-31 2020-08-18 삼성전기주식회사 코일 부품 및 그 제조 방법
US11227825B2 (en) * 2015-12-21 2022-01-18 Intel Corporation High performance integrated RF passives using dual lithography process
US10978387B2 (en) * 2017-05-25 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US11728090B2 (en) 2020-02-10 2023-08-15 Analog Devices International Unlimited Company Micro-scale device with floating conductive layer
US11605701B2 (en) * 2020-07-17 2023-03-14 Infineon Technologies Austria Ag Lateral coreless transformer
WO2023171391A1 (ja) * 2022-03-09 2023-09-14 ローム株式会社 絶縁チップおよび信号伝達装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5793272A (en) * 1996-08-23 1998-08-11 International Business Machines Corporation Integrated circuit toroidal inductor
US6225204B1 (en) * 1998-07-28 2001-05-01 United Microelectronics Corp. Method for preventing poisoned vias and trenches
DE10051583A1 (de) * 2000-01-13 2001-07-26 Mitsubishi Electric Corp Verfahren zum Herstellen von Halbleitervorrichtungen
US20020105406A1 (en) * 2001-02-08 2002-08-08 Conexant Systems, Inc. On-chip transformers
US20020177302A1 (en) * 2000-01-18 2002-11-28 Micron Technology, Inc. Structures and methods to enhance copper metallization
US6998343B1 (en) * 2003-11-24 2006-02-14 Lsi Logic Corporation Method for creating barrier layers for copper diffusion

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5418174A (en) 1992-06-26 1995-05-23 Sgs-Thomson Microelectronics, Inc. Method of forming radiation hard integrated circuits
EP0778593B1 (de) * 1995-12-07 2000-11-22 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Herstellungsverfahren für einen Magnetkreis in einem integrierten Kreis
US6232643B1 (en) 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
FR2771843B1 (fr) * 1997-11-28 2000-02-11 Sgs Thomson Microelectronics Transformateur en circuit integre
US6083802A (en) * 1998-12-31 2000-07-04 Winbond Electronics Corporation Method for forming an inductor
US6291872B1 (en) * 1999-11-04 2001-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional type inductor for mixed mode radio frequency device
US6870456B2 (en) * 1999-11-23 2005-03-22 Intel Corporation Integrated transformer
TW501158B (en) * 2000-02-10 2002-09-01 Futaba Denshi Kogyo Kk Fluorescent display device and method for driving the same
US6524926B1 (en) * 2000-11-27 2003-02-25 Lsi Logic Corporation Metal-insulator-metal capacitor formed by damascene processes between metal interconnect layers and method of forming same
US6667536B2 (en) * 2001-06-28 2003-12-23 Agere Systems Inc. Thin film multi-layer high Q transformer formed in a semiconductor substrate
US6486017B1 (en) * 2002-06-04 2002-11-26 Chartered Semiconductor Manufacturing Ltd. Method of reducing substrate coupling for chip inductors by creation of dielectric islands by selective EPI deposition
DE102004014752B4 (de) 2004-03-25 2008-11-20 Infineon Technologies Ag Halbleiterbauelement mit kernlosem Wandler und Halbbrücke
DE102004036139B4 (de) 2004-07-26 2008-09-04 Infineon Technologies Ag Bauelementanordnung mit einem planaren Transformator
US7884444B2 (en) 2008-07-22 2011-02-08 Infineon Technologies Ag Semiconductor device including a transformer on chip

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5793272A (en) * 1996-08-23 1998-08-11 International Business Machines Corporation Integrated circuit toroidal inductor
US6225204B1 (en) * 1998-07-28 2001-05-01 United Microelectronics Corp. Method for preventing poisoned vias and trenches
DE10051583A1 (de) * 2000-01-13 2001-07-26 Mitsubishi Electric Corp Verfahren zum Herstellen von Halbleitervorrichtungen
US20020177302A1 (en) * 2000-01-18 2002-11-28 Micron Technology, Inc. Structures and methods to enhance copper metallization
US20020105406A1 (en) * 2001-02-08 2002-08-08 Conexant Systems, Inc. On-chip transformers
US6998343B1 (en) * 2003-11-24 2006-02-14 Lsi Logic Corporation Method for creating barrier layers for copper diffusion

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
AITKIN, J. M. & al.: Photocurrent spectroscopy of low-k dielectric: Barrier heigts and trap densities. In: J. Appl. Phys., Vol. 103, 2009, Nr. 9, S. 094104. - ISSN 0021-8979 *

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